本发明是关于柱状半导体装置及其制造方法。
背景技术
近年来，在LSI(Large Scale Integration：大型集成电路)中采用了三维结构晶体管。其中，属于柱状半导体装置的SGT(Surrounding Gate Transistor：环绕栅极晶体管)，作为提供高积体度的半导体装置的半导体元件而受到瞩目。而且，日益要求具有SGT的半导体装置的更高积体化、高性能化。
在一般的平面型MOS晶体管中，通道(channel)是在沿着半导体基板的上表面的水平方向延伸。相对于此，SGT的通道是在与半导体基板的上表面垂直的方向延伸(参照例如专利文献1、非专利文献1)。因此，与平面型MOS晶体管相比较，SGT可做到半导体装置的高密度化。
图5显示N通道SGT的模式结构图。(a)部分为剖面图，(b)部分为平面图。在具有P型或i型(本质型)的导电型的Si柱120(以下将硅半导体柱称为“Si柱”)内的上下的位置，形成有在一者为源极的情况，另一者为汲极的N 层121a、121b(以下将含有高浓度的施体杂质的半导体区域称为“N 层”)。该作为源极、汲极的N 层121a、121b间的Si柱120的部分为通道区域122。以围绕该通道区域122的型态形成有栅极绝缘层123。在垂直方向形成有N 层121b，N 层121b的下端位于栅极绝缘层123的上端，在垂直方向形成有N 层121b，N 层121a的上端位于栅极绝缘层123的下端。以围绕该栅极绝缘层123的型态形成有栅极导体层124。SGT由作为源极、汲极的N 层121a、121b、通道区域122、栅极绝缘层123、栅极导体层124所构成。通过在N 层121b上的绝缘层125挖设形成的接触孔C，N 层121b与源极配线金属层S连接。因此，俯视时，SGT的占有面积相当于平面型MOS晶体管的单一的源极或汲极N 层的占有面积。因而，具有SGT的电路芯片(chip)与具有平面型MOS晶体管的电路芯片(chip)相比较，可实现芯片(chip)尺寸的更加缩小化。
若要更进一步缩小芯片(chip)的尺寸，则有应克服的课题。如图5所示，让源极配线金属层S与N 层121b相连的接触孔C，于俯视时形成于Si柱120上。芯片(chip)尺寸不断缩小化，Si柱120与邻接的Si柱的距离会变短。随的，于俯视时接触孔C与邻接的接触孔的距离也变短。因此，接触孔形成工序被要求要微细化及高密度化。
图6显示采用SGT而构成的SRAM单元(SRAM cell；静态随机存取内存单元)的电路图。本SRAM单元电路包含两个反相器(inverter)电路。一个反相器电路由作为负载晶体管的P通道SGT_Pc1、及作为驱动晶体管的N通道SGT_Nc1所构成。另一个反相器电路由作为负载晶体管的P通道SGT_Pc2、及作为驱动晶体管的N通道SGT_Nc2所构成。P通道SGT_Pc1的栅极与N通道SGT_Nc1的栅极相连接。P通道SGT_Pc2的汲极与N通道SGT_Nc2的汲极相连接。P通道SGT_Pc2的栅极与N通道SGT_Nc2的栅极相连接。P通道SGT_Pc1的汲极与N通道SGT_Nc1的汲极相连接。
如图6所示，P通道SGT_Pc1、Pc2的源极连接至电源端子Vdd、N通道SGT_Nc1、Nc2的源极连接至接地端子Vss。两个反相器电路的两侧配置有选择N通道SGT_SN1、SN2。选择N通道SGT_SN1、SN2的栅极连接至字符线端子WLt。选择N通道SGT_SN1的源极、汲极连接至N通道SGT_Nc1、P通道SGT_Pc1的汲极及位元线端子BLt。选择N通道SGT_SN2的源极、汲极连接至N通道SGT_Nc2、P通道SGT_Pc2的汲极及互补位元线端子BLRt。如此具有SRAM单元的电路，由包括两个负载P通道SGT_Pc1、Pc2、两个驱动用N通道SGT_Nc1、Nc2、两个选择用SN1、SN2的合计六个SGT所构成(参照例如专利文献2)。在此SRAM单元中，两个负载P通道SGT_Pc1、Pc2的Si柱形成得最接近。在此情况，负载P通道SGT_Pc1、Pc2的上部P 层上的接触孔形成会成为SRAM单元的高度积体化上的问题。
[现有技术文献]
[专利文献]
[专利文献1]日本特开平2-188966号公报
[专利文献2]美国专利申请公开第2010/0219483号说明书
[专利文献3]美国专利US 8530960B2号说明书。
[非专利文献]
[非专利文献1]Hiroshi Takato,Kazumasa Sunouchi,Naoko Okabe,Akihiro Nitayama,Katsuhiko Hieda,Fumio Horiguchi,and Fujio Masuoka:IEEE Transaction on Electron Devices,Vol.38,No.3,pp.573-578(1991)
[非专利文献2]C.Y.Ting,V.J.Vivalda,and H.G.Schaefer:“Study of planarized sputter-deposited SiO2”,J.Vac.Sci.Technol.15(3),p.p.1105-1112,May/June(1978)
[非专利文献3]A.Raley,S.Thibaut,N.Mohanty,K.Subhadeep,S.Nakamura,et al.:“Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications”Proc.Of SPIE Vol.9782,2016。
技术实现要素：
[发明所欲解决的课题]
如何做到采用SGT而构成的电路的高度积体化。
[解决课题的手段]
本发明的一个面向的制造方法包含将多个SGT(环绕栅极晶体管；Surrounding Gate Transistor)用于负载用SGT、驱动用SGT、选择用SGT而构成的SRAM(静态随机存取内存；Static Random Access Memory)单元电路的形成工序，其中该多个SGT具有：在基板上直立于垂直方向的半导体柱；围绕前述半导体柱的栅极绝缘层；围绕前述栅极绝缘层的栅极导体层；与前述半导体柱连接的第一杂质区域，其下端在垂直方向上位于前述栅极绝缘层上端；及与前述半导体柱连接的第二杂质区域，其上端在垂直方向上位于前述栅极绝缘层下端；前述制造方法于前述形成工序中具有：
形成俯视时形成前述SGT的第一半导体柱、及与前述第一半导体柱邻接的形成前述SGT的第二半导体柱作为前述半导体柱的工序；
分别形成连接于前述第一半导体柱的顶部的第一杂质层、及连接于前述第二半导体柱的顶部的第二杂质层作为前述第一杂质区域的工序；
覆盖前述第一杂质层及前述第二杂质层而形成第一层间绝缘层的工序；
在前述第一层间绝缘层形成俯视时与前述第一杂质层及前述第二杂质层相连的第一带状接触孔的工序；以及
形成通过前述第一带状接触孔而与前述第一杂质层及前述第二杂质层连接的配线导体层的工序，
其中，在垂直方向，在前述第一杂质层及前述第二杂质层的上表面、与前述第一带状接触孔的上表面之间的区域，且为在俯视时与前述第一带状接触孔重叠的区域中，并不存在有非为前述配线导体层的其它的配线导体层，
且俯视时，于形成有前述第一带状接触孔的区域内并不存在非为前述第一半导体柱及前述第二半导体柱的其它的半导体柱。
前述制造方法较优选为：
前述配线导体层由金属、合金、多量地含有施体或受体杂质原子的半导体层的单层或多层所形成。
前述制造方法较优选为具有：
在前述第一杂质层及前述第二杂质层的上表面，形成由金属或合金构成的第一导体层的工序，
且俯视时，前述第一带状接触孔与前述第一导体层的一部分区域重叠而存在。
前述制造方法较优选为具有：
在相比于前述栅极导体层上表面更上方，且在前述第一半导体柱及前述第二半导体柱的顶部外周部，形成第二层间绝缘层的工序；
形成位于前述第二层间绝缘层上且围绕前述第一半导体柱的顶部侧面的第一材料层、及围绕前述第二半导体柱的顶部侧面的第二材料层的工序；
在与前述第一材料层及前述第二材料层的侧面相接的外周部，形成第三层间绝缘层的工序；
将前述第一材料层及前述第二材料层去除，而形成围绕前述第一半导体柱的顶部的第一凹部、及围绕前述第二半导体柱的顶部的第二凹部的工序；
形成围绕前述第一半导体柱的顶部，且在前述第一凹部内形成的前述第一杂质层，同时形成围绕前述第二半导体柱的顶部，且在前述第二凹部内形成的前述第二杂质层的工序，
在前述第一杂质层上，且在前述第一凹部内形成第二导体层，同时在前述第二杂质层上，且在前述第二凹部内形成第三导体层的工序；
在前述第三层间绝缘层、前述第二导体层、前述第三导体层之上形成第四层间绝缘层的工序；以及
形成俯视时至少一部分与前述第二导体层及前述第三导体层的两者皆重叠，且底部与前述第四层间绝缘层相接的前述第一带状接触孔的工序。
前述制造方法较优选为：
以磊晶成长方式形成前述第一杂质层及前述第二杂质层。
本发明的另一面向的制造方法包含采用多个SGT(环绕栅极晶体管；Surrounding Gate Transistor)而构成的电路的形成工序，其中该多个SGT具有：在基板上直立于垂直方向的半导体柱；围绕前述半导体柱的栅极绝缘层；围绕前述栅极绝缘层的栅极导体层；与前述半导体柱连接的第一杂质区域，其下端在垂直方向上位于前述栅极绝缘层上端；及与前述半导体柱连接的第二杂质区域，其上端在垂直方向上位于前述栅极绝缘层下端；前述制造方法在前述形成工序中具有：
形成俯视时形成前述SGT的第一半导体柱、及与前述第一半导体柱邻接的形成前述SGT的第二半导体柱作为前述半导体柱的工序；
在相比于前述栅极导体层上表面更上方，且在前述第一半导体柱及前述第二半导体柱的顶部外周部，形成第一层间绝缘层的工序；
形成位于前述第一层间绝缘层上且围绕前述第一半导体柱的顶部侧面的第一材料层、及围绕前述第二半导体柱的顶部侧面的第二材料层的工序；
在与前述第一材料层及前述第二材料层的侧面相接的外周部，形成第二层间绝缘层的工序；
在前述第一材料层、前述第二材料层及前述第二层间绝缘层，形成俯视时至少一部分与前述第一半导体柱、前述第二半导体柱、前述第一材料层及前述第二材料层重叠且相连的第一带状凹部的工序；
将前述第一材料层及前述第二材料层去除，而形成俯视时包含前述第一带状凹部的第二带状凹部的工序；
在前述第二带状凹部内形成第一杂质层的工序；以及
形成与前述第一杂质层连接的第一配线导体层的工序，
且前述第一杂质层与前述第一杂质区域及前述第二杂质区域相连成一体。
前述制造方法较优选为：
形成于前述第一半导体柱及前述第二半导体柱的前述SGT，为SRAM电路中的负载用SGT。
前述制造方法较优选为：
前述第一配线导体层是由金属、合金、多量地含有施体或受体杂质原子的半导体层的单层或多层所形成。
前述制造方法较优选为具有：
在前述第二带状凹部内的上表面形成单结晶半导体薄膜层的工序；以及
接着在前述第二带状凹部形成前述第一杂质层的工序。
前述制造方法较优选为：
前述第一配线导体层形成在前述第一杂质层之上且在前述第二带状凹部内。
前述制造方法较优选为具有：
在前述第一配线导体层上形成第三层间绝缘层的工序；
在前述第三层间绝缘层形成俯视时具有比前述第一配线导体层更小的面积的第一接触孔的工序；以及
形成通过前述第一接触孔而与前述第一配线导体层相连的第二配线导体层的工序。
本发明的另一面向的柱状半导体装置包含将多个SGT(环绕栅极晶体管；Surrounding Gate Transistor)用于负载用SGT、驱动用SGT、选择用SGT而构成的SRAM(静态随机存取内存；Static Random Access Memory)单元电路，其中该多个SGT具有：在基板上直立于垂直方向的半导体柱；围绕前述半导体柱的栅极绝缘层；围绕前述栅极绝缘层的栅极导体层；与前述半导体柱连接的第一杂质区域，其下端在垂直方向上位于前述栅极绝缘层上端；以及与前述半导体柱连接的第二杂质区域，其上端在垂直方向上位于前述栅极绝缘层下端；其中前述柱状半导体装置在前述SRAM单元电路中具有：
俯视时，作为前述半导体柱而构成前述负载用SGT的第一半导体柱、及作为前述半导体柱而构成前述负载用SGT的与前述第一半导体柱邻接的第二半导体柱；
作为前述第一杂质区域而连接于前述第一半导体柱的顶部的第一杂质层；
作为前述第一杂质区域而连接于前述第二半导体柱的顶部的第二杂质层；
覆盖前述第一杂质层及前述第二杂质层的第一层间绝缘层；
位于前述第一层间绝缘层，而且俯视时至少一部分与前述第一杂质层及前述第二杂质层重叠且相连的第一带状接触孔；以及
通过前述第一带状接触孔而与前述第一杂质层及前述第二杂质层连接的第一配线导体层，
其中，在垂直方向，在前述第一杂质层及前述第二杂质层的上表面、与前述第一带状接触孔的上表面之间的区域，且为在俯视时与前述第一带状接触孔重叠的区域，并不存在有非为前述第一配线导体层的其它的配线导体层，
且俯视时，于形成有前述第一带状接触孔的区域内并不存在有非为前述第一半导体柱及前述第二半导体柱的其它的半导体柱。
前述柱状半导体装置较优选为具有：
第二层间绝缘层，位在相比于前述栅极导体层上表面更上方，且位在前述第一半导体柱及前述第二半导体柱的顶部外周部，且其上表面位置位于相比于前述第一半导体柱及前述第二半导体柱的上表面位置更下方；
以同心圆状围绕前述第一半导体柱顶部的侧面及上表面的第三杂质层、及以同心圆状围绕前述第二半导体柱顶部的侧面及上表面的第四杂质层；以及
位在前述第三杂质层上且与前述第三杂质层相同形状的第一导体层、及位在前述第四杂质层上且与前述第四杂质层相同形状的第二导体层，
且前述第一带状接触孔于俯视时至少一部分与前述第一导体层及前述第二导体层重叠。
前述柱状半导体装置较优选为：
前述第一杂质层及前述第二杂质层包含前述第三杂质层及前述第四杂质层，且相连成一体而位在前述第一带状接触孔内，
该柱状半导体装置在前述第一杂质层及前述第二杂质层之上且在前述第一带状接触孔内具有前述第一配线导体层。
前述柱状半导体装置较优选为具有：
前述第一配线导体层上的第三层间绝缘层；
位在前述第三层间绝缘层的俯视时具有比前述第一配线导体层更小的面积的第二带状接触孔；以及
通过前述第二带状接触孔而与前述第一配线导体层相连的第二配线导体层。
附图说明
图1A是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1B是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1C是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1D是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1E是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1F是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1G是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1H是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1I是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1J是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1K是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1L是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1M是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1N是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1O是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1P是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1Q是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1R是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1S是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图1T是用来说明第一实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2A是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2B是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2C是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2D是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2E是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2F是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图2G是用来说明本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图3A是用来说明本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图3B是用来说明本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图3C是用来说明本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图4是用来说明本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法的平面图及剖面结构图。
图5是显示熟知例的SGT的模式结构图。
图6是采用熟知例的SGT而构成的SRAM单元的电路图。
具体实施方式
以下，参照附图来说明本发明的实施方式的柱状半导体装置的制造方法。
(第一实施方式)
以下，参照图1A至图1T来说明本发明的第一实施方式的具有SGT的SRAM单元电路的制造方法。(a)部分显示平面图，(b)部分显示沿着(a)部分的X－X’线的剖面结构图，(c)部分显示沿着(a)部分的Y－Y’线的剖面结构图。
如图1A所示，在P层基板1上以磊晶成长法形成N层2。然后，在N层2的表层以离子植入法形成N 层3及P 层4a、4b。然后，形成i层6。然后，形成由例如SiO2层、氧化铝(Al2O3，以下称为AlO)层、SiO2层所构成的遮罩材料层7。然后，堆积硅锗(SiGe)层8。然后，堆积由SiO2层所构成的遮罩材料层9。然后，堆积由SiN层所构成的遮罩材料层10。其中，i层6可采用含有少量的施体或受体杂质原子的N型、或P型的Si而形成。
接着，以利用微影(lithography)法形成的俯视时在Y方向延伸的带状阻剂层(未图示)作为遮罩，对遮罩材料层10进行蚀刻。据此，形成俯视时在Y方向延伸的带状遮罩材料层(未图示)。以阻剂层作为遮罩对该带状遮罩材料层进行等向性蚀刻，会使得带状遮罩材料层的宽度形成得比阻剂层的宽度窄。据此，形成具有比利用微影法所能形成的最小的阻剂层的宽度还要小的宽度的带状遮罩材料层10a、10b。然后，以带状遮罩材料层10a、10b作为蚀刻遮罩，以例如RIE(Reactive Ion Etching；反应离子蚀刻)方式对遮罩材料层9进行蚀刻而形成带状遮罩材料层9a、9b。经等向性蚀刻而形成的带状遮罩材料层10a、10b的剖面为底部的宽度比顶部的宽度宽的梯形形状，相对于此，带状遮罩材料层9a、9b的剖面因为是以RIE法而蚀刻形成的，所以为矩形。此矩形剖面直接关系到以带状遮罩材料层9a、9b作为遮罩的蚀刻图案(etching pattern)的精度的提高。接着，以带状遮罩材料层9a、9b作为遮罩，以例如RIE法对SiGe层8进行蚀刻，形成如图1B所示的带状SiGe层8a、8b。前述的带状遮罩材料层9a、9b上的带状遮罩材料层10a、10b，可在SiGe层8的蚀刻之前就加以去除，也可使之留着。
接着，于全体以ALD(Atomic Layered Deposition；原子层沉积)法形成覆盖遮罩材料层7、带状SiGe层8a、8b、带状SiN层9a、9b的SiN层(未图示)。此情况，SiN层12的剖面的顶部会产生圆角。此圆角较优选形成为位于比带状遮罩材料层8a、8b更上部。然后，以例如FCVD(Flow Chemical Vapor Deposition：流动式化学气相沉积)法所得的SiO2层(未图示)覆盖全体，然后，以CMP(Chemical Mechanical Polishing；化学机械研磨)方式，将SiO2层、SiN层研磨到上表面位置到达带状遮罩材料层9a、9b的上表面位置，形成SiN层13a、13b、13c。然后，对于SiN层13a、13b、13c的顶部进行蚀刻而形成凹部。此时形成为该凹部的底部位置在带状遮罩材料层9a、9b的下部位置。然后，使SiN层(未图示)包覆于全体，再以CMP法对全体进行研磨，将SiN层研磨到上表面位置到达遮罩材料层9a、9b的上表面位置。然后，将以FCVD法形成的SiO2层去除掉。据此，如图1C所示，在带状遮罩材料层9a、9b的两侧，形成于俯视时具有与SiN层13a、13b、13c的顶部形状相同形状的带状遮罩材料层12aa、12ab、12ba、12bb。
接着，如图1D所示，以带状遮罩材料层9a、9b、12aa、12ab、12ba、12bb作为遮罩，对SiN层13a、13b、13c进行蚀刻，形成带状SiN层13aa、13ab、13ba、13bb。在此情况，于俯视时，带状SiN层13aa、13ab、13ba、13bb的宽度相同。
接着，将带状遮罩材料层9a、9b、带状SiGe层8a、8b予以去除。据此，如图1E所示，在遮罩材料层7上形成带状SiN层13aa、13ab、13ba、13bb，其各自的顶部上具有俯视时在Y方向延伸，且相互平行排列的带状遮罩材料层12aa、12ab、12ba、12bb。
接着，覆盖全体而形成以FCVD法所得的SiO2层(未图示)。然后，以CMP法，将SiO2层研磨到其上表面位置与带状遮罩材料层12aa、12ab、12ba、12bb的上表面位置相同，而如图1F所示形成SiO2层15。然后，在SiO2层15、带状遮罩材料层12aa、12ab、12ba、12bb上形成SiN层16。然后，用与形成带状SiN层13aa、13ab、13ba、13bb的方法相同的基本的手法，在SiN层16上形成在X方向延伸且相互平行排列的带状遮罩材料层17a、17b。
接着，如图1G所示，以带状遮罩材料层17a、17b作为遮罩，对SiN层16、带状遮罩材料层12aa、12ab、12ba、12bb、带状SiN层13aa、13ab、13ba、13bb、遮罩材料层7进行RIE蚀刻。然后，将残存的SiN层16、SiO2层15去除掉。据此，形成顶部具有于俯视时呈矩形的遮罩材料层19a、19b、19c、19d、19e、19f、19g、19h的SiN柱20a、20b、20c、20d、20e、20f、20g、20h。
接着，如图1H所示，将矩形的遮罩材料层19b、19g、及SiN柱20b、20g去除掉。
接着，以遮罩材料层19a、19c、19d、19e、19f、19h、及SiN柱20a、20c、20d、20e、20f、20h作为遮罩，对遮罩材料层7进行蚀刻，如图1I所示，形成遮罩材料层7a、7b、7c、7d、7e、7f。在此蚀刻中，例如通过进行利用CDE(Chemical Dry Etching；化学性干蚀刻)法的等向性蚀刻，使得俯视时的遮罩材料层7a、7b、7c、7d、7e、7f的形状呈圆形。此CDE蚀刻在遮罩材料层7a、7b、7c、7d、7e、7f的于俯视时的形状在此工序之前已是圆形的情况就不需要进行。然后，将遮罩材料层19a、19c、19d、19e、19f、19h、及SiN柱20a、20c、20d、20e、20f、20h去除掉。然后，以遮罩材料层7a、7b、7c、7d、7e、7f作为遮罩，对i层6进行蚀刻，在N 层3、及P 层4a、4b上形成Si柱6a、6b、6c、6d、6e、6f。
接着，如图1J所示，对于连接在Si柱6a、6b、6c的底部的N 层3、P 层4a、N层2、P层基板1进行蚀刻，形成由P层基板1的上部、N层21a、N 层3aa、3ab、及P 层4aa所构成的Si柱台21a。同时，对于连接在Si柱6d、6e、6f的底部的N 层3、P 层4b、N层2、P层基板1进行蚀刻，形成由P层基板1的上部、N层2b、N 层3ba(未图示)、3bb(未图示)、及P 层4bb所构成的Si柱台21b。然后，在N 层3aa、3ab、3ba、3bb、P 层4aa、4bb、N层2a、2b的外周部、及P层基板1上形成SiO2层22。然后，以ALD法覆盖全体而形成HfO2层23、TiN层(未图示)。此情况，在Si柱6b、6c间、及Si柱6d、6e间，TiN层的侧面与侧面相接触。然后，在围绕Si柱6a的外周的HfO2层23上形成TiN层24a，并围绕Si柱6b、6c的外周的HfO2层23而形成TiN层24b，围绕Si柱6d、6e的外周的HfO2层23而形成TiN层24c，围绕Si柱6f的外周的HfO2层23而形成TiN层24d。然后，使全体包覆上SiO2层(未图示)，然后，以CMP法对全体进行研磨，使上表面位置到达遮罩材料层7a、7b、7c、7d、7e、7f的上表面位置。然后，以RIE法对于平坦化之后的SiO2层(未图示)进行回蚀刻(etch back)，形成SiO2层25。然后，以遮罩材料层7a、7b、7c、7d、7e、7f、及SiO2层25作为遮罩，将HfO2层23、及TiN层24a、24b、24c、24d的顶部去除掉。TiN层24a、24b、24c、24d成为SGT的栅极导体层。此栅极导体层为有助于SGT的阈值电压的设定之层，可用由单层或多层所构成的栅极导体材料层形成。此栅极导体材料层在Si柱6b、6c间、及Si柱6d、6e间整个侧面相接而形成。此外，可与栅极导体材料层相连而形成例如钨(W)层，将此W层用作为配线导体层。此W层也可为其它的导体材料层。
接着，如图1K所示，在Si柱6a至6f的外周部的SiO2层25上形成SiN层27。然后，使全体包覆上SiO2层(未图示)。然后，以RIE法对该SiO2层进行蚀刻，据此在露出的Si柱6a至6f的顶部、及遮罩材料层7a至7f的侧面，形成俯视时等宽度的SiO2层28a、28b、28c、28d、28e、28f。在本情况，使SiO2层28b与SiO2层28c相分离而形成，也同样使SiO2层28d与SiO2层28e相分离而形成。
接着，使全体包覆上SiN层(未图示)。然后，如图1L所示，以CMP法进行研磨，研磨到SiN层的上表面位置到达遮罩材料层7a至7f的上表面位置，形成SiN层29。然后，将围绕于Si柱6a至6f的顶部的SiO2层28a、28b、28c、28d、28e、28f去除掉，形成围绕Si柱6a至6f的顶部的凹部30a、30b、30c、30d、30e、30f。因为SiO2层28a、28b、28c、28d、28e、28f相对于Si柱6a至6f以自对准(self alignment)方式形成，所以凹部30a、30b、30c、30d、30e、30f会相对于Si柱6a至6f自对准而形成。
接着，如图1M所示，将遮罩材料层7a、7b、7c、7d、7e、7f去除掉，在Si柱6a至6f的顶部外周及上部形成凹部30A、30B、30C、30D、30E、30F。
接着，以CVD法使全体包覆上SiO2层(未图示)。然后，如图1N所示，以CMP法进行研磨，研磨到SiO2层的上表面位置到达SiN层29的上表面位置，在凹部30A、30B、30C、30D、30E、30F内形成覆盖Si柱6a至6f的顶部的SiO2层31a、31b(未图示)、31c、31d、31e(未图示)、31f。然后，以微影法、化学蚀刻法将SiO2层31b、31e去除掉。然后，以选择性磊晶成长法，在凹部30B、30E内形成覆盖Si柱6b、6e的顶部的含有受体杂质的P 层32b、32e。P 层32b、32e的外周形成为于俯视时不会超出凹部30B、30E的外周。此外，在形成P 层32b、32e之前，较优选为使Si柱6b、6e的顶部略为氧化后，进行将该氧化膜去除的处理，及进行Si柱6b、6e的顶部表层的损伤层的去除、及洗涤。另外，P 层32b、32e也可采用选择性磊晶成长法以外的例如分子束结晶成长法等的其它的方法而形成单晶的P 层32b、32e。另外，P 层32b、32e也可在使全面包覆上含有受体杂质的半导体层之后，以CMP法研磨到上表面位置到达SiN层29的上表面位置之后，以CDE法、或化学蚀刻法对上表面进行蚀刻而形成。
接着，使全体包覆上SiO2层(未图示)，然后以CMP法研磨到SiO2层的上表面位置到达与SiN层29的上表面位置相同的位置，使SiO2层(未图示)包覆于P 层32b、32e上。然后，利用微影法及化学蚀刻，将SiO2层31a、31c、31d、31f去除掉。然后，如图1O所示，以选择性磊晶成长法，在凹部30A、30C、30D、30F内形成覆盖Si柱6a、6c、6d、6f的顶部的含有施体杂质的N 层32a、32c、32d、32f。N 层32a、32c、32d、32f的外周形成为于俯视时不会超出凹部30A、30C、30D、30F的外周。然后，将P 层32b、32e上的SiO2层去除掉。
接着，使全体包覆上薄Ta层(未图示)及W层(未图示)。然后，如图1P所示，以CMP法进行研磨，研磨到W层的上表面位置到达SiN层29的上表面位置，形成W层33a、33b、33c、33d、33e、33f。在本情况，在N 层32a、32c、32d、32f、P 层32b、32e、与W层33a、33b、33c、33d、33e、33f之间的Ta层，为用来使两边的层的接触电阻减小的缓冲层。此缓冲层也可为单层或多层的其它的材料层。
接着，如图1Q所示，在TiN层24c、N 层3aa、P 层4aa之上形成接触孔C1。同时，在TiN层24b、N 层3bb、P 层4bb之上形成接触孔C2。然后，使全体包覆上薄缓冲Ti层(未图示)及W层(未图示)。然后，以RIE法进行蚀刻，蚀刻到W层的上表面位置位于比接触孔C1、C2的上表面位置更下方，在接触孔C1、C2内形成W层34a(未图示)、34b。然后，使全体包覆上SiN层(未图示)。然后，使用CMP法，将SiN层研磨到上表面位置到达W层33a、33b、33c、33d、33f的上表面位置，在接触孔C1内的W层34a上、及接触孔C2内的W层34b上形成SiN层35a(未图示)、35b。
接着，使全体包覆上SiO2层(未图示)。然后，如图1R所示，在全体形成SiO2层37之后，使用微影法、及RIE法，形成于俯视时与Si柱6b、6e上的W层33b、33e的至少一部分重叠，且在Y方向延伸的带状接触孔C3。另外，带状接触孔C3的底部也可到达SiN层27的上表面。
接着，如图1S所示，形成填满带状接触C3，且连接W层33b与33e的电源配线金属层Vdd。电源配线金属层Vdd并不限于用金属形成，也可用合金、或由多量地含有施体或受体杂质的半导体所构成的材料层的单层、或多层来形成。
接着，如图1T所示，形成覆盖全体且上表面平坦的SiO2层38。然后，通过形成于N 层32c上的W层33c上的接触孔C4而形成接地配线金属层Vss1。同时，通过形成于N 层32d上的W层33d上的接触孔C5而形成接地配线金属层Vss2。形成覆盖全体且上表面平坦的SiO2层39。然后，通过形成于TiN层24a、24d上的接触孔C6、C7而形成字符配线金属层WL。形成覆盖全体且上表面平坦的SiO2层7。然后，形成覆盖全体且上表面平坦的SiO2层40。然后，通过形成于N 层32a、32f上的W层33a、33f的接触孔C8、C9而形成互补位元输出配线金属层RBL、位元输出配线金属层BL。如此，就在P层基板1上形成SRAM单元电路。就本SRAM电路而言，是在Si柱6b、6e形成负载SGT，在Si柱6c、6d形成驱动SGT，在Si柱6a、6f形成选择SGT。
另外，通过图1N、图1O所示的N 层32a、32c、32d、32f、及P 层32b、32e的形成后的热工序，使施体、或受体杂质从N 层32a、32c、32d、32f、及P 层32b、32e扩散到Si柱6a至6f的顶部，而形成N 层32A、32C、32D、32F(未图示)、P 层32B、32E(未图示)。N 层32A、32C、32D、32F、P 层32B、32E的分布形状，是依热工序的纪录、及Si柱6a至6f的直径，而形成于Si柱6a至6f的顶部表层、或形成于整个顶部内部。据此，使N 层32a、32c、32d、32f、P 层32b、32e、N 层32A、32C、32D、32F、P 层32B、32E连接于Si柱6a至6f的顶部而形成。另外，N 层32A、32C、32D、32F、P 层32B、32E的垂直方向的下端的位置，可与栅极TiN层24a、24b、24c、24d的上端位置相同、或相分离、或相重叠，只要可做正常的SGT动作即可。
此外，在图1J的状态，也可没有遮罩材料层7a、7b、7c、7d、7e、7f。在此情况，可在图1K或图1L，通过蚀刻Si柱6a至6f的顶部、或使得Si柱6a至6f的顶部氧化然后加以去除的工序等，使Si柱6a至6f顶部的上表面位置比SiN层29低。
另外，在前述带状接触孔C3的形成中，下述的条件为必要。
(条件1)
于俯视时，在带状接触孔C3的区域内没有负载SGT以外的Si(就本实施方式而言为6a、6c、6d、6f)。
(条件2)
在形成带状接触孔C3的整个带状区域中，从带状接触孔C3的上表面一直到底部的整体皆形成属于导体层的电源配线金属层Vdd。因此，于俯视时，与带状接触孔C3交叉的配线金属层(就本实施方式而言为字符配线金属层WL)，为了防止与电源配线金属层Vdd的电气短路，必须在垂直方向形成于比带状接触孔C3更上部。
(条件3)
于俯视时，带状接触孔C3可与在Y方向上邻接的其它的SRAM单元相连而形成，也可相分离而形成。不过，于俯视时，形成负载SGT的Si柱(就本实施方式而言为Si柱6b、6c)间必须在X方向、Y方向都相连。
(条件4)
带状接触孔C3是为了连接于Si柱的顶部的作为SGT的源极或汲极的杂质区域(就本实施方式而言为P 层32b、32e)、与金属、合金等的配线导电层的连接而形成。
根据第一实施方式的制造方法，可得到如下的特征。
(特征1)
过去，是在要形成负载SGT的各个Si柱6b、6e上分别形成独立的接触孔。该两个接触孔的距离，与在其它的驱动SGT、选择SGT的接触上的距离相比较是最为接近。在此情况，当SRAM单元不断高积体化，就会难以用一次的微影法、RIE蚀刻法形成该两个独立的接触孔。因此，会有要例如分两次进行微影法、及RIE蚀刻法的工序的必要性。在此情况，除了成本随着工序数增加而增加的问题之外，还有因为要留两次微影工序间的遮罩对合的裕度(margin)而产生的积体度降低的问题。还有，为了精度良好地形成独立的精细邻接的两个接触孔所产生的制造上的困难性也是问题。相对于此，本实施方式形成于俯视时与形成负载SGT的两个Si柱6b、6e上的P 层32b、32e、及W层33b、33e重叠的带状接触孔C3。据此，电源配线金属层Vdd与P 层32b、32e通过带状接触孔C3而连接。如上所述，本实施方式并不在Si柱6b、6e上形成独立的接触孔。因此，可通过一次的微影法、RIE蚀刻法形成接触孔而使得成本减低、以及没有要留遮罩对合裕度的问题而可防止积体度降低。此外，与过去的形成两个独立的接触孔的方法相比较，带状接触孔C3可形成得较宽，而有图案精度可较好的优点。因此，根据本实施方式可低成本地形成高积体度、高精度的采用SGT而构成的SRAM单元。
(特征2)
与带状接触孔C3邻接而形成接触孔C4、C5。Si柱6b、6c及Si柱6d、6e若高密度地形成，带状接触孔C3、与接触孔C4、C5的间隔就会变短，就容易发生电源配线金属层Vdd、与接地配线金属层Vss1、Vss2间的电气短路。对此，本实施方式在以自对准方式形成的SiO2层28b、28c、28d、28e去除后所形成的凹部30B、30E内，形成P 层32b、32d、及覆盖该P 层32b、32d的低电阻的W层33b、33e。因此，于俯视时，带状接触孔C3只要与W层33b、33d的一部分重叠而形成即可。因此，可在不会使SRAM单元的积体度减低的情况下形成带状接触孔C3、及接触孔C4、C5。
另外，本实施方式中，虽然是针对一个SRAM单元由六个SGT构成的SRAM单元的形成进行说明，但在采用六个以外的SGT而构成的SRAM单元的情况，只要满足上述条件，就可得到同样的功效。另外，在由多个SGT所构成的逻辑元件的形成中，在连接于形成SGT的邻接的半导体柱的顶部的杂质层相互间相连的电路的形成上也可适用本实施方式所提供的制造方法。因此，也可做到逻辑电路的高积体化。
(第二实施方式)
以下，参照图2A至图2C来说明本发明的第二实施方式的具有SGT的SRAM单元电路的制造方法。(a)部分显示平面图，(b)部分显示沿着(a)部分的X－X’线的剖面结构图，(c)部分显示沿着(a)部分的Y－Y’线的剖面结构图。
进行图1A至图1Q的工序。然后，使全体包覆上阻剂层(未图示)。然后，使用微影法，如图2A所示，在SiN层41、遮罩材料层7a至7f、SiO2层28a至28f之上，形成于俯视时具有与Si柱6b、6e重叠的带状窗的阻剂层42。
接着，如图2B所示，以阻剂层42作为遮罩，以RIE法进行蚀刻，蚀刻到SiN层41、遮罩材料层7a至7f、及SiO2层6a至6f的上表面位置位于比Si柱6b、6e的顶部上表面位置更下方，而形成凹部43。此凹部43的底部可到达SiN层27。
接着，将阻剂层42去除掉。然后，如图2C所示，将Si柱6b、6e上的遮罩材料层7b、7e、及SiO2层28b、28e去除掉而形成凹部43A。凹部43A是由在Y方向延伸的矩形部、及围绕Si柱6b、6e的顶部的去除掉SiO2层28b、28e后的部分所构成。
接着，在全体包覆以ALD法所得的薄Si层(未图示)、及以磊晶成长法所得的含有受体杂质的P 层(未图示)。然后，对P 层、薄Si层进行研磨，研磨到其上表面位置到达SiN层41的上表面位置，而如图2D所示，形成薄Si层45b、及P 层46。
接着，如图2E所示对薄Si层45、及 层46的上部进行蚀刻而形成P 层46b。然后，使用CVD法及CMP法，形成位于P 层46b的上部，且其上表面位置位于SiN层41的上表面位置的遮罩材料层49b。然后，将在Si柱6a、6c、6d、6f的顶部的外周部及上方的遮罩材料层7a、7c、7d、7f、及SiO2层28a、28c、28d、28f去除掉，在Si柱6a、6c、6d、6f的顶部上形成凹部43A、43C、43D、43E。P 层46b也可如第一实施方式中所述，以选择性磊晶成长法形成。另外，也可采用例如分子束结晶成长法等的其它的方法而形成单结晶的P 层46b。
接着，如图2F所示，使用与P 层46b相同的方法，在凹部43A、43C、43D、43E内形成薄Si层45a、45c(未图示)、45d、45e(未图示)、及含有施体杂质的N 层46a、46c、46d(未图示)、46e(未图示)。然后，在N 层46a、46c、46d、46e上，形成其上表面位置与SiN层41的上表面位置相同的遮罩材料层49a、49c、49d、49e。
接着，将遮罩材料层49a、49b、49c、49d、49e去除掉。然后，如图2G所示，使用CVD法及CMP法，在N 层46a、46c、46d、46e、及P 层46b上形成W层50a、50b、50c、50d、50e。然后，在全体形成SiO2层52。然后，使用微影法及RIE蚀刻法，形成将W层50b上的SiO2层52去除而形成的带状接触孔C10。然后，形成通过带状接触孔50b而与W层50b相连的带状电源配线金属层VDD。然后，通过进行图1T所示的工序，在P层基板1上形成SRAM单元电路。W层50a、50b、50c、50d、50e可采用单层或多层的由其它的金属、或合金所构成的导体层而形成。
此外，也可与第一实施方式一样，在薄Si层之下的Si柱6a、6c、6d、6f的顶部，形成含有施体杂质原子的杂质层，在Si柱6b、6e的顶部形成含有受体杂质原子的杂质层。该杂质层也可在薄Si层45a至45f形成后，通过来自P 层46b、N 层46a、46c、46d、46e的受体杂质原子、及施体杂质原子的热扩散而形成。或者，该杂质层可在薄Si层45a至45f的形成前，使Si柱6a至6f的顶部含有受体杂质原子、及施体杂质原子，而使P 层46b、N 层46a、46c、46d、46e形成。
根据第二实施方式的制造方法，可得到如下的特征。
(特征1)
第一实施方式中，P 层32b、32e是通过选择性磊晶成长法而形成于Si柱6b、6e的顶部外周部的凹部30B、30E之中。对于与Si柱6b、6e的顶部相接的P 层32b、32e有要具有良好的结晶性的要求。若其结晶性不好，就会发生利用P 层32b、32e而构成的二极管的电阻会变大、或泄漏电流会变大、或接合耐压会降低等问题。要使其结晶性良好，所要求的是使结晶成长的凹部32b、32e的俯视时的面积要宽。然而，随着SRAM单元的高密度化，凹部32b、32e的面积会变小，因此难以形成具有良好的结晶性的P 层32b、32e。对此，本实施方式中，使磊晶成长的凹部43A的面积比第一实施方式的凹部32b、32e还要大，因此可形成结晶性良好的P 层46。因此可做到二极管电阻、泄漏电流的减低、及高耐压化。
(特征2)
本实施方式中，P 层46b、N 层46a、46c、46d、46e包含相对于Si柱6a至6f的顶部以自对准方式呈同心圆状围绕的杂质区域。因此，邻接的Si柱6b、6c、及同样邻接的Si柱6d、6e的两个Si柱间距离可缩短。因此可做到SRAM单元的高密度化。同样的，在P 层46b、N 层46a、46c、46d、46e上的W层50a至50e形成在以自对准方式形成的凹部43A至43E内。因此，可使得用来连接W层50b上与电源配线金属层VDD的接触孔C10离开邻接的Si柱6a、6c、6d、6f上的W层50a、50c、50d、50e。因此，可做到SRAM单元的高密度化。
(第三实施方式)
以下，参照图3A至图3C来说明本发明的第三实施方式的具有SGT的SRAM单元电路的制造方法。(a)部分显示平面图，(b)部分显示沿着(a)部分的X－X’线的剖面结构图，(c)部分显示沿着(a)部分的Y－Y’线的剖面结构图。
如图3A所示，在P层基板1上，形成由N层2A、N 层3Aa、3Ab、P 层4Aa所构成的Si柱台55a、及由N层2B、N 层3Ba(未图示)、3Bb(未图示)、P 层4Ba所构成的Si柱台55b。然后，在Si柱台55a、55b上形成Si柱6A、6B、6C、6D、6E、6F。连结Si柱6B、6E的中心的直线为沿着Y方向。同样的，连结Si柱6A、6D的直线、及连结Si柱6C、6F的中心的直线也是沿着Y方向。然后，在Si柱6A至6F的底部外周部形成SiO2层22a。然后，以ALD法形成覆盖全体的栅极HfO2层23a。然后，在围绕Si柱6A的HfO2层23a外周形成围绕的栅极TiN层24A。同时，在围绕Si柱6B、6C的HfO2层23a外周形成围绕的栅极TiN层24B。同时，在围绕Si柱6D、6E的HfO2层23a外周形成围绕的栅极TiN层24C。同时，在围绕Si柱6F的HfO2层23a外周形成围绕的栅极TiN层24D(未图示)。然后，形成围绕栅极TiN层24A、24B、24C、24D的SiO2层25a。然后，形成通过形成于SiO2层25a的接触孔Ca而与TiN层24C、N 层3Aa、P 层4Aa连接，且上表面位置比TiN层24A至24D的上表面位置低的W层26a。同时，形成通过形成于SiO2层25a的接触孔Cb而与TiN层24B、N 层3Bb、P 层4Ba连接，且上表面位置比TiN层24A至24D的上表面位置低的W层26b。然后，在Si柱6A至6F的顶部的外周部，且在栅极TiN层24A至24D的上端上形成SiN层27a。然后，在Si柱6A、6C、6D、6F的顶部形成N 层46a、46c、46d(未图示)、46f(未图示)、及P 层46b、46e。然后，以选择性磊晶成长法形成N 层47a、47c、47d(未图示)、47f(未图示)、及P 层47b、47e。
接着，如图3B所示，在全体形成SiO2层49。然后，通过微影法及RIE蚀刻，形成底部位置位在比P 层47b、47e的上表面位置更下方，且于俯视时与Si柱6B、6E重叠且在Y方向延伸的带状接触孔Cc。然后，形成通过接触孔Cc与P 层47b、47e连接的电源配线金属层Vdd。
接着，如图3C所示，形成覆盖全体且上表面平坦的SiO2层49。然后，通过形成于N 层47a上的接触孔Cd而形成接地配线金属层Vss1。同时，通过形成于N 层47f上的接触孔Ce而形成接地配线金属层Vss2。然后，形成覆盖全体且上表面平坦的SiO2层51。然后，通过形成于TiN层24A、24D上的接触孔Cf、Cg而形成字符配线金属层WL。然后，覆盖全体而形成上表面平坦的SiO2层52。然后，通过形成于N 层47c、47d上的接触孔Ch、Ci而形成位元输出配线金属层BL、及互补位元输出配线金属层RBL。至此，在P层基板1上形成SRAM单元电路。
根据第三实施方式的制造方法，可得到如下的特征。
第一实施方式中，Si柱6b及6e在X方向相错开而形成。相对于此，本实施方式中，Si柱6C、6E的中心位在沿着Y方向延伸的一条线上。
本实施方式中的Si柱6A至6F的在SRAM单元内的配置，与第一实施方式中的Si柱6a至6f的配置不同，但本实施方式具有与第一实施方式相同的特征。本实施方式形成于俯视时与形成负载SGT的两个Si柱6B、6E上的P 层47b、47e重叠的带状接触孔Cc。据此，电源配线金属层Vdd与P 层47b、47e通过带状接触孔Cc而连接。如上所述，本实施方式并不在Si柱6B、6E上形成独立的接触孔。因此，可通过一次的微影法、RIE蚀刻法形成接触孔而使得成本减低、以及没有要留遮罩对合裕度的问题而可防止积体度降低。此外，与过去的形成两个独立的接触孔的方法相比较，带状接触孔Cc可形成得较宽，而有图案精度可较好的优点。因此，根据本实施方式可低成本地形成高积体度、高精度的采用SGT而构成的SRAM单元。
(第四实施方式)
以下，参照图4来说明本发明的第四实施方式的具有SGT的SRAM单元电路的制造方法。(a)部分显示平面图，(b)部分显示沿着(a)部分的X－X’线的剖面结构图，(c)部分显示沿着(a)部分的Y－Y’线的剖面结构图。
如图4所示，并不形成图2G所示的接触孔C10、及电源配线金属层VDD。W层50b是作为电源配线金属层VDD。
根据第四实施方式的制造方法，因为没有接触孔C10、及图2G中的电源配线金属层VDD的形成工序，所以可使制造简易化。
另外，本发明的实施方式虽然是在一个半导体柱形成一个SGT，但在形成2个以上的SGT的电路的形成上，也适用本发明。
另外，第一实施方式中，虽然是形成Si柱6a至6f，但也可为由其它的半导体材料所构成的半导体柱。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中的N 层32a、32c、32d、32f、及P 层32b、32e，也可由含有施体、或受体杂质的硅、或其它的半导体材料层形成。以及，N 层32a、32c、32d、32f、与P 层32b、32e，可用不同的半导体材料层形成。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中，N 层32a、32c、32d、32f、及P 层32b、32e，是利用选择性磊晶成长法而形成。但也可利用其它的方法来选择性地形成N 层32a、32c、32d、32f、P 层32b、32e，包含重复进行CDE(Chemical Dry Etching)及通常的磊晶成长，在凹部30A至30F内的Si柱6a至6f的顶部上形成N 层32a、32c、32d、32f、及P 层32b、32e的方法在内。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中的Si柱6a至6f的外周部的SiN层27、形成于露出的Si柱6a至6f的顶部及遮罩材料层7a至7f的侧面的SiO2层28a至28f、围绕SiO2层28a至28f的SiN层29，只要是符合本发明的目的的材料即可，也可为由单层或多层所构成的包含有机材料或无机材料的其它的材料层。另外，Si柱6a至6f的外周部的SiN层27也可不是形成于Si柱6a至6f的外周部全体，只要至少形成于栅极TiN层24a、24b、24c、24d上即可。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中，遮罩材料层7由SiO2层、氧化铝(Al2O3，以下称为AlO)层、SiO2层所形成。但遮罩材料层7只要是符合本发明的目的的材料即可，也可采用由单层或多层所构成的包含有机材料或无机材料的其它的材料层。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中，如图1C、图1D所示，在全体将以ALD法形成的带状SiN层13aa、13ab、13ba、13bb形成于带状SiGe层8a、8b的两侧。但带状SiN层13aa、13ab、13ba、13bb、及带状SiGe层8a、8b只要是符合本发明的目的的材料即可，也可采用由单层或多层所构成的包含有机材料或无机材料的其它的材料层。此点在本发明的其它的实施方式都一样。
另外，如利用图1A至图1G说明过的，与在Y方向延伸的带状遮罩材料层12a、12ab、12ba、12bb、及带状SiN层13aa、13ab、13ba、13bb正交，而用与形成带状SiN材料层13aa、13ab、13ba、13bb相同的方法形成在X方向延伸的带状遮罩材料层17a、17b。因此，可在X方向、及Y方向都高精度且高密度地形成Si柱6a至6f。另外，在本实施方式的说明中，在形成带状遮罩材料层12a、12ab、12ba、12bb、及带状SiN层13aa、13ab、13ba、13bb之后，才形成带状遮罩材料层17a、17b。但对此，在形成带状遮罩材料层17a、17b之后，才形成带状SiN材料层12a、12ab、12ba、12bb、及带状SiN层13aa、13ab、13ba、13bb的工序，也同样可高精度且高密度地形成Si柱6a至6f。此外，在设计上，若在Y方向有余裕，也可不采用本方法，而是利用微影法及RIE蚀刻法直接形成带状遮罩材料层17a、17b，若在X方向有余裕，也可不采用本方法，而是利用微影法及RIE蚀刻法直接形成带状遮罩材料层13aa、13ab、13ba、13bb。另外，只要能满足SRAM单元的性能，也可采用SADP(Self Aligned Double Patterning，自对准双重图案化；参照例如非专利文献3)、SAQP(Self Aligned Quadruple Patterning，自对准四重图案化；参照例如非专利文献3)来形成在X方向延伸的带状遮罩材料层12a、12ab、12ba、12bb、及带状SiN层17a、17b。此点在本发明的其它的实施方式都一样。
另外，在第一实施方式中，如利用图1H、图1I说明过的，在形成顶部具有矩形的遮罩材料层19a、19b、19c、19d、19e、19f、19g、19h的SiN柱20a、20b、20c、20d、20e、20f、20g、20h之后，将矩形的遮罩材料层19b、19g、及SiN柱20b、20g去除掉。据此，形成于俯视时在图1所示的接触孔C1、C2所在的区域内没有Si柱的接触孔C1、C2形成区域。但对此也可在接触孔C1、C2形成区域内形成Si柱之后，将这些Si柱去除掉而形成接触孔C1、C2形成区域。另外，还可采用在形成带状遮罩材料层17a、17b之后，进行将接触孔C1、C2形成区域的带状遮罩材料层17a、17b去除掉的工序，由此使Si柱不会形成于接触孔C1、C2所在的区域的方法，来形成接触孔C1、C2形成区域。如上述，除了第一实施方式中说明的方法之外还有其它方法。可采用这些其它方法来作出接触孔C1、C2形成区域。此点在本发明的其它的实施方式都一样。
另外，在第一实施方式中，如图1T所示，在Si柱6a至6f的下部，形成在N层2a、2b上相连的作为SGT的源极或汲极的N 层3aa、3ab、3ba、3bb、P 层4aa、4bb。但对此也可将N 层3aa、3ab、3ba、3bb、P 层4aa、4bb形成于Si柱6a至6f的底部，且通过金属层、合金层使N 层3aa、3ab、3ba、3bb、P 层4aa、4bb间相连。或者，N 层3aa、3ab、3ba、3bb、P 层4aa、4bb也可连接于Si柱6a至6f的底部侧面而形成。如上述，作为SGT的源极、或汲极的N 层3aa、3ab、3ba、3bb、P 层4aa、4bb可相接于Si柱6a至6f的底部的内部、或侧面外侧，而形成于Si柱6a至6f的外周，而且，各自可利用其它的导体材料而电性相连。此点在本发明的其它的实施方式都一样。
另外，在第一实施方式中，带状遮罩材料层9a、9b、12aa、12ab、12ba、12bb各自的上表面、与底部的在垂直方向的位置形成为相同，但只要符合本发明的目的即可，各自的上表面、与底部的位置也可在垂直方向不相同。此点在本发明的其它的实施方式都一样。此点在本发明的其它的实施方式都一样。
另外，在第一实施方式中，带状遮罩材料层9a、9b、12aa、12ab、12ba、12bb的厚度、及形状，会依是否接受CMP研磨、及RIE蚀刻、或洗涤而变化。此变化只要在符合本发明的目的的程度之内，就没有问题。此点在本发明的其它的实施方式都一样。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中的各种配线金属层34a、34b、WL、Vdd、Vss、BL、RBL的材料，不仅限于金属，也可为合金、或者多量地含有受体或施体杂质的半导体层等的导电材料层，而且，可使这些为单层、或组合多层而构成。此点在本发明的其它的实施方式都一样。
另外，第一实施方式如图1J所示，采用TiN层24a、24b、24c、24d作为栅极金属层。此TiN层24a、24b、24c、24d只要是符合本发明的目的的材料即可，可采用由单层或多层构成的材料层。TiN层24a、24b、24c、24d可由至少具有希望的功函数(work function)的单层或多层的金属层等的导体层所形成。在其外侧，可形成例如W层等的其它的导电层。在此情况，W层发挥使栅极金属层相连的金属配线层的作用。除了W层之外，也可采用单层、或多层的金属层。另外，虽然采用HfO2层23作为栅极绝缘层，但也可在各栅极绝缘层采用由单层或多层所构成的其它的材料层。此点在本发明的其它的实施方式都一样。
第一实施方式中，Si柱6a至6f的于俯视时的形状为圆形。Si柱6a至6f的一部分或全部的于俯视时的形状，也可容易形成为圆形、椭圆、在一个方向拉长延伸的形状等的形状。另外，在与SRAM单元区域分离而形成的逻辑电路区域，也可依照逻辑电路设计，而在逻辑电路区域混合形成于俯视时的形状不相同的Si柱。这些点在本发明的其它的实施方式都一样。
另外，在第一实施方式中，将N 层3aa、3ab、3ba、3bb、P 层4aa、4bb连接于Si柱6a至6f的底部而形成。也可在N 层3aa、3ab、33ba、3bb、P 层4aa、4bb上表面形成金属、硅化物等的合金层。此外，还可在Si柱6a至6f的底部的外周形成以例如磊晶成长法形成的含有施体、或受体杂质原子的P 层、或N 层，而形成SGT的源极、或汲极杂质区域。在此情况，可在与以磊晶成长法形成的N 层或P 层相接的Si柱内部形成N 层或P 层，也可不形成N 层或P 层。或者，可设置与该P 层、N 层相接，然后延伸的金属层、或合金层。此点在本发明的其它的实施方式都一样。
另外，第一实施方式在P层基板1上形成SGT，但也可采用SOI(Silicon On Insulator，绝缘层上覆硅)基板来取代P层基板1。或者，可采用其它的材料基板，只要可发挥作为基板的作用即可。此点在本发明的其它的实施方式都一样。
另外，第一实施方式中，说明的是在Si柱6a至6f的上下，采用具有相同极性的导电性的N 层3aa、3ab、3ba、3bb、3aa、3ab、3ba、3bb、P 层44b、44g及N 层32a、32c、32d、32f、P 层32b、32e来构成源极、汲极的SGT，但本发明也适用于具有极性不同的源极、汲极的通道型SGT。此点在本发明的其它的实施方式都一样。
另外，第一实施方式在形成栅极HfO2层23、栅极TiN层24a、24b、240c、24d之后，才形成N 层43a、43c、43d、43e、43f、44a、44c、44d、44e、44f、44h、P 层43b、43g、44b、44g。对此，也可在形成N 层32a、32c、32d、32f、P 层32b、32e之后，才形成栅极HfO2层23、栅极TiN层24a、24b、240c、24d。此点在本发明的其它的实施方式都一样。
另外，在第二实施方式中，形成以ALD法形成的薄Si层45、及以磊晶成长法形成的含有受体杂质的P 层46。薄Si层45为用来得到结晶性良好的P 层46的材料层。只要是用来得到结晶性良好的P 层46的材料层即可，也可为其它的单层或多层的材料层。
另外，在纵型NAND型快闪内存电路中，将半导体柱作为通道，且由围绕该半导体柱的通道氧化层、电荷蓄层叠、层间绝缘层、控制导体层所构成的内存单元(memory cell)在垂直方向形成多段。在各内存单元的两端的半导体柱，有对应于源极的源极线杂质层、及对应汲极的位元线杂质层。而且，相对于一个内存单元，其两侧的内存单元之一为源极的话，另一个就发挥汲极的作用。如此，纵型NAND型快闪内存电路属于SGT电路的一种。因此，本发明也适用于混合有NAND型电路的混合电路。
本发明可在未脱离本发明的广义的精神及范围的情况下，采取各种实施方式及变化。上述的实施方式只是用来说明本发明的一实施例，并不限定本发明的范围。上述实施例及变化例可任意地组合。另外，按需要而将上述实施方式的构成要件的一部分去除也是在本发明的技术思想的范围内。
[产业上可利用性]
根据本发明的柱状半导体装置及其制造方法，可得到高密度的柱状半导体装置。
附图标记说明
1 P层基板
2、2a、2b、2A、2B N层
3、3aa、3ab、3ba、3bb、3Aa、3Ab、3Ba、3Bb、32a、32c、32d、32f、32A、32C、32D、32F、46a、46c、46d、46e、47a、47c、47d、47e N 层
4a、4b、4aa、4bb、4Aa、4Ba、32b、32e、32B、32E、40b、46、46b、47b、47e P 层
6 i层
7、10、7a、7b、7c、7d、7e、7f、49a、49b、49c、49d、49e 遮罩材料层
9a、9b、10、10a、10b、12aa、12ab、2ba、12bb、17a、17b 带状遮罩材料层
19a、19b、19c、19d、19e、19f、19g、19h 矩形遮罩材料层
8 SiGe层
8a、8b 带状SiGe层
13a、13b、13c、16、27、27a、29、35a、35b、41 SiN层
9a、9b、13aa、13ab、13ba、13bb 带状SiN层
8a、8b 带状SiGe层
6a、6b、6c、6d、6e、6f、6A、6B、6C、6D、6E、6F Si柱
15、22、22a、25、25a、28a、28b、28c、28d、28e、28f、31a、31b、31c、31d、31e、31f、37、38、39、40、49、50、51、52 SiO2层
20a、20b、20c、20d、20e、20f、20g、20h SiN柱
21a、21b Si柱台
30a、30b、30c、30d、30e、30f、30A、30B、30C、30D、30E、30F、43、43A 凹部
23、23a HfO2层
24a、24b、24c、24d、24A、24B、24C、24D TiN层
33a、33b、33c、33d、33e、33f、34a、34b、50a、50b、50c、50d、50e W层
21a、21b、55a、55b Si柱台
42 阻剂层
45 Si层
C1、C2、C3、C4、C5、C6、C7、C8、C9、C10、Ca、Cb、Cc、Cd、Ce、Cf、Cg、Ch 接触孔
WL 字符配线金属层
BL 位元配线金属层
RBL 互补位元配线金属层
Vss1、Vss2 接地配线金属层
Vdd、VDD 电源配线金属层
XC1、XC2 连接配线金属层。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。