半导体封装结构及制备方法、待封装芯片的制备方法与流程

1.本技术涉及半导体技术领域，更具体地，涉及一种半导体封装结构及制备方法，以及一种用于半导体封装结构的待封装芯片的制备方法。


背景技术：

2.半导体封装器件通常要经过芯片制造和芯片封装两部分加工过程，因此，芯片自身的特性以及封装技术的优劣都直接决定了半导体封装器件产品最终的性能。
3.随着半导体技术的不断发展，芯片的整体厚度在变薄，而其中的金属电路层在变厚，因而在诸如三维存储器等超薄芯片的封装结构中，芯片的机械强度变得越来越差，同时由于封装过程中热匹配产生的热应力导致芯片可能出现翘曲，因而常规半导体封装器件及其中间体往往会因上述原因，而发生芯片裂纹、破损或翘曲及半导体封装器件失效等问题。


技术实现要素：

4.本技术提供了一种可至少部分解决相关技术中存在的上述问题的半导体封装结构、半导体封装结构制备方法以及用于半导体封装结构的待封装芯片的制备方法。
5.本技术一方面提供了一种半导体封装结构，包括：封装基板；多层芯片堆积结构，附接至所述封装基板，并包括依次堆积的多个芯片；以及模制化合物层，形成在所述封装基板的表面上，并包封所述多层芯片堆积结构，其中，所述芯片包括：半导体基底，包括相对的第一表面和第二表面；电路层，形成在所述第一表面上；以及加固降翘膜，覆盖所述第二表面。
6.在本技术一个实施方式中，所述半导体基底还包括连接所述第一表面和所述第二表面的基底侧面；以及所述加固降翘膜还覆盖所述基底侧面和所述电路层的侧面。
7.在本技术一个实施方式中，所述加固降翘膜的厚度为所述半导体基底和所述电路层的共同厚度的1％至17％。
8.在本技术一个实施方式中，所述半导体基底和所述电路层的共同厚度为30微米至50微米，且所述加固降翘膜的厚度为0.5微米至5微米。
9.在本技术一个实施方式中，在所述共同厚度不变的情况下，所述加固降翘膜的厚度随所述电路层的厚度变大而变大。
10.在本技术一个实施方式中，所述加固降翘膜为单层结构或者复合结构。
11.在本技术一个实施方式中，所述加固降翘膜为氮化物层、硅化物层和氧化物层中的至少之一。
12.在本技术一个实施方式中，所述加固降翘膜由化学气相沉积工艺制备。
13.在本技术一个实施方式中，所述芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维nand存储器和三维nor存储器中的至少一种。
14.本技术另一方面提供了一种半导体封装结构的制备方法，包括：将多层芯片堆积结构附接至封装基板，其中所述多层芯片堆积结构包括依次堆积的多个芯片；以及在所述
封装基板的表面上形成用于包封所述多层芯片堆积结构的模制化合物层，其中，所述芯片包括：半导体基底，包括相对的第一表面和第二表面；电路层，形成在所述第一表面上；以及加固降翘膜，覆盖所述第二表面。
15.在本技术一个实施方式中，所述半导体基底还包括连接所述第一表面和所述第二表面的基底侧面；以及所述加固降翘膜还覆盖所述基底侧面和所述电路层的侧面。
16.在本技术一个实施方式中，所述加固降翘膜的厚度为所述半导体基底和所述电路层的共同厚度的1％至17％。
17.在本技术一个实施方式中，所述半导体基底和所述电路层的共同厚度为30微米至50微米，且所述加固降翘膜的厚度为0.5微米至5微米。
18.在本技术一个实施方式中，在所述共同厚度不变的情况下，将所述加固降翘膜的厚度设置为随所述电路层的厚度变大而变大。
19.在本技术一个实施方式中，将所述加固降翘膜设置为单层结构或者复合结构。
20.在本技术一个实施方式中，所述加固降翘膜为氮化物层、硅化物层和氧化物层中的至少之一。
21.在本技术一个实施方式中，采用化学气相沉积工艺制备所述加固降翘膜。
22.在本技术一个实施方式中，所述芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维nand存储器和三维nor存储器中的至少一种。
23.本技术又一方面提供了一种用于半导体封装结构的待封装芯片的制备方法，包括：从晶圆的、设置有电路层的正面，半切处理所述晶圆；在所述正面设置耐温定型层；从与所述正面相对的背面，减薄处理所述晶圆，以将所述晶圆分离为多个、独立的并固定在所述耐温定型层上的子晶圆；在所述子晶圆的、未与所述耐温定型层接触的表面上形成加固降翘膜；在所述加固降翘膜的部分表面粘贴划片膜，并去除所述耐温定型层；以及进行划片处理以得到多个、独立的所述待封装芯片，其中所述待封装芯片包括所述子晶圆以及形成在所述子晶圆的部分表面上的所述加固降翘膜。
24.在本技术一个实施方式中，其中所述子晶圆包括相对的上表面和下表面，以及连接所述上表面和所述下表面的所述子晶圆的侧面，所述子晶圆的上表面固定在所述耐温定型层上，在所述子晶圆的、未与所述耐温定型层接触的表面上形成加固降翘膜包括：在所述子晶圆的所述下表面和所述子晶圆的所述侧面形成所述加固降翘膜。
25.在本技术一个实施方式中，在所述子晶圆的、未与所述耐温定型层接触的表面上形成加固降翘膜包括：采用化学气相沉积工艺，在所述子晶圆的、未与所述耐温定型层接触的表面上形成所述加固降翘膜。
26.在本技术一个实施方式中，所述耐温定型层为石英玻璃层。
27.在本技术一个实施方式中，在所述正面设置耐温定型层包括：采用黏胶或层压工艺在所述正面设置所述耐温定型层。
28.在本技术一个实施方式中，所述待封装芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维nand存储器和三维nor存储器中的至少一种。
29.根据本技术至少一个实施方式提供的半导体封装结构、半导体封装结构制备方法以及用于半导体封装结构的待封装芯片的制备方法，通过在待封装芯片的结构中形成覆盖半导体基底的底面(或者覆盖半导体基底的底面、侧面以及覆盖电路层侧面)的加固降翘
膜，可改变芯片中局部机械应力的释放方向、增加芯片的机械强度，进而有效避免芯片裂纹、破损或翘曲的风险及半导体封装器件失效的问题。
30.此外，根据本技术至少一个实施方式，在形成加固降翘膜之前，可首先在半切处理后的晶圆(该晶圆用于切割得到包括半导体基底和电路层的待封装芯片)正面形成具有耐温定型特点的膜层，该膜层在固定和保护晶圆的同时，可使后续形成的加固降翘膜具有较薄的厚度，更适于诸如三维存储器等超薄芯片的封装结构。
附图说明
31.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
32.图1a是根据本技术一个实施方式的、半导体封装结构的剖面结构示意图；
33.图1b是根据本技术一个实施方式的、半导体封装结构中a处的局部剖面结构放大示意图；
34.图2是通过常规半导体封装结构的制备方法所形成的芯片中出现裂纹和破损的照片；
35.图3是通过常规半导体封装结构的制备方法所形成的多层芯片堆积结构中出现翘曲和破损的剖面示意图；
36.图4是通过常规半导体封装结构的制备方法所形成的多层芯片堆积结构中出现翘曲和破损的剖面示意图；
37.图5是常规半导体封装结构中芯片机械应力的分布示意图；
38.图6是根据本技术一个实施方式的、半导体封装结构中芯片机械应力的分布示意图；
39.图7是根据本技术一个实施方式的、半导体封装结构的制备方法的流程图；
40.图8是根据本技术一个实施方式的、用于半导体封装结构的待封装芯片的制备方法的流程图；以及
41.图9至图15分别是根据本技术一个实施方式的、用于半导体封装结构的待封装芯片的制备方法的工艺示意图。
具体实施方式
42.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
43.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一表面也可被称作第二表面，反之亦然。
44.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量
值或计算值中的固有偏差。
45.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
46.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
47.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
48.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
49.图1a是根据本技术一个实施方式的、半导体封装结构1000的剖面结构示意图。图1b是根据本技术一个实施方式的、半导体封装结构1000中a处的局部剖面结构放大示意图。
50.如图1a和图1b所示，本技术提供的半导体封装结构1000可包括：封装基板100、多层芯片堆积结构200以及模制化合物层300。多层芯片堆积结构200附接至封装基板100，并可包括依次堆积的多个芯片201。模制化合物层300形成在封装基板100的表面110上，并包封多层芯片堆积结构200。芯片201可包括半导体基底210、电路层220以及加固降翘膜230。半导体基底210包括相对的第一表面11和第二表面12。电路层220形成在半导体基底210的第一表面11上，并具有电路层侧面14。加固降翘膜230覆盖半导体基底210的第二表面12。
51.进一步地，作为一种选择，半导体基底210还包括连接第一表面11和第二表面12的基底侧面13。电路层220还具有电路层侧面14。加固降翘膜230覆盖半导体基底210的第二表面12，并进一步地覆盖基底侧面13以及电路层侧面14。
52.具体地，在本技术的一个实施方式中，多层芯片堆积结构200中的芯片201可包括器件结构和器件结构的互连结构。器件结构可包括有源器件和无源器件中的至少一种。有源器件可例如包括mos器件、存储器件或其他半导体器件，其中存储器件可例如包括非易失性存储器或随机存储器等。非易失性存储器可例如包括nor型存储器、nand型存储器等浮栅场效应晶体管，或者铁电存储器、相变存储器等。无源器件可例如包括电阻、电容或电感等。此外，器件结构可以为平面器件或立体器件，其中立体器件可例如为fin-fet(鳍式场效应晶体管)和三维存储器等。
53.封装基板100的具体参数特征，例如材质、厚度或尺寸等，可根据实际需要进行选择，例如根据所要承载的多层芯片堆积结构200的具体类型进行选择。多层芯片堆积结构200可通过粘结层粘附于封装基板100表面110，且粘结层仅位于多层芯片堆积结构200在封装基板100上的投影区域内。
54.作为一种选择，多层芯片堆积结构200中的芯片201可按照“之”字形图案叠置在封装基板100上，从而为后续形成的芯片201的接合线提供空间；或者，芯片201也可在彼此上垂直堆叠，和/或被横向隔开，从而为后续形成的接合线提供空间，本技术对多层芯片堆积结构200中芯片201的堆叠方式不作限定。
55.此外，尽管在图1a中多个芯片201被示为具有相同的芯片尺寸，但是在一些实施方式中，多个芯片201可具有不同的芯片尺寸。
56.模制化合物层300可由任何适当材料形成，例如硅氧化物填充物或树脂等。作为一种选择，模制化合物层300可包括环氧树脂模制化合物(emc)。通常，模制化合物层300和芯片201具有不同的热膨胀系数和热导率。
57.图2是通过常规半导体封装结构的制备方法所形成的芯片中出现裂纹和破损的照片。图3是通过常规半导体封装结构的制备方法所形成的多层芯片堆积结构中出现翘曲和破损的剖面示意图。图4是通过常规半导体封装结构的制备方法所形成的多层芯片堆积结构中出现翘曲和破损的剖面示意图。
58.半导体封装器件通常要经过芯片制造和芯片封装两部分加工过程，因此，芯片自身的特性以及封装技术的优劣都直接决定了半导体器件产品最终的性能。常规半导体封装技术通常可包括：对晶圆进行半切处理；在晶圆正面粘贴减薄保护膜；从晶圆背面进行减薄处理，以将晶圆分离为多个、固定在减薄保护膜上的独立子晶圆(待封装芯片)；在晶圆背面粘贴划片膜，并去除减薄保护膜；拾取子晶圆并形成多层芯片堆积结构；将多层芯片堆积结构中的芯片进行引线键合；以及形成用于包封多层芯片堆积结构的模制化合物层等。
59.然而，如图2至图4所示，随着半导体技术的不断发展，芯片的整体厚度在变薄，而其中的金属电路层在变厚，因而在诸如三维存储器等超薄芯片的封装结构中，芯片的机械强度变得越来越差，同时由于封装过程中热匹配产生的热应力导致芯片可能出现翘曲，因而常规半导体封装器件及其中间体往往会因上述原因，而发生裂纹、断裂或破损等失效问题。
60.图2的左图和右图均为常规半导体封装过程中，经过晶圆背面减薄处理后所形成的芯片中出现裂纹和破损的照片。左图中椭圆线圈起的部分表面出现裂纹，该裂纹有可能已经延伸至芯片内部，在后续步骤中，例如引线键合步骤，有可能出现芯片断裂失效的情况。右图中椭圆线圈起的部分表面出现破损，该破损可能直接导致半导体封装器件失效。
61.如图3所示，在常规半导体封装过程中，需要将多层芯片堆积结构中的芯片与外部封装框架实现电气导通(引线键合)，以确保电信号传递的通畅。具体地，可使用劈刀10和焊线将多层芯片堆积结构20中的芯片30与封装框架焊接，以使芯片30与封装框架电气导通，其中，引线键合过程所产生的热量往往会进一步加剧超薄芯片的封装结构中芯片的翘曲，进而使半导体封装器件及其中间体发生裂纹、断裂或破损等失效问题。
62.如图4所示，在常规半导体封装过程中，可在封装基板50的表面上形成用于包封多层芯片堆积结构20的模制化合物层40。随着多层芯片堆积结构20中芯片30所包括的金属层数量在不断增加，电路密度越来越高，芯片30的机械强度变得越来越差，同时由于封装过程中热匹配产生的热应力导致芯片30可能出现翘曲(如图中多角星线圈起的部分)。此外，诸如塑膜树脂体等模制化合物层40变得越来越薄，而其内部所包封的多层芯片堆积结构20的数量不断增加，因而半导体封装器件容易发生断裂或破损等失效问题。
63.本技术提供的半导体封装结构，通过在待封装芯片的结构中形成覆盖半导体基底的底面的加固降翘膜，可改变芯片中局部机械应力的释放方向、增加芯片的机械强度，进而有效避免封装过程中出现芯片裂纹、破损或翘曲的风险及半导体封装器件失效的问题。
64.此外，为增强上述有益效果，还可进一步将加固降翘膜覆盖在半导体基底的侧面以及电路层的侧面。
65.具体地，下文将以加固降翘膜230覆盖在半导体基底210的底面12、侧面13以及电路层220的侧面14为例，详细说明上述加固降翘膜230的技术特征、制备步骤以及效果说明，然而本领域的技术人员应理解，在未背离本技术教导的情况下，本技术对于加固降翘膜的组成材料、结构、形成过程以及实施方式不作限定，只要能够与本实施方式中的加固降翘膜解决相同的技术问题并且达到相同的技术效果，均属于本技术的保护范围之内。
66.再次参考图1b，在本技术的一个实施方式中，加固降翘膜230的厚度d1为半导体基底210和电路层220的共同厚度d2的1％至17％。作为一种选择，在半导体基底210和电路层220的共同厚度d2为30微米至50微米的情况下，加固降翘膜230的厚度d1可为0.5微米至5微米。换言之，与芯片201的整体厚度相比，加固降翘膜230的厚度相对较薄，其更适用于诸如三维存储器等超薄芯片的封装结构中。
67.此外，在本技术的一个实施方式中，在半导体基底210和电路层220的共同厚度d2不变的情况下，加固降翘膜230的厚度d1随电路层220的厚度变大而变大。例如，在半导体基底210和电路层220的共同厚度d2为40微米的情况下，当电路层220的厚度仅为5微米的时候，加固降翘膜230的厚度d1可选择为0.2微米至1微米；当电路层220的厚度为20微米的时候，加固降翘膜230的厚度d1可选择为3微米至5微米。
68.由于电路层220通常包括多个金属层，而金属层相对于半导体基底210具有较高的热膨胀系数和热导率，所以电路层220的厚度的增加往往会导致芯片201在封装过程中因热匹配产生的热应力不均而出现翘曲。因而，包裹半导体基底210和电路层220的加固降翘膜230可在电路层220的厚度增加的情况下，适当增加厚度，以提高其改变芯片201中局部机械应力的释放方向、增加芯片的机械强度的效果。
69.另外，在本技术的一个实施方式中，加固降翘膜230可以是单层结构或者复合结构。具体地，加固降翘膜230可以为氮化物层、硅化物层和氧化物层中的至少之一。此外，可根据芯片201中电路层220的厚度、芯片201的器件类型、多层芯片堆积结构20的层数以及封装工艺中所涉及的具体参数等确定加固降翘膜230的制备材料和结构，本技术对此不作限定。例如，作为一种选择，制备加固降翘膜230的材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅sioc、包含一定氢原子的氮化硅sixnyhz等。
70.作为一种选择，在本技术的一个实施方式中，加固降翘膜230可由化学气相沉积(cvd)工艺制备。通过化学气相沉积工艺形成的加固降翘膜230可具有更薄的膜层厚度以及更致密的膜层结构，有利于改变芯片中局部机械应力的释放方向、增加芯片的机械强度，并适于诸如三维存储器等超薄芯片的封装结构中。
71.图5是常规半导体封装结构60中芯片机械应力的分布示意图。图6是根据本技术一个实施方式的、半导体封装结构70中芯片机械应力的分布示意图。
72.如图5所示，常规半导体封装结构60可包括封装基板以及形成在其上的多个芯片堆叠的结构，其中每个芯片可包括半导体基底61以及位于半导体基底61上的电路层62。当
常规半导体封装结构60中出现翘曲或者裂纹后，其内部的芯片会出现图中箭头所示的上弯机械应力，此外在半导体基底61和电路层62的诸如材料类型不同或结构不同等情况下，芯片还可能出现下弯机械应力。上述下弯或上弯的机械应力均使得芯片无法保持平整的状态，因而使得半导体封装器件容易发生断裂或破损等失效问题。
73.如图6所示，本技术提供的半导体封装结构70可包括封装基板以及形成在其上的多层芯片堆积结构，其中多层芯片堆积结构包括依次堆积的多个芯片，每个芯片可包括半导体基底71、形成在半导体基底71上的电路层72以及呈半包裹状态的加固降翘膜73。加固降翘膜73可包括两部分，其中第一部分73-1覆盖半导体基底71的底面，以及第二部分73-2覆盖半导体基底71的侧面和电路层72的侧面。因而，当半导体封装结构70中出现翘曲或者裂纹后，由于加固降翘膜73中第二部分73-2的固定作用，可防止半导体基底71和电路层72发生形变，并在第一部分73-1和第二部分73-2的合力作用下，可改变芯片内部机械应力的释放方向，将下弯或上弯的机械应力分解为垂直于半导体基底71的机械应力和平行于半导体基底71的机械应力，因而能够有效避免芯片破损或翘曲的风险及封装器件失效的问题。
74.图7是根据本技术一个实施方式的半导体封装结构的制备方法2000的流程图。
75.如图7所示，半导体封装结构的制备方法2000可包括：
76.s11，将多层芯片堆积结构附接至封装基板，其中多层芯片堆积结构包括依次堆积的多个芯片，其中芯片包括半导体基底、电路层和加固降翘膜，半导体基底包括相对的第一表面、第二表面，电路层形成在第一表面上，以及加固降翘膜覆盖第二表面。
77.s12，在封装基板的表面上形成用于包封多层芯片堆积结构的模制化合物层。
78.下面举例说明上述半导体封装结构的制备方法2000的各个步骤的具体工艺。
79.步骤s11
80.具体地，在本技术的一个实施方式中，封装基板的具体参数特征，例如材质、厚度或尺寸等，可根据实际需要进行选择；或者，根据所要承载的多层芯片堆积结构的具体类型进行选择。
81.封装基板内可设有导电线路，且封装基板的一侧可设有与导电线路电连接的电连接件(例如锡球)。多层芯片堆积结构可通过粘结层粘附于封装基板的另一侧，且粘结层仅位于多层芯片堆积结构在封装基板上的投影区域内。
82.在一些实施方式中，多层芯片堆积结构可包括依次堆积的多个芯片，多个芯片呈叠瓦方式依次堆叠在封装基板上。此外，作为一种选择，多个芯片还可以一一对位堆叠设置。
83.此外，在一些体实施方式中，多层芯片堆积结构可利用例如打线接合(wire bonding)工艺，通过引线键合将每个芯片内的焊垫电连接于封装基板内的导电线路，以确保电信号传递的通畅。
84.芯片可包括半导体基底、电路层以及加固降翘膜。半导体基底包括相对的第一表面、第二表面以及连接第一表面和第二表面的基底侧面。电路层形成在半导体基底的第一表面上，并具有电路层侧面。
85.在本技术的一个实施方式中，芯片可包括三维非易失性存储器，其中三维非易失性存储器包括三维nand存储器和三维nor存储器中的至少一种。
86.作为一种选择，加固降翘膜可覆盖半导体基底的第二表面。因而，当半导体封装结
构中出现翘曲或者裂纹后，由于加固降翘膜的固定作用，可防止半导体基底发生形变，并在此基础上改变芯片内部机械应力的释放方向，有效避免芯片破损或翘曲的风险及半导体封装器件失效的问题。
87.作为另一种选择，加固降翘膜可覆盖半导体基底的第二表面和基底侧面，并覆盖电路层的电路层侧面。换言之，本选择中加固降翘膜可包括两部分，其中第一部分覆盖半导体基底的底面，以及第二部分覆盖半导体基底的侧面和电路层的侧面。
88.因而，当半导体封装结构中出现翘曲或者裂纹后，由于加固降翘膜中第二部分的固定作用，可防止半导体基底和电路层发生形变，并在第一部分和第二部分的合力作用下，可改变芯片内部机械应力的释放方向，将下弯或上弯的机械应力分解为垂直于半导体基底的机械应力和平行于半导体基底的机械应力，因而能够有效避免芯片破损或翘曲的风险及半导体封装器件失效的问题。
89.在本技术的一个实施方式中，加固降翘膜的厚度为半导体基底和电路层的共同厚度的1％至17％。作为一种选择，半导体基底和电路层的共同厚度为30微米至50微米的情况下，加固降翘膜的厚度可为0.5微米至5微米。换言之，与芯片的整体厚度相比，加固降翘膜的厚度相对较薄，其更使用于诸如三维存储器等超薄芯片的封装结构中。
90.此外，在本技术的一个实施方式中，在半导体基底和电路层的共同厚度不变的情况下，加固降翘膜的厚度可随电路层的厚度变大而变大。例如，在半导体基底和电路层的共同厚度为微米的情况下，当电路层的厚度仅为5微米的时候，加固降翘膜的厚度可选择为0.2微米至1微米；当电路层的厚度为20微米的时候，加固降翘膜的厚度可选择为3微米至5微米。
91.由于电路层通常包括多个金属层，而金属层相对于半导体基底具有较高的热膨胀系数和热导率，因而电路层的厚度的增加往往会导致芯片在封装过程中因热匹配产生的热应力不均而出现翘曲。因而，包裹半导体基底和电路层的加固降翘膜可在电路层的厚度增加的情况下，适当增加厚度，以提高其改变芯片中局部机械应力的释放方向、增加芯片的机械强度的效果。
92.另外，在本技术的一个实施方式中，加固降翘膜可以是单层结构或者复合结构。具体地，加固降翘膜可以为氮化物层、硅化物层和氧化物层中的至少之一或者任意组合。此外，可根据芯片中电路层的厚度、芯片的器件类型、多层芯片堆积结构的层数以及封装工艺中所涉及的具体参数等确定加固降翘膜的制备材料和结构，本技术对此不作限定。例如，作为一种选择，制备加固降翘膜的材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅sioc、包含一定氢原子的氮化硅sixnyhz等。
93.作为一种选择，在本技术的一个实施方式中，可采用化学气相沉积(cvd)工艺制备加固降翘膜。通过化学气相沉积工艺形成的加固降翘膜可具有更薄的膜层厚度以及更致密的膜层结构，更有利于改变芯片中局部机械应力的释放方向、增加芯片的机械强度。
94.步骤s12
95.具体地，在本技术的一个实施方式中，模制化合物层可由任何适当材料形成，例如不具导电性能的高分子材料。作为一种选择，可采用硅氧化物填充物或树脂等制备模制化合物层。作为另一种选择，模制化合物层可包括环氧树脂模制化合物(emc)。通常，模制化合物层和芯片具有不同的热膨胀系数和热导率。
96.在本技术的一个实施方式中，可采用例如注塑工艺将塑封材料注塑于封装基板的表面，并包封多层芯片堆积结构，之后采用固化工艺，固化塑封材料形成模制化合物层。
97.由于上文描述半导体封装结构时所涉及的内容可完全或部分地适用于在这里描述的半导体封装结构制备方法，因此与其相关或相似的内容不再赘述。
98.根据本技术至少一个实施方式提供的半导体封装结构制备方法以，通过在待封装芯片的结构中形成覆盖半导体基底的底面(或者覆盖半导体基底的底面、侧面以及覆盖电路层的侧面)的加固降翘膜，可改变芯片中局部机械应力的释放方向、增加芯片的机械强度，进而能够有效避免芯片裂纹、破损或翘曲的风险及半导体封装器件失效的问题。
99.图8是根据本技术一个实施方式的用于半导体封装结构的待封装芯片的制备方法3000的流程图。
100.如图8所示，用于半导体封装结构的待封装芯片的制备方法3000可包括：
101.s21，从晶圆的、设置有电路层的正面，半切处理晶圆。
102.s22，在晶圆的正面设置耐温定型层。
103.s23，从晶圆与正面相对的背面，减薄处理晶圆，以将晶圆分离为多个、独立的并固定在耐温定型层上的子晶圆。
104.s24，在子晶圆的、未与耐温定型层接触的表面上形成加固降翘膜。
105.s25，在加固降翘膜的部分表面粘贴划片膜，并去除耐温定型层。
106.s26，进行划片处理以得到多个、独立的待封装芯片，其中待封装芯片包括子晶圆以及形成在子晶圆的部分表面上的加固降翘膜。
107.下面将结合图9至图15举例说明上述用于半导体封装结构的待封装芯片的制备方法3000的各个步骤的具体工艺。
108.步骤s21
109.图9是根据本技术一个实施方式的、在晶圆82的设置有电路层的正面821进行半切处理的俯视示意图。
110.具体地，如图9所示，在本技术的一个实施方式中，可采用切割设备81对已经形成有电路层的晶圆82进行分割分离。可选地，可从晶圆82的、设置有电路层的正面821对其进行半切处理，换言之，将晶圆82不划透，并保留晶圆82的部分厚度。作为一种选择，切割设备81可选择采用金刚石片刀进行划片，或者也可选择采用激光进行划片。
111.步骤s22
112.图10是根据本技术一个实施方式的、在划片处理后的晶圆82的正面821设置耐温定型层83的俯视示意图。
113.具体地，如图10所示，在本技术的一个实施方式中，可采用诸如黏胶或者层压工艺等在晶圆82的正面821设置耐温定型层83。在晶圆82的正面821设置的耐温定型层83具有耐温、定型以及易去除的特点，因而有利于在后续的、在未与耐温定型层83接触的子晶圆(由晶圆82分割形成)的表面上形成加固降翘膜的过程中，保护及固定子晶圆，以便于形成厚度相对较薄的、且可半包裹子晶圆的加固降翘膜。作为一种选择，耐温定型层83可以是石英玻璃层，然而，本领域技术人员应理解，本技术对于耐温定型层83的具体结构及材质不作限定，其具体结构和材质的特征参数可根据后续形成加固降翘膜的过程中相关参数进行设定。
114.本技术提供的、用于半导体封装结构的待封装芯片的制备方法，在形成加固降翘膜之前，首先在半切处理后的晶圆(包括半导体基底和电路层)正面形成具有耐温定型特点的膜层，该膜层在固定和保护晶圆的同时，可使形成的加固降翘膜具有较薄的厚度，更适于诸如三维存储器等超薄芯片的封装结构。
115.步骤s23
116.图11是根据本技术一个实施方式的、从晶圆82的背面822进行减薄处理晶圆82的俯视示意图。图12是根据本技术一个实施方式的、减薄处理晶圆82后形成多个子晶圆85的剖面结构示意图。
117.具体地，如图11和图12所示，在本技术的一个实施方式中，从晶圆82的、与正面821相对的背面822，减薄处理晶圆82，以将晶圆82分离为多个、独立的并固定在耐温定型层83上的子晶圆85。
118.在本技术的一个实施方式中，减薄处理过程可例如包括：利用减薄处理设备84从晶圆82的背面822，采用化学机械研磨、酸法腐蚀或抛光等工艺对其进行减薄，并形成减薄后的背面。作为另一种选择，减薄处理过程也可例如包括：从晶圆82的背面822，采用至少两次减薄工艺对其进行减薄，并形成减薄后的背面。例如，首先采用诸如化学机械研磨工艺进行第一次减薄，该次减薄具有更快的减薄速率，之后可采用诸如酸法腐蚀进行第二次减薄，该次减薄具有较慢的速率，但可使得减薄的表面具有更好的平坦性。
119.通过上述减薄处理可使未划透，并保留部分厚度(半切处理后的)的晶圆82完全分离成多个子晶圆85，并可使子晶圆85达到预定的封装厚度。固定在耐温定型层83上的每个子晶圆85可包括半导体基底851和形成在其上的电路层852。
120.再次参考图12，作为一种选择，多个子晶圆85的上表面01可固定在耐温定型层83上，与上表面01相对的下表面03(远离电路层的表面)和连接上表面01及下表面03的侧面02未与耐温定型层83接触。
121.步骤s24
122.图13是根据本技术一个实施方式的、在多个子晶圆85的表面形成加固降翘膜86后形成的剖面结构示意图。
123.具体地，如图12和图13所示，可在子晶圆85的、未与耐温定型层83接触的表面上形成加固降翘膜86。作为一种选择，可在子晶圆85的下表面03和子晶圆85的侧面02形成加固降翘膜86，换言之，加固降翘膜86可包裹子晶圆85中半导体基底851的底面(远离电路层852的表面)和侧面，并包裹子晶圆85中电路层852的侧面，在子晶圆85的部分表面形成加固降翘膜86后即形成了待封装芯片。
124.在本技术一个实施方式中，待封装芯片包括三维非易失性存储器，其中三维非易失性存储器包括三维nand存储器和三维nor存储器中的至少一种。
125.本技术提供的、用于半导体封装结构的待封装芯片的制备方法，通过在待封装芯片的结构中形成覆盖子晶圆的部分表面的加固降翘膜，可改变待封装芯片中局部机械应力的释放方向、增加待封装芯片的机械强度，进而有效避免待封装芯片裂纹、破损或翘曲的风险及半导体封装器件失效的问题。
126.此外，在本技术的一个实施方式中，可采用化学气相沉积(cvd)工艺，在子晶圆85的、未与耐温定型层83接触的表面上形成加固降翘膜86。通过化学气相沉积工艺形成的加
固降翘膜86可具有更薄的膜层厚度以及更致密的膜层结构，有利于改变芯片中局部机械应力的释放方向、增加芯片的机械强度，并适于诸如三维存储器等超薄芯片的封装结构中。
127.具体地，可选择诸如等离子体增强化学的气相沉积法(pecvd)等化学气相沉积工艺制备加固降翘膜86。此外，可选地，化学气相沉积工艺的过程温度可为300℃至500℃。
128.作为一种选择，制备加固降翘膜86的材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅sioc、包含一定氢原子的氮化硅sixnyhz等。
129.以包含一定氢原子的氮化硅sixnyhz的材料制备加固降翘膜86为例，正常的氮化硅(sixny)中si/n之比为0.75，但是pecvd沉积氮化硅的化学计量会随着工艺不同而变化，因而除了si和n外，通过pecvd沉积形成的氮化硅还包含一定比例的氢原子，换言之，通过pecvd沉积形成的氮化硅为氮化硅sixnyhz，其具有结构致密、硬度大、介质强度高等特性。此外，通过控制上述工艺过程参数，还可控制加固降翘膜86的厚度，以使形成的加固降翘膜86不但具有更致密的膜层结构还具有更薄的膜层厚度。
130.步骤s25
131.图14是根据本技术一个实施方式的、在加固降翘膜86的部分表面粘贴划片膜87的示意图。图15是根据本技术一个实施方式的、在晶圆82中去除耐温定型层83的示意图。
132.具体地，如图12至图15所示，可选择将辊88压靠在加固降翘膜86的部分表面上，以将划片膜87粘贴在加固降翘膜86的部分表面上，辊88可沿预定方向移动并且滚转。划片膜87可为切割膜或daf膜等，本技术对此不作限定。
133.作为一种选择，粘贴划片膜87的加固降翘膜86的表面可为与子晶圆85的下表面03正对的表面。
134.此外，在形成划片膜87后，可去除位于子晶圆85的上表面01的耐温定型层83。耐温定型层83具有耐温、定型以及易去除的特点，可在形成加固降翘膜86之后去除。在本技术的一个实施方式中，可采用例如紫外光线uv、加热或激光等解固化工艺，去除耐温定型层83，本技术对去除耐温定型层83的工艺不作限定。
135.步骤s26
136.本技术提供的、用于半导体封装结构的待封装芯片的制备方法3000还包括步骤s26：进行划片处理以得到多个、独立的待封装芯片，其中待封装芯片包括子晶圆以及形成在子晶圆的部分表面上的加固降翘膜。
137.在本技术的一个实施方式中，在加固降翘膜的部分表面粘贴的划片膜为具有粘结层的薄膜，其可将多个独立的、待封装芯片固定。然而由于这些待封装芯片的个体之间的间距为很小，因而可进一步将该间距进行扩大，以便于后续芯片的拾取。
138.作为一种选择，可采用冷崩工艺增大独立的待封装芯片之间的间距。在冷崩工艺中，可将切割后的晶圆置于低温环境中，该低温环境通常低于室温，使得划片膜沿晶圆半径向外的方向受力，从而使划片膜拉伸形变，待封装芯片之间的间距增大。
139.此外，由于上文描述半导体封装结构及制备方法时所涉及的内容可完全或部分地适用于在这里描述的用于半导体封装结构的待封装芯片的制备方法，因此与其相关或相似的内容不再赘述。
140.本技术提供的、用于半导体封装结构的待封装芯片的制备方法，通过在待封装芯片的结构中形成覆盖子晶圆的部分表面的加固降翘膜，可改变待封装芯片中局部机械应力
的释放方向、增加待封装芯片的机械强度，进而有效避免待封装芯片裂纹、破损或翘曲的风险及半导体封装器件失效的问题。
141.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。