集成电路装置的制作方法

集成电路装置
1.于2020年8月12日在韩国知识产权局提交且名称为“集成电路装置”的第10-2020-0101392号韩国专利申请通过引用全部包含于此。
技术领域
2.实施例涉及一种集成电路装置，更具体地，涉及包括场效应晶体管的集成电路装置。


背景技术：

3.随着集成电路装置的尺寸减小，必须增大基底上的场效应晶体管的集成度。因此，已经开发了包括堆叠在同一布局区域上的多个水平纳米片的水平纳米片场效应晶体管(hnsfet)。


技术实现要素：

4.根据实施例的一方面，提供了一种集成电路装置，所述集成电路装置包括：鳍型有源区，在基底上沿着第一水平方向；器件隔离层，在基底上覆盖鳍型有源区的相对的侧壁上；栅极结构，在鳍型有源区和器件隔离层上沿着与第一水平方向交叉的第二水平方向；以及源极/漏极区，在与栅极结构相邻的位置处布置在鳍型有源区上，其中，源极/漏极区包括沿远离鳍型有源区的方向顺序地堆叠的外阻挡层、内阻挡层和主体层，其中，外阻挡层和主体层中的每个包括si
1-x
ge
x
层(其中，x≠0)，并且内阻挡层包括si层。
5.根据实施例的另一方面，提供了一种集成电路装置，所述集成电路装置包括：鳍型有源区，在基底上沿着第一水平方向；纳米片堆叠件，包括多个纳米片，所述多个纳米片在与鳍型有源区的鳍顶部隔开的位置处面对鳍型有源区的鳍顶部并具有距鳍顶部不同的竖直距离；以及源极/漏极区，沿第一水平方向面对所述多个纳米片，其中，源极/漏极区包括沿第一水平方向远离纳米片堆叠件顺序地堆叠的外阻挡层、内阻挡层和主体层，其中，外阻挡层和主体层中的每个包括si
1-x
ge
x
层(其中，x≠0)，并且内阻挡层包括si层。
6.根据实施例的另一方面，提供了一种集成电路装置，所述集成电路装置包括：第一鳍型有源区，在基底的第一区域上沿着第一水平方向；一对第一纳米片堆叠件，布置在第一鳍型有源区上；以及第一源极/漏极区，在第一鳍型有源区上填充所述一对第一纳米片堆叠件之间的第一凹部，其中，第一源极/漏极区包括：第一外阻挡层，包括与第一鳍型有源区和第一纳米片堆叠件接触并掺杂有第一掺杂剂的第一si
1-x
ge
x
层(其中，0《x《0.15)；第一内阻挡层，在第一凹部中布置在第一外阻挡层上，在所述一对第一纳米片堆叠件中的每个的侧壁的至少一部分上第一内阻挡层具有比第一外阻挡层的宽度大的宽度的部分，并且第一内阻挡层包括si层；以及第一主体层，包括第二si
1-x
ge
x
层(其中，0.15≤x《0.7)，第二si
1-x
ge
x
层在第一内阻挡层上填充第一凹部并掺杂有第一掺杂剂。
附图说明
7.通过参照附图详细地描述示例性实施例，特征对本领域技术人员而言将变得清楚，在附图中：
8.图1是根据实施例的集成电路装置的平面布局；
9.图2a是沿着图1的线x-x'的剖视图；
10.图2b是图2a中的区域“ex1”的放大剖视图；
11.图2c是沿着图2a中的第一水平lv1-lv1的放大平面图；
12.图2d是图2a中的第二水平lv2-lv2的放大平面图；
13.图3a至图3g是根据实施例的根据距源极/漏极区的最低表面的距离的示例性ge含量变化的曲线图；
14.图4a是根据其他实施例的集成电路装置的剖视图；
15.图4b是根据其他实施例的集成电路装置的剖视图；
16.图5a是根据其他实施例的集成电路装置的剖视图；
17.图5b是根据其他实施例的集成电路装置的剖视图；
18.图6a是根据其他实施例的集成电路装置的剖视图；
19.图6b是根据其他实施例的集成电路装置的剖视图；
20.图6c是图6a和图6b中的每个的第二水平lv2处的放大平面图；
21.图7是根据其他实施例的集成电路装置的平面图；
22.图8a到图8e是可以在根据其他实施例的集成电路装置中采用的各种构造的源极/漏极区的平面图；
23.图9a是根据实施例的集成电路装置的框图；
24.图9b和图9c分别是图9a中示出的集成电路装置的一些构造的剖视图和平面图；
25.图10是根据实施例的电子装置的框图；
26.图11a至图21是制造根据实施例的集成电路装置的方法中的阶段的视图；以及
27.图22a至图22f是制造根据其他实施例的集成电路装置的方法中的阶段的剖视图。
具体实施方式
28.图1是根据实施例的集成电路装置100的一些组件的平面布局图。图2a是沿着图1的线x-x'的剖视图。图2b是图2a中的区域“ex1”的放大剖视图。图2c是图2a的第一水平lv1处的放大平面图。图2d是图2a的第二水平lv2处的放大平面图。如在这里使用的，术语“水平”指在竖直方向(z方向或-z方向)上距基底102的上表面的距离。
29.参照图1和图2a至图2d，集成电路装置100可以包括多个鳍型有源区fa和多个纳米片堆叠件nss，多个鳍型有源区fa沿竖直方向(z方向)从基底102突出并沿着第一水平方向(x方向)延伸，多个纳米片堆叠件nss在与多个鳍型有源区fa间隔开的位置处面对多个鳍型有源区fa的鳍顶部ft。如在这里使用的，术语“纳米片”指具有与电流流动所沿的方向基本垂直的剖面的导电结构。应理解的是，纳米片包括纳米线。
30.基底102可以包括半导体(例如，硅(si)或锗(ge))或化合物半导体(例如，硅锗(sige)、碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)、ingaas或磷化铟(inp))。如在这里使用的，术语“sige”、“sic”、“gaas”、“inas”、“ingaas”和“inp”指由每个术语中所包括的元素
组成的材料，而不表示化学计量关系。
31.器件隔离层114(见图1)可以位于基底102上，以覆盖多个鳍型有源区fa中的每个的相对的(例如，两个)侧壁。器件隔离层114可以包括例如氧化物层、氮化物层或它们的组合。
32.多条栅极线160可以在多个鳍型有源区fa上沿与第一水平方向(x方向)交叉的第二水平方向(y方向)延伸。在多个鳍型有源区fa与多条栅极线160交叉的区域中，多个纳米片堆叠件nss可以布置在多个鳍型有源区fa中的每个的鳍顶部ft上。多个纳米片堆叠件nss分别在与鳍型有源区fa间隔开的位置处面对鳍顶部ft。多个纳米片堆叠件nss中的每个可以包括在鳍型有源区fa的鳍顶部ft上沿竖直方向(z方向)彼此叠置的多个纳米片n1、n2和n3。多个纳米片n1、n2和n3可以具有距鳍顶部ft不同的竖直距离(z方向距离)。多个纳米片n1、n2和n3可以包括顺序地堆叠在鳍型有源区fa的鳍顶部ft上的第一纳米片n1、第二纳米片n2和第三纳米片n3。
33.图1示出了其中纳米片堆叠件nss的平面形状为矩形的情况，但不限于此。根据鳍型有源区fa和栅极线160中的每者的平面形状，纳米片堆叠件nss可以具有各种平面形状。本示例描述了这样的构造，在该构造中，多个纳米片堆叠件nss和多条栅极线160形成在单个鳍型有源区fa上，并且多个纳米片堆叠件nss沿第一水平方向(x方向)成直线地布置在单个鳍型有源区fa上。然而，布置在单个鳍型有源区fa上的纳米片堆叠件nss的数量和栅极线160的数量不受限制。
34.纳米片n1、n2和n3中的每个可以包括沟道区。例如，纳米片n1、n2和n3中的每个可以具有大约4nm至大约6nm的厚度，但不限于此。多个纳米片n1、n2和n3的厚度指在竖直方向(z方向)上的尺寸。在示例实施例中，多个纳米片n1、n2和n3可以在竖直方向(z方向)上具有基本相同的厚度。在其他示例实施例中，多个纳米片n1、n2和n3中的至少一些可以在竖直方向(z方向)上具有不同的厚度。
35.在一些实施例中，多个纳米片n1、n2和n3中的至少一些可以在第一水平方向(x方向)上具有不同的尺寸。例如，如图2a中所示，在多个纳米片n1、n2和n3之中，在第一水平方向(x方向)上，相对靠近鳍顶部ft的第一纳米片n1和第二纳米片n2的长度可以比最远离鳍顶部ft的第三纳米片n3的长度小。在这种情况下，形成在相对靠近鳍顶部ft的第一纳米片n1和第二纳米片n2中的沟道的有效沟道长度可以比形成在第三纳米片n3中的沟道的有效沟道长度小。因此，在同一操作电压下，流过第一纳米片n1和第二纳米片n2的电流的量可以增大。在一些其他实施例中，与图2a中示出的不同，多个纳米片n1、n2和n3中的至少一些可以在第一水平方向(x方向)上具有不同的尺寸。
36.多个凹部r1可以形成在鳍型有源区fa上。图2a示出了其中多个凹部r1中的每个的最低表面的水平(例如，相对于基底102的底部)比鳍型有源区fa的鳍顶部ft的水平(例如，相对于基底102的底部)小的情况，但实施例不限于此。多个凹部r1中的每个的最低表面的水平可以与鳍型有源区fa的鳍顶部ft的水平基本相同或相似。在示例实施例中，多个凹部r1中的每个的最低表面的水平与鳍型有源区fa的鳍顶部ft的水平之间的竖直距离可以为例如大约0nm至大约20nm。
37.多个源极/漏极区130可以形成在多个凹部r1上。多个源极/漏极区130可以包括外延生长的半导体层，例如，多个源极/漏极区130可以包括iv族元素半导体和iv族化合物半
导体的组合。
38.多个源极/漏极区130中的每个的至少一部分可以掺杂有p型掺杂剂。在示例实施例中，p型掺杂剂可以是例如硼(b)和镓(ga)中的至少一种。
39.多个源极/漏极区130中的每个可以包括沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上的外阻挡层132、内阻挡层134、主体层136和覆盖层138。外阻挡层132和主体层136中的每个可以包括si
1-x
ge
x
层(其中，x≠0)，内阻挡层134可以包括si层。在示例实施例中，外阻挡层132和主体层136中的每个可以包括si
1-x
ge
x
层(其中，0《x《0.7)，主体层136中的ge含量可以比外阻挡层132中的ge含量大。如在这里使用的术语“si层”可以是仅由si元素组成的层，或者可以是包括b、ga、磷(p)、砷(as)和锑(sb)中的至少一种掺杂剂的si层。
40.内阻挡层134可以不包括ge元素。在示例实施例中，内阻挡层134可以包括未掺杂的si层。在其他示例实施例中，内阻挡层134可以包括掺杂有p型掺杂剂(例如，b和ga中的至少一种)的si层。例如，内阻挡层134可以包括掺杂有b的si层。内阻挡层134可以与鳍型有源区fa间隔开，且外阻挡层132置于内阻挡层134与鳍型有源区fa之间。
41.在多个源极/漏极区130的面对纳米片堆叠件nss的侧壁的部分中，内阻挡层134的至少一部分可以在第一水平方向(x方向)上具有比外阻挡层132的宽度大的宽度。在本说明书中，在特定方向上的宽度指在特定方向上的尺寸或厚度，并且宽度和厚度可以以相同的含义来使用。
42.在示例实施例中，在外阻挡层132和内阻挡层134中的每个中，沿第一水平方向(x方向)面对纳米片堆叠件nss的侧壁的部分的宽度可以比多条栅极线160之间的在第一水平方向(x方向)上的间隔距离cpp的大约1/5小。在其他示例实施例中，在外阻挡层132和内阻挡层134中的每个中，沿第一水平方向(x方向)面对纳米片堆叠件nss的侧壁的部分的宽度可以比源极/漏极区130的在第一水平方向(x方向)上的最大宽度的大约1/5小。例如，在外阻挡层132和内阻挡层134中的每个中，沿第一水平方向(x方向)面对纳米片堆叠件nss的侧壁的部分的宽度可以为大约1nm至大约10nm。
43.如图2b中所示，外阻挡层132可以包括与鳍型有源区fa接触的第一底部b1，内阻挡层134可以包括与外阻挡层132的第一底部b1接触的第二底部b2。在竖直方向(z方向)上，第二底部b2的厚度h2可以比第一底部b1的厚度h1大。内阻挡层134的第二底部b2的与主体层136接触的上表面t2的至少一部分可以沿水平方向(例如，沿第一水平方向(x方向)和/或第二水平方向(y方向))平坦地延伸。
44.内阻挡层134的第二底部b2的厚度h2可以比沿第一水平方向(x方向)面对纳米片堆叠件nss的侧壁的部分的宽度大。如此，因为内阻挡层134的第二底部b2具有比其他部分的厚度大的厚度，所以内阻挡层134的第二底部b2可以帮助阻挡在源极/漏极区130的面对鳍型有源区fa的底部处来自鳍型有源区fa的潜在漏电流。此外，内阻挡层134的面对纳米片堆叠件nss的侧壁的部分可以具有相对薄的厚度，从而有助于增大凹部r1中的主体层136的体积。随着主体层136的体积增大，有利之处可以在于，由主体层136导致的应变被相对均匀地施加到多个纳米片n1、n2和n3中的每个。
45.在示例实施例中，外阻挡层132的第一底部b1的厚度h1和内阻挡层134的第二底部b2的厚度h2中的每者可以分别比凹部r1的高度的大约1/5小，凹部r1的高度与沿竖直方向(z方向)从凹部r1的底表面的水平到纳米片堆叠件nss的上表面的水平的长度对应。例如，
第一底部b1的厚度h1和第二底部b2的厚度h2中的每者可以为大约1nm至大约10nm。
46.在多个源极/漏极区130中的每个中，主体层136的最高表面的水平可以比纳米片堆叠件nss的上表面的水平高。主体层136在竖直方向(z方向)上的最大厚度可以大于通过从凹部r1的高度减去第一底部b1的厚度h1和第二底部b2的厚度h2所获得的值。
47.在多个源极/漏极区130中的每个中，覆盖层138可以在沿竖直方向(z方向)比纳米片堆叠件nss的上表面水平高的水平处覆盖主体层136的上表面。覆盖层138的底表面可以接触主体层136的上表面。覆盖层138可以与内阻挡层134间隔开，且主体层136置于覆盖层138与内阻挡层134之间。覆盖层138可以与外阻挡层132间隔开，且内阻挡层134和主体层136置于覆盖层138与外阻挡层132之间。在竖直方向(z方向)上，覆盖层138的厚度h3可以大于0，例如，厚度h3可以为大约0.1nm至大约10nm。
48.栅极线160可以在鳍型有源区fa和器件隔离层114上沿第二水平方向(y方向)延伸。栅极线160可以围绕多个纳米片n1、n2和n3中的每个，同时在鳍型有源区fa上覆盖纳米片堆叠件nss。
49.多条栅极线160中的每条可以包括主栅极部分160m和多个子栅极部分160s。主栅极部分160m可以覆盖纳米片堆叠件nss的上表面，并且沿第二水平方向(y方向)延伸。多个子栅极部分160s一体地连接到主栅极部分160m，并且可以逐个布置在多个纳米片n1、n2和n3之间以及在鳍型有源区fa与第一纳米片n1之间。
50.在竖直方向(z方向)上，多个子栅极部分160s中的每个的厚度可以比主栅极部分160m的厚度小。多个纳米片n1、n2和n3可以被栅极线160围绕。
51.栅极线160可以包括金属、金属氮化物、金属碳化物或它们的组合。金属可以是例如钛(ti)、钨(w)、钌(ru)、铌(nb)、钼(mo)、铪(hf)、镍(ni)、钴(co)、铂(pt)、镱(yb)、铽(tb)、镝(dy)、铒(er)和钯(pd)中的至少一种。金属氮化物可以是例如氮化钛(tin)和氮化钽(tan)中的至少一种。金属碳化物可以是例如钛铝碳(tialc)。
52.栅极介电层152可以位于纳米片堆叠件nss与栅极线160之间。在示例实施例中，栅极介电层152可以由界面层和高介电层的堆叠结构形成。界面层可以包括具有9或更小的介电常数的低介电材料层，例如，氧化硅层、氮氧化硅层或它们的组合。在示例实施例中，可以省略界面层。高介电层可以包括具有比氧化硅层的介电常数大的介电常数的材料。例如，高介电层可以具有大约10至大约25的介电常数。高介电层可以包括例如氧化铪，但不限于此。
53.多个纳米片晶体管tr可以分别在多个鳍型有源区fa和多条栅极线160彼此交叉的部分处形成在基底102上。
54.在示例实施例中，多个纳米片n1、n2和n3可以包括由同一元素制成的半导体层。在示例中，多个纳米片n1、n2和n3中的每个可以包括si层。多个纳米片n1、n2和n3可以掺杂有具有与源极/漏极区130的导电类型相同的导电类型的掺杂剂。在示例中，多个纳米片n1、n2和n3可以包括掺杂有p型掺杂剂的si层。p型掺杂剂可以包括例如b、ga或它们的组合。
55.在鳍型有源区fa和器件隔离层114上的多条栅极线160中的每条的两个侧壁可以被覆盖有多个外绝缘间隔件118。多个外绝缘间隔件118可以覆盖在多个纳米片堆叠件nss的上表面上的主栅极部分160m的两个侧壁。多个外绝缘间隔件118中的每个可以与栅极线160间隔开，且栅极介电层152置于多个外绝缘间隔件118中的每个与栅极线160之间。多个外绝缘间隔件118可以包括例如氮化硅、氧化硅、sicn、sibn、sion、siocn、sibcn、sioc或它
们的组合。如在这里使用的，术语“sicn”、“sibn”、“sion”、“siocn”、“sibcn”和“sioc”指由每个术语中所包括的元素组成的材料，并且不表示化学计量关系。
56.如图2a和图2b中所示，多个源极/漏极区130中的每个可以包括沿竖直方向(z方向)与外绝缘间隔件118叠置的部分。例如，多个源极/漏极区130的沿竖直方向(z方向)与外绝缘间隔件118叠置的部分的第一水平(x方向)宽度可以为大约0nm至大约4nm。在示例实施例中，多个源极/漏极区130中的每个可以不包括沿竖直方向(z方向)与主栅极部分160m叠置的部分。
57.在多个纳米片n1、n2和n3之间以及在鳍型有源区fa与第一纳米片n1之间，多个子栅极部分160s中的每个的两个侧壁可以与源极/漏极区130隔开，且栅极介电层152置于多个子栅极部分160s中的每个的两个侧壁与源极/漏极区130之间。栅极介电层152可以包括与源极/漏极区130的外阻挡层132接触的部分。
58.栅极线160、栅极介电层152和外绝缘间隔件118可以形成栅极结构gst。栅极结构gst可以在鳍型有源区fa和器件隔离层114上沿第二水平方向(y方向)延伸。多个源极/漏极区130中的每个可以在沿第一水平方向(x方向)与栅极结构gst相邻的位置处布置在鳍型有源区fa上。
59.多个源极/漏极区130中的每个可以沿第一水平方向(x方向)面对纳米片堆叠件nss和多个子栅极部分160s。多个源极/漏极区130中的每个的内阻挡层134可以与纳米片堆叠件nss和多个子栅极部分160s间隔开，且外阻挡层132置于内阻挡层134与纳米片堆叠件nss和多个子栅极部分160s之间。多个源极/漏极区130中的每个的外阻挡层132可以位于内阻挡层134与栅极介电层152之间。外阻挡层132的面对多个子栅极部分160s的部分可以接触栅极介电层152。
60.图2c和图2d通过虚线示出了鳍型有源区fa的平面形状，以帮助理解集成电路装置100的组件的相对位置和形状。如图2c和图2d中所示，在多个源极/漏极区130中的每个中，外阻挡层132可以在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处具有与栅极结构gst接触的第一接触表面cs1。内阻挡层134可以在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处具有与栅极结构gst接触的第二接触表面cs2。在示例实施例中，第二接触表面cs2的面积可以比第一接触表面cs1的面积大。
61.如由图2c中的虚线区域e1a所指示，外阻挡层132包括第一边缘部分p1a，第一边缘部分p1a覆盖纳米片堆叠件nss的最靠近主栅极部分160m的端部拐角。内阻挡层134包括第二边缘部分p2a，第二边缘部分p2a覆盖纳米片堆叠件nss的端部拐角。在第一水平方向(x方向)上，第二边缘部分p2a的宽度可以比第一边缘部分p1a的宽度大。第二边缘部分p2a可以接触第一边缘部分p1a。
62.如由图2d中的虚线区域e1b所指示，外阻挡层132包括第一边缘部分p1b，第一边缘部分p1b在与栅极线160的主栅极部分160m和子栅极部分160s交会的点相邻的位置处覆盖子栅极部分160s。内阻挡层134包括第二边缘部分p2b，第二边缘部分p2b在与栅极线160的主栅极部分160m和子栅极部分160s交会的点相邻的位置处覆盖子栅极部分160s。第一边缘部分p1b可以覆盖子栅极部分160s的最靠近主栅极部分160m的端部。第二边缘部分p2b可以
在与子栅极部分160s的所述端部相邻的位置处覆盖第一边缘部分p1b。第一边缘部分p1b与栅极介电层152接触，第二边缘部分p2b可以与栅极介电层152间隔开，且第一边缘部分p1b置于第二边缘部分p2b与栅极介电层152之间。在第一水平方向(x方向)上，第二边缘部分p2b的宽度可以比第一边缘部分p1b的宽度大。
63.如由图2c中的虚线区域m1a和图2d中的虚线区域m1b所指示，外阻挡层132可以包括第一中间部分md1，第一中间部分md1大致在鳍型有源区fa的鳍顶部ft的在第二水平方向(y方向)上的中心上覆盖纳米片堆叠件nss和子栅极部分160s。内阻挡层134可以包括第二中间部分md2，第二中间部分md2大致在鳍型有源区fa的鳍顶部ft的在第二水平方向(y方向)上的中心上覆盖纳米片堆叠件nss和子栅极部分160s。第二中间部分md2可以接触第一中间部分md1。
64.如图2b、图2c和图2d中所示，在第一水平方向(x方向)上，第二中间部分md2的宽度134w可以等于或大于第一中间部分md1的宽度132w。在其他示例中，在第一水平方向(x方向)上，第二中间部分md2的宽度可以比第一中间部分md1的宽度小。稍后将参照图7、图8a和图8b描述对此的更具体示例。主体层136的在第一水平方向(x方向)上的宽度136w可以等于或小于多条栅极线160之间的在第一水平方向(x方向)上的间隔距离cpp。
65.在示例实施例中，在多个源极/漏极区130中的每个中，外阻挡层132可以包括掺杂有p型掺杂剂(例如，掺杂有b)的第一si
1-x
ge
x
层(其中，0《x《0.15)。在多个源极/漏极区130中的每个中，主体层136可以包括掺杂有p型掺杂剂(例如，掺杂有b)的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)。例如，外阻挡层132中的ge含量可以为大约0.02原子百分比至大约0.10原子百分比，主体层136中的ge含量可以为大约0.20原子百分比至大约0.60原子百分比，但不限于描述的示例。
66.在示例实施例中，多个源极/漏极区130中的每个的主体层136可以包括具有不同的ge含量的至少两个部分。在这种情况下，主体层136的与内阻挡层134相邻的部分可以包括掺杂有p型掺杂剂的外si
1-x
ge
x
层(其中，0.15≤x≤0.4)，主体层136的与覆盖层138相邻的部分可以包括掺杂有p型掺杂剂的内si
1-x
ge
x
层(其中，0.4≤x《0.7)。
67.覆盖层138可以不包括ge元素。在示例实施例中，覆盖层138可以包括未掺杂的si层。在其他示例实施例中，覆盖层138可以包括掺杂有p型掺杂剂(例如，b或ga)的si层。例如，覆盖层138可以包括掺杂有b的si层。在示例实施例中，内阻挡层134和覆盖层138中的每个可以包括未掺杂的si层。在其他示例实施例中，内阻挡层134和覆盖层138中的每个可以包括掺杂有b的si层。在其他示例实施例中，可以省略覆盖层138。
68.如图2a中所示，多个外绝缘间隔件118和多个源极/漏极区130可以被覆盖有保护绝缘层142。保护绝缘层142可以包括例如氮化硅、氧化硅、sicn、sibn、sion、siocn、sibcn、sioc或它们的组合。可以省略保护绝缘层142。
69.栅极间绝缘层144和层间绝缘层174可以顺序地形成在保护绝缘层142上。栅极间绝缘层144可以包括例如氮化硅、氧化硅、sion、siocn或它们的组合。层间绝缘层174可以包括氧化硅。
70.在图1和图2a至图2d中示出的集成电路装置100中，多个源极/漏极区130中的每个的主体层136可以向纳米片堆叠件nss的多个纳米片n1、n2和n3中的每个施加应变。随着主体层136中的ge含量增大，更大的应变被施加到多个纳米片n1、n2和n3，从而改善多个纳米
片n1、n2和n3中的载流子迁移率。外阻挡层132、内阻挡层134和覆盖层138中的每个可以保护主体层136。例如，外阻挡层132和内阻挡层134中的每个可以防止化学物质从外部渗透到主体层136。
71.因为多个源极/漏极区130中的每个包括包含外阻挡层132和内阻挡层134的双层阻挡层，所以可以防止化学物质从外部渗透到主体层136中并攻击主体层136。具体地，由于内阻挡层134不包括ge元素，因此可以将在制造期间对内阻挡层134的损坏最小化，因此，可以增强使主体层136免受化学物质影响的保护。
72.详细地，在集成电路装置100的制造工艺期间，多个源极/漏极区130之中的包括ge元素的半导体层当接触用于去除sige层(例如，图16中示出的多个牺牲半导体层104)的蚀刻剂时会被损坏。然而，因为内阻挡层134不包括ge元素，所以内阻挡层134可以不被用于去除多个牺牲半导体层104的蚀刻剂损坏，从而在制造期间为主体层136提供足够的保护。因此，在集成电路装置100的制造工艺期间，可以通过内阻挡层134保护主体层136免受外部攻击或损坏。
73.此外，通过克服由于外延生长层的刻面(facet)而引起的厚度限制，内阻挡层134可以具有各种形状和厚度。因此，即使当由于在外阻挡层132中包括刻面而设置有易受来自外部的攻击影响的部分时，外阻挡层132中的薄弱部分也可以通过内阻挡层134而被选择性地加强。因此，在集成电路装置100的制造工艺期间，能够抑制缺陷(例如，由于外部攻击而引起的源极/漏极区130的主要部分的劣化)的发生或者源极/漏极区130与同其相邻的导电区域(例如，栅极线160)之间的短路的发生，并且可以改善集成电路装置100的可靠性。
74.图3a至图3g是示出在图1和图2a至图2d中示出的集成电路装置100中的根据从源极/漏极区130的与鳍型有源区fa接触的最低表面到源极/漏极区130的最高表面的竖直距离(z方向距离)的示例性ge含量变化的各种示例的曲线图。在图3a至图3g中，区间“a”对应于外阻挡层132，区间“b”对应于内阻挡层134，区间“c”对应于主体层136，区间“d”对应于覆盖层138。
75.参照图3a，在源极/漏极区130中，外阻挡层132包括掺杂有p型掺杂剂的第一si
1-x
ge
x
层(其中，0《x《0.15)。外阻挡层132中的ge含量遍及外阻挡层132的在竖直方向(z方向)(见图2a)上的总厚度可以大于0原子百分比(即，at％)，并且可以具有基本恒定的值。内阻挡层134中的ge含量可以为大约0原子百分比。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)。主体层136中的ge含量遍及主体层136在竖直方向(z方向)(见图2a)上的总厚度可以大于0原子百分比，并且如由直线“l11”和直线“l12”所例示的，主体层136可以随着主体层136内的竖直距离距内阻挡层134增大而在ge含量上具有一个陡变(例如，阶梯式轮廓)。覆盖层138中的ge含量可以为大约0原子百分比。
76.参照图3b，源极/漏极区130的外阻挡层132、内阻挡层134和覆盖层138的ge含量的变化可以与图3a中示出的基本相同。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)，并且如由直线“l21”、“l22”、直线“l23”和直线“l24”所例示的，主体层136可以随着主体层136内的竖直距离距内阻挡层134增大而在ge含量上具有多个陡变(例如，阶梯式轮廓)。
77.参照图3c，源极/漏极区130的外阻挡层132、内阻挡层134和覆盖层138的ge含量的变化可以与图3a中示出的基本相同。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其
中，0.15≤x《0.7)，并且如由直线“l3”所例示的，ge含量可以随着主体层136内的竖直距离距内阻挡层134增大而线性地增大。
78.参照图3d，源极/漏极区130的外阻挡层132、内阻挡层134和覆盖层138的ge含量的变化可以与图3a中示出的基本相同。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)，并且如由直线“l41”和直线“l42”所例示的，ge含量可以随着主体层136内的竖直距离距内阻挡层134增大而线性地增大。根据竖直距离的ge含量的变化率可以根据距内阻挡层134的距离而变化。
79.参照图3e，源极/漏极区130的外阻挡层132、内阻挡层134和覆盖层138的ge含量的变化可以与图3a中示出的基本相同。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)，并且如由倾斜的直线“l51”、倾斜的直线“l52”、倾斜的直线“l53”和倾斜的直线“l54”所例示的，主体层136可以随着主体层136内的竖直距离距内阻挡层134增大而在ge含量上具有多个陡变。
80.参照图3f，源极/漏极区130的外阻挡层132、内阻挡层134和覆盖层138的ge含量的变化可以与图3a中示出的基本相同。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)，并且可以包括第一部分和第二部分，如由直线“l61”所例示的，在第一部分中ge含量随着主体层136内的距离距内阻挡层134增大而线性地增大，如由直线“l62”所例示的，在第二部分中ge含量随着主体层136内的竖直距离距内阻挡层134增大而是恒定的。
81.参照图3g，源极/漏极区130的外阻挡层132、内阻挡层134和覆盖层138的ge含量的变化可以与图3a中示出的基本相同。主体层136包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)，并且如由曲线“l7”所例示的，ge含量可以随着主体层136内的竖直距离距内阻挡层134增大而非线性地增大。例如，主体层136中的ge含量可以随着主体层136内的竖直距离距内阻挡层134增大而以对数函数的形式增大。
82.图4a是根据其他实施例的集成电路装置的剖视图。图4a示出了与图1中的线x-x'的剖面对应的部分的局部构造。
83.参照图4a，集成电路装置100a可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置100a还可以包括形成在多个源极/漏极区130中的每个的上表面上的金属硅化物层182以及多个接触插塞184。多个接触插塞184中的每个可以形成在穿透层间绝缘层174、栅极间绝缘层144和保护绝缘层142的接触孔180中。多个接触插塞184可以通过多个金属硅化物层182连接到多个源极/漏极区130的主体层136。
84.金属硅化物层182可以通过源极/漏极区130的覆盖层138的一部分与金属之间的硅化物反应来形成。例如，金属硅化物层182可以包括硅化钛，但不限于此。在一些示例实施例中，可以省略金属硅化物层182。
85.多个接触插塞184中的每个可以包括金属、导电金属氮化物或它们的组合。例如，多个接触插塞184中的每个可以包括w、铜(cu)、al、ti、钽(ta)、tin、tan、它们的合金或它们的组合。
86.图4b是根据其他实施例的集成电路装置的剖视图。图4b示出了与图1中的线x-x'的剖面对应的部分的局部构造。
87.参照图4b，集成电路装置100b可以具有与参照图4a描述的集成电路装置100a的构造基本相同的构造。然而，集成电路装置100b包括多个金属硅化物层182a和多个接触插塞184a，而不是多个金属硅化物层182和多个接触插塞184。
88.多个金属硅化物层182a和多个接触插塞184a具有与参照图4a针对多个金属硅化物层182和多个接触插塞184所描述的构造基本相同的构造。然而，多个接触插塞184a的最低表面水平可以比包括在源极/漏极区130中的主体层136的最高水平低。多个接触插塞184a中的每个的下部可以被金属硅化物层182a围绕。金属硅化物层182a可以通过源极/漏极区130的覆盖层138和主体层136中的每个的一部分与金属之间的硅化物反应来形成。在一些实施例中，可以省略金属硅化物层182a。
89.图5a是根据其他实施例的集成电路装置的剖视图。图5a示出了与图2a的区域“ex1”对应的部分的一些组件的放大剖面构造。
90.参照图5a，集成电路装置200a可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置200a包括源极/漏极区230a，而不是集成电路装置100的源极/漏极区130。
91.集成电路装置200a的源极/漏极区230a可以包括外阻挡层232、内阻挡层234、主体层236和覆盖层238，外阻挡层232、内阻挡层234、主体层236和覆盖层238沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层232、内阻挡层234、主体层236和覆盖层238可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。然而，在源极/漏极区230a中，外阻挡层232可以包括与鳍型有源区fa接触的第一底部b21，内阻挡层234可以包括与外阻挡层232的第一底部b21接触的第二底部b22。在竖直方向(z方向)上，第二底部b22的厚度h22可以与第一底部b21的厚度h21基本相同或相似。内阻挡层234的第二底部b22的与主体层236接触的上表面t22可以沿水平方向(例如，沿第一水平方向(x方向)和/或第二水平方向(y方向))非线性地延伸。内阻挡层234的第二底部b22的厚度h22可以与沿第一水平方向(x方向)面对纳米片堆叠件nss的部分的宽度相同或不同。
92.图5b是根据其他实施例的集成电路装置的剖视图。图5b示出了与图2a的区域“ex1”对应的部分的一些组件的放大剖面构造。
93.参照图5b，集成电路装置200b可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置200b包括源极/漏极区230b，而不是集成电路装置100的源极/漏极区130。
94.源极/漏极区230b可以形成在凹部r12上。凹部r12可以不包括沿竖直方向(z方向)与栅极线160的主栅极部分160m和外绝缘间隔件118叠置的部分。源极/漏极区230b的填充凹部r12的部分可以在竖直方向(z方向)上不与栅极线160的主栅极部分160m和外绝缘间隔件118叠置。在示例实施例中，源极/漏极区230b的面对纳米片堆叠件nss的侧壁230bw的至少一部分可以沿竖直方向(z方向)位于外绝缘间隔件118的面对源极/漏极区230b的侧壁的延长线上。在示例实施例中，在第一水平方向(x方向)上，凹部r12的最大宽度等于或小于在彼此隔开的一对外绝缘间隔件118之间的最小间隔距离，且源极/漏极区230b置于彼此隔开的一对外绝缘间隔件118之间。
95.图6a是根据其他实施例的集成电路装置的剖视图。图6a示出了与图1中的线x-x'
的剖面对应的部分的局部构造。
96.参照图6a，集成电路装置200c可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置200c还包括位于多个子栅极部分160s与源极/漏极区130之间、位于多个纳米片n1、n2和n3中的各个之间且位于鳍型有源区fa与第一纳米片n1之间的多个内绝缘间隔件120。
97.多个子栅极部分160s中的每个的两个侧壁可以被覆盖有内绝缘间隔件120，且栅极介电层152置于多个子栅极部分160s中的每个的两个侧壁与内绝缘间隔件120之间。多个子栅极部分160s中的每个可以与源极/漏极区130隔开，且栅极介电层152和内绝缘间隔件120置于多个子栅极部分160s中的每个与源极/漏极区130之间。多个内绝缘间隔件120中的每个可以接触源极/漏极区130的外阻挡层132。多个内绝缘间隔件120中的至少一些可以沿竖直方向(z方向)与外绝缘间隔件118叠置。
98.内绝缘间隔件120可以包括例如氮化硅、氧化硅、sicn、sibn、sion、siocn、sibcn、sioc或它们的组合。内绝缘间隔件120还可包括气隙。在示例实施例中，内绝缘间隔件120可以包括与外绝缘间隔件118的材料相同的材料。在其他示例实施例中，外绝缘间隔件118和内绝缘间隔件120可以包括不同的材料。
99.栅极线160、栅极介电层152、外绝缘间隔件118和内绝缘间隔件120可以构成栅极结构gst2。栅极结构gst2可以在鳍型有源区fa和器件隔离层114(见图1)上沿第二水平方向(y方向)延伸。多个源极/漏极区130中的每个可以在沿第一水平方向(x方向)与栅极结构gst2相邻的位置处布置在鳍型有源区fa上。
100.多个源极/漏极区130可以分别沿第一水平方向(x方向)面对多个子栅极部分160s，且内绝缘间隔件120置于多个源极/漏极区130与多个子栅极部分160s之间。多个源极/漏极区130可以不包括与栅极介电层152接触的部分。
101.多个源极/漏极区130中的每个的内阻挡层134可以与内绝缘间隔件120隔开，且外阻挡层132置于内阻挡层134与内绝缘间隔件120之间。多个源极/漏极区130中的每个的外阻挡层132可以位于内阻挡层134与内绝缘间隔件120之间。
102.图6b是根据其他实施例的集成电路装置的剖视图。图6b示出了与图1中的线x-x'的剖面对应的部分的局部构造。
103.参照图6b，集成电路装置200d可以具有与参照图6a描述的集成电路装置200c的构造基本相同的构造。然而，集成电路装置200d包括多个金属硅化物层182a和多个接触插塞184a，而不是多个金属硅化物层182和多个接触插塞184。多个金属硅化物层182a和多个接触插塞184a的更详细的构造与参照图4b所描述的构造基本相同。
104.图6c是图6a和图6b中的每个的第二水平lv2处的一些组件的放大平面图。图6c通过虚线示出了鳍型有源区fa的平面形状。
105.参照图6c，子栅极部分160s的两个侧壁可以被覆盖有内绝缘间隔件120，且栅极介电层152置于子栅极部分160s的两个侧壁与内绝缘间隔件120之间。子栅极部分160s可以与源极/漏极区130间隔开，且栅极介电层152和内绝缘间隔件120置于子栅极部分160s与源极/漏极区130之间。内绝缘间隔件120可以接触源极/漏极区130的外阻挡层132。
106.包括栅极线160、栅极介电层152、外绝缘间隔件118和内绝缘间隔件120的栅极结构gst2可以在鳍型有源区fa上沿第二水平方向(y方向)延伸。多个源极/漏极区130中的每
个的外阻挡层132可以位于内阻挡层134与内绝缘间隔件120之间。
107.如由图6c中的虚线区域e2b所指示，外阻挡层132包括第一边缘部分p1b，第一边缘部分p1b在与栅极线160的主栅极部分160m和子栅极部分160s交会的点相邻的位置处覆盖内绝缘间隔件120。内阻挡层134包括第二边缘部分p2b，第二边缘部分p2b在与栅极线160的主栅极部分160m和子栅极部分160s交会的点相邻的位置处覆盖内绝缘间隔件120。第一边缘部分p1b可以覆盖内绝缘间隔件120的最靠近主栅极部分160m的端部。第二边缘部分p2b可以在与内绝缘间隔件120的端部相邻的位置处覆盖第一边缘部分p1b。第二边缘部分p2b可以与内绝缘间隔件120间隔开，且第一边缘部分p1b置于第二边缘部分p2b与内绝缘间隔件120之间。在第一水平方向(x方向)上，第二边缘部分p2b的宽度可以比第一边缘部分p1b的宽度大。
108.如由图6c中的虚线区域m2b所指示，外阻挡层132可以包括第一中间部分md1，第一中间部分md1大致在鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的中心上覆盖内绝缘间隔件120。内阻挡层134可以包括第二中间部分md2，第二中间部分md2大致在鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的中心上覆盖内绝缘间隔件120。第二中间部分md2可以接触第一中间部分md1。在第一水平方向(x方向)上，第二中间部分md2宽度可以等于或大于第一中间部分md1的宽度。在其他示例中，在第一水平方向(x方向)上，第二中间部分md2宽度可以比第一中间部分md1的宽度小。
109.图7是根据其他实施例的集成电路装置的平面图。与图2c的一些组件的放大平面构造相似，图7示出了与图2a的第一水平lv1对应的部分的一些组件的放大平面构造。图7通过虚线示出了鳍型有源区fa的平面形状。
110.参照图7，集成电路装置300可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置300包括源极/漏极区330，而不是集成电路装置100的源极/漏极区130。
111.集成电路装置300的源极/漏极区330可以包括外阻挡层332、内阻挡层334、主体层336和覆盖层338，外阻挡层332、内阻挡层334、主体层336和覆盖层338沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层332、内阻挡层334、主体层336和覆盖层338可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处，在内阻挡层334与栅极结构gst之间的接触面积可以比在外阻挡层332与栅极结构gst之间的接触面积大。
112.在集成电路装置300中，如由虚线区域e3所指示，在第一水平方向(x方向)上，内阻挡层334的边缘部分的宽度可以比外阻挡层332的边缘部分的宽度大。如由虚线区域m3所指示，内阻挡层334的中间部分的宽度334w可以比外阻挡层332的中间部分的宽度332w小。
113.图8a到图8e是根据其他实施例的可以在集成电路装置中采用的各种构造的源极/漏极区的平面图。与图2c的一些组件的放大平面构造相似，图8a至图8e示出了与图2a的第一水平lv1对应的部分的一些组件的放大平面构造。图8a至图8e通过虚线示出了鳍型有源区fa的平面形状。
114.参照图8a，集成电路装置400a可以具有与参照图1和图2a至图2d描述的集成电路
装置100的构造基本相同的构造。然而，集成电路装置400a包括源极/漏极区130a，而不是集成电路装置100的源极/漏极区130。
115.集成电路装置400a的源极/漏极区130a可以包括外阻挡层132a、内阻挡层134a、主体层136a和覆盖层138a，外阻挡层132a、内阻挡层134a、主体层136a和覆盖层138a沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层132a、内阻挡层134a、主体层136a和覆盖层138a可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处，内阻挡层134a与栅极结构gst之间的接触面积可以比外阻挡层132a与栅极结构gst之间的接触面积大。
116.在集成电路装置400a中，如由虚线区域e4a所指示，在第一水平方向(x方向)上，内阻挡层134a的边缘部分的宽度可以比外阻挡层132a的边缘部分的宽度大。如由虚线区域m4a所指示，内阻挡层134a的中间部分的宽度134aw可以比外阻挡层132a的中间部分的宽度132aw小。
117.参照图8b，集成电路装置400b可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置400b包括源极/漏极区130b，而不是集成电路装置100的源极/漏极区130。
118.集成电路装置400b的源极/漏极区130b可以包括外阻挡层132b、内阻挡层134b、主体层136b和覆盖层138b，外阻挡层132b、内阻挡层134b、主体层136b和覆盖层138b沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层132b、内阻挡层134b、主体层136b和覆盖层138b可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处，内阻挡层134b与栅极结构gst之间的接触面积可以比外阻挡层132b与栅极结构gst之间的接触面积大。
119.在集成电路装置400b中，如由虚线区域e4b所指示，在第一水平方向(x方向)上，内阻挡层134b的边缘部分的宽度可以比外阻挡层132b的边缘部分的宽度大。如由虚线区域m4b所指示，内阻挡层134b的中间部分的宽度可以比外阻挡层132a的中间部分的宽度132bw小。在示例实施例中，内阻挡层134b的中间部分的至少一部分可以具有大约0nm至大约2nm的宽度。
120.参照图8c，集成电路装置400c可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置400c包括源极/漏极区130c，而不是集成电路装置100的源极/漏极区130。
121.集成电路装置400c的源极/漏极区130c可以包括外阻挡层132c、内阻挡层134c、主体层136c和覆盖层138c，外阻挡层132c、内阻挡层134c、主体层136c和覆盖层138c沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层132c、内阻挡层134c、主体层136c和覆盖层138c可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft
的沿竖直方向(z方向)的上部处的位置处，内阻挡层134c与栅极结构gst之间的接触面积可以比外阻挡层132c与栅极结构gst之间的接触面积大。
122.在集成电路装置400c中，如由虚线区域e4c所指示，在第一水平方向(x方向)上，内阻挡层134c的边缘部分的宽度可以比外阻挡层132c的边缘部分的宽度大。如由虚线区域m4c所指示，内阻挡层134c的中间部分的宽度134cw可以比外阻挡层132c的中间部分的宽度132cw大。
123.参照图8d，集成电路装置400d可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置400d包括源极/漏极区130d，而不是集成电路装置100的源极/漏极区130。
124.集成电路装置400d的源极/漏极区130d可以包括外阻挡层132d、内阻挡层134d、主体层136d和覆盖层138d，外阻挡层132d、内阻挡层134d、主体层136d和覆盖层138d沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层132d、内阻挡层134d、主体层136d和覆盖层138d可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处，内阻挡层134d与栅极结构gst之间的接触面积可以比外阻挡层132d与栅极结构gst之间的接触面积大。
125.在集成电路装置400d中，如由虚线区域e4d所指示，在第一水平方向(x方向)上，内阻挡层134d的边缘部分的宽度可以比外阻挡层132d的边缘部分的宽度大。如由虚线区域m4d所指示，外阻挡层132d的中间部分的宽度132dw和内阻挡层134d的中间部分的宽度134dw可以基本相同或相似。
126.参照图8e，集成电路装置400e可以具有与参照图1和图2a至图2d描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置400e包括源极/漏极区130e，而不是集成电路装置100的源极/漏极区130。
127.集成电路装置400e的源极/漏极区130e可以包括外阻挡层132e、内阻挡层134e、主体层136e和覆盖层138e，外阻挡层132e、内阻挡层134e、主体层136e和覆盖层138e沿竖直方向(z方向)顺序地堆叠在鳍型有源区fa上并顺序地覆盖纳米片堆叠件nss的侧壁。外阻挡层132e、内阻挡层134e、主体层136e和覆盖层138e可以具有与参照图1和图2a至图2d描述的外阻挡层132、内阻挡层134、主体层136和覆盖层138的构造基本相同的构造。然而，在与鳍型有源区fa的鳍顶部ft的沿第二水平方向(y方向)的两个端部相邻且位于鳍型有源区fa的鳍顶部ft的沿竖直方向(z方向)的上部处的位置处，内阻挡层134e与栅极结构gst之间的接触面积可以比外阻挡层132e与栅极结构gst之间的接触面积小。
128.在集成电路装置400e中，如由虚线区域e4e所指示，在第一水平方向(x方向)上，内阻挡层134e的边缘部分的宽度可以比外阻挡层132e的边缘部分的宽度小。如由虚线区域m4e所指示，内阻挡层134e的中间部分的宽度134ew可以比外阻挡层132e的中间部分的宽度大。在一些实施例中，外阻挡层132e的中间部分的至少一部分可以具有大约0nm至大约2nm的宽度。
129.在根据参照图1到图8e描述的实施例的集成电路装置中，源极/漏极区包括包含内阻挡层和外阻挡层的双层阻挡层，以保护主体层。内阻挡层不包括在集成电路装置的制造
工艺期间易受来自外部的攻击影响的材料(例如，ge元素)。此外，内阻挡层可以补偿由于包括在外阻挡层中的刻面或其他原因而具有较小宽度或厚度的薄弱部分。为此，内阻挡层可以以相对大的厚度覆盖外阻挡层的薄弱部分。
130.例如，在图1中的与在源极/漏极区中的鳍型有源区fa的宽度方向(即，第二水平方向(y方向))上的鳍顶部ft的两个端部相邻且位于鳍顶部ft的沿竖直方向(z方向)的上部处的位置处，或者在位于鳍顶部ft的两个端部之间的任意位置处，外阻挡层的至少一部分的宽度会由于包括在外阻挡层中的刻面或其他原因而减小。当源极/漏极区不包括内阻挡层时，在后续工艺(例如，稍后参照图17描述的工艺)中，用于去除虚设栅极层d124(见图16)和多个牺牲半导体层104(见图16)的蚀刻剂会通过外阻挡层的薄弱部分渗透到源极/漏极区中的主体层中，主体层的一部分会被去除或劣化。
131.在根据实施例的集成电路装置中，源极/漏极区中的内阻挡层以相对大的厚度覆盖外阻挡层的薄弱部分。因为内阻挡层不包括易受蚀刻剂影响的材料(例如，ge元素)，所以当在后续工艺(例如，稍后参照图17描述的工艺)中去除虚设栅极层d124和多个牺牲半导体层104时，内阻挡层可以对蚀刻剂具有相对高的耐蚀刻性。因此，可以通过内阻挡层来有效地防止蚀刻剂通过外阻挡层的薄弱部分渗透到源极/漏极区的主体层。
132.如此，在根据实施例的集成电路装置中，包括在源极/漏极区中的内阻挡层选择性地加强在外阻挡层中的易受外部攻击影响的部分，从而抑制缺陷(诸如，在集成电路装置的制造工艺期间由于外部攻击而引起的源极/漏极区的劣化，或者源极/漏极区与相邻的导电区域(例如，栅极线)之间的短路)的发生，并且改善集成电路装置的可靠性。
133.图9a是根据实施例的集成电路装置的框图。
134.参照图9a，集成电路装置500可以包括具有第一区域i和第二区域ii的基底502。基底502可以具有与参照图2a针对基底102所描述的构造基本相同的构造。
135.基底502的第一区域i和第二区域ii指基底502的不同区域，并且可以在基底502上执行不同的操作。第一区域i和第二区域ii可以彼此间隔开，或者可以彼此连接。第一区域i和第二区域ii可以需要不同的阈值电压。例如，第一区域i可以是其中形成有p型沟道的pmos区域，第二区域ii可以是其中形成有n型沟道的nmos区域。
136.图9b是图9a中示出的集成电路装置500的第一区域i和第二区域ii中的每个的一些构造的剖视图，图9c是集成电路装置500的第一区域i和第二区域ii中的每个的部分构造的平面图。图9b的第一区域i和第二区域ii中的每个示出了与由图2a的“ex1”指示的局部区域对应的部分的一些组件的放大剖面构造。与图2c的一些组件的放大平面构造相似，图9c的第一区域i和第二区域ii中的每个示出了与图2a的第一水平lv1对应的部分的一些组件的放大平面构造。在图9b和图9c中，与图1和图2a至图2d中相同的附图标记表示相同的元件，并且在这里将不给出其重复描述。
137.参照图9b和图9c，集成电路装置500包括形成在基底502(见图9a)的第一区域i上的第一晶体管tr1和形成在基底502的第二区域ii上的第二晶体管tr2。第一晶体管tr1和第二晶体管tr2可以具有不同的沟道类型。例如，第一晶体管tr1可以是其中形成有p型沟道的pmos晶体管，第二晶体管tr2可以是其中形成有n型沟道的nmos晶体管。
138.第一晶体管tr1可以包括第一鳍型有源区fa1、纳米片堆叠件nss、栅极线160、栅极介电层152以及一对源极/漏极区130，第一鳍型有源区fa1在基底502的第一区域i上沿着第
一水平方向(x方向)延伸，纳米片堆叠件nss位于第一鳍型有源区fa1上，栅极线160包括主栅极部分160m和多个子栅极部分160s，栅极介电层152位于纳米片堆叠件nss与栅极线160之间，一对源极/漏极区130在第一鳍型有源区fa1上位于纳米片堆叠件nss的两侧上。
139.第一鳍型有源区fa1可以具有与参照图1和图2a至图2d针对鳍型有源区fa所描述的构造基本相同的构造。
140.如参照图1和图2a至图2d所述，第一区域i上的源极/漏极区130可以包括外阻挡层132、内阻挡层134、主体层136和覆盖层138。外阻挡层132和主体层136中的每个可以包括si
1-x
ge
x
层(其中，x≠0)，内阻挡层134和覆盖层138可以包括si层。
141.在示例实施例中，第一区域i上的源极/漏极区130在第一鳍型有源区fa1上与纳米片堆叠件nss的侧壁接触，并且可以填充与纳米片堆叠件nss相邻布置的凹部r1。
142.在源极/漏极区130中，外阻挡层132与纳米片堆叠件nss的侧壁接触，并且可以包括掺杂有p型掺杂剂的第一si
1-x
ge
x
层(其中，0《x《0.15)。内阻挡层134在凹部r1中位于外阻挡层132上，并且可以在纳米片堆叠件nss的侧壁的至少一部分上具有比外阻挡层132的宽度大的宽度。在纳米片堆叠件nss的侧壁上，内阻挡层134的至少一部分在第一水平方向(x方向)上的宽度可以比外阻挡层132在第一水平方向(x方向)上的宽度大。内阻挡层134的底部在竖直方向(z方向)上的厚度可以比外阻挡层132的底部在竖直方向(z方向)上的厚度大。
143.内阻挡层134可以包括未掺杂的si层或掺杂有p型掺杂剂(例如，b或ga)的si层。主体层136可以在内阻挡层134上填充凹部r1。主体层136可以包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.15≤x《0.7)。外阻挡层132、内阻挡层134、主体层136和覆盖层138的更详细的构造如参照图1和图2a至图2d描述的一样。
144.在其他示例实施例中，基底502可以在第一区域i上具有与图5a、图5b、图7和图8a至图8e中示出的源极/漏极区130a、130b、130c、130d、130e、230a、230b和330以及具有在范围内从它们修改和改变的各种结构的其他源极/漏极区中的任何一个相同的结构，而不是图9b和图9c中示出的源极/漏极区130。
145.第二晶体管tr2可以包括第二鳍型有源区fa2、纳米片堆叠件nss、栅极线560、栅极介电层552以及一对源极/漏极区530，第二鳍型有源区fa2在基底502的第二区域ii上沿着第一水平方向(x方向)，纳米片堆叠件nss位于第二鳍型有源区fa2上，栅极线560包括主栅极部分560m和多个子栅极部分560s，栅极介电层552位于纳米片堆叠件nss与栅极线560之间，一对源极/漏极区530在第二鳍型有源区fa2上位于纳米片堆叠件nss的两侧上。栅极线560和栅极介电层552可以具有与参照图1和图2a至图2d针对栅极线160和栅极介电层152所描述的构造基本相同的构造。然而，第一区域i上的栅极线160和第二区域ii上的栅极线560可以包括不同的材料。第一区域i上的栅极介电层152和第二区域ii上的栅极介电层552可以包括不同的材料。
146.第二鳍型有源区fa2可以具有与参照图1和图2a至图2d针对鳍型有源区fa所描述的构造基本相同的构造。图9b示出了其中第二鳍型有源区fa2在与第一区域i中的第一鳍型有源区fa1的延伸方向相同的方向上沿第一水平方向(x方向)延伸的情况，但实施例不限于此。第二鳍型有源区fa2可以沿与第一水平方向(x方向)交叉的另一水平方向延伸。
147.第二区域ii上的源极/漏极区530可以具有与第一区域i上的源极/漏极区130的构
造基本相同的构造。然而，源极/漏极区530可以包括外阻挡层532、内阻挡层534、主体层536和覆盖层538。
148.在示例实施例中，第二区域ii上的源极/漏极区530在第二鳍型有源区fa2上与纳米片堆叠件nss的侧壁接触，并且可以填充与纳米片堆叠件nss相邻布置的凹部r2。
149.集成电路装置500的在第二区域ii上的第二晶体管tr2还可以包括在多个子栅极部分560s与源极/漏极区530之间的多个内绝缘间隔件120。
150.在源极/漏极区530中，外阻挡层532可以接触纳米片堆叠件nss的侧壁。内阻挡层534在凹部r2中位于外阻挡层532上，并且可以在纳米片堆叠件nss的侧壁的至少一部分上具有比外阻挡层532的宽度大的宽度。在纳米片堆叠件nss的侧壁上，内阻挡层534的至少一部分在第一水平方向(x方向)上的宽度可以比外阻挡层532在第一水平方向(x方向)上的宽度大。内阻挡层534可以沿第一水平方向(x方向)与纳米片堆叠件nss隔开，且外阻挡层532置于内阻挡层534与纳米片堆叠件nss之间。主体层536可以在内阻挡层534上填充凹部r2。
151.外阻挡层532和主体层536中的每个可以包括掺杂有n型掺杂剂的si层。内阻挡层534可以包括sige层。构成内阻挡层534的sige层可以是未掺杂的sige层或掺杂有n型掺杂剂的sige层。n型掺杂剂可以是p、as和sb中的至少一种，但不限于此。在示例实施例中，内阻挡层534可以包括si
1-x
ge
x
层(其中，x≠0)。例如，内阻挡层534可以包括si
1-x
ge
x
层(其中，0《x《0.7)，但不限于此。覆盖层538可以包括掺杂有n型掺杂剂的si层或未掺杂的si层。在一些实施例中，可以省略覆盖层538。
152.构成源极/漏极区530的外阻挡层532、内阻挡层534、主体层536和覆盖层538可以分别变形为具有各种形状。外阻挡层532、内阻挡层534、主体层536和覆盖层538中的每个的各种形状的修改的进一步细节与参照图1和图2a至图2d针对外阻挡层132、内阻挡层134、主体层136和覆盖层138描述的进一步细节基本相同。
153.在其他示例实施例中，构成源极/漏极区530的外阻挡层532、内阻挡层534、主体层536和覆盖层538中的每个可以变形为具有与针对图5a和图5b、图7以及图8a至图8e中示出的源极/漏极区130a、130b、130c、130d、130e、230a、230b和330描述的各种形状相似的各种形状。
154.图9a和图9b中的每个示出了其中具有与参照图1和图2a至图2d描述的结构基本相同的结构的第一晶体管tr1形成在集成电路装置500的第一区域i上的构造，但实施例不限于此。例如，与参照图6a和图6b描述的组件相似，布置在集成电路装置500的第一区域i上的第一晶体管tr1还可以包括在多个子栅极部分160s与源极/漏极区130之间的多个内绝缘间隔件120。
155.根据参照图9a至图9c描述的集成电路装置500，在具有不同沟道类型的第一晶体管tr1和第二晶体管tr2中，每个源极/漏极区包括用于保护主体层的双层阻挡层。在双层阻挡层中，内阻挡层选择性地加强在外阻挡层中的易受外部攻击影响的部分，从而防止源极/漏极区在集成电路装置的制造工艺期间劣化。因此，能够抑制缺陷(诸如，源极/漏极区与相邻的导电区域(例如，栅极线)之间的短路)的发生，并且改善集成电路装置的可靠性。
156.图10是根据实施例的电子装置1000的框图。
157.参照图10，电子装置1000可以包括逻辑区域1010和存储器区域1020。
158.逻辑区域1010可以包括包含多个电路元件(例如，晶体管、寄存器等)作为执行期
望的逻辑功能(诸如，计数器、缓冲器等)的标准单元的各种类型的逻辑单元。逻辑单元可以构造例如and(与)、nand(与非)、or(或)、nor(或非)、xor(异or)、xnor(异nor)、inv(反相器)、add(加法器)、buf(缓冲器)、dly(延迟)、fill(滤波器)、复用器(mxt/mxit)、oai(或/与/反相器)、ao(与/或)、aoi(与/或/反相器)、d触发器、复位触发器、主从触发器、锁存器等。
159.存储器区域1020可以包括静态随机存取存储器(sram)、动态ram(dram)、磁性ram(mram)、电阻式ram(rram)和相变ram(pram)中的至少一个，但不限于此。
160.在电子装置1000中，逻辑区域1010和存储器区域1020中的至少一个可以包括参照图1至图9c描述的集成电路装置100、100a、100b、200a、200b、200c、200d、300、400a、400b、400c、400d、400e和500以及具有在范围内从它们修改和改变的各种结构的其他半导体装置中的至少一个。
161.图11a至图21是根据实施例的制造集成电路装置的方法中的阶段的视图。详细地，图11a至图14a是制造集成电路装置的方法中的阶段的平面图，图11b至图14b分别是沿着图11a至图14a中的线x-x'的剖视图，图15至图21是继图14b中的阶段之后的阶段的剖视图。图15至图21示出了与图1的线x-x'的剖面对应的部分的局部构造。将参照图11a至图21描述制造集成电路装置100和100a的示例性方法。在图11a至图21中，与图1、图2a至图2d和图4a中相同的附图标记表示相同的构件。
162.参照图11a和图11b，在基底102上逐个交替地堆叠多个牺牲半导体层104和多个纳米片半导体层ns之后，蚀刻多个牺牲半导体层104、多个纳米片半导体层ns以及基底102的一部分，以形成器件隔离沟槽106。可以通过器件隔离沟槽106在基底102中限定多个鳍型有源区fa。在此之后，通过在器件隔离沟槽106中填充绝缘材料来形成器件隔离层114。器件隔离层114的上表面可以位于与鳍型有源区fa的鳍顶部ft基本相同或相似的水平处。
163.多个牺牲半导体层104和多个纳米片半导体层ns的堆叠结构可以保留在多个鳍型有源区fa中的每个的鳍顶部ft上。
164.多个牺牲半导体层104和多个纳米片半导体层ns可以包括具有不同的蚀刻选择性的半导体材料。在示例实施例中，多个纳米片半导体层ns可以包括si层，多个牺牲半导体层104可以包括sige层。在示例实施例中，多个牺牲半导体层104中的ge含量可以是恒定的。构成多个牺牲半导体层104的sige层可以具有大约5原子百分比至大约60原子百分比(例如，大约10原子百分比至大约40原子百分比)的恒定的ge含量。构成多个牺牲半导体层104的sige层中的ge含量可以根据需要而进行各种选择。
165.参照图12a和图12b，在保留在鳍型有源区fa上的多个牺牲半导体层104和多个纳米片半导体层ns的堆叠结构上形成多个虚设栅极结构dgs。
166.多个虚设栅极结构dgs中的每个可以沿第二水平方向(y方向)延伸。每个虚设栅极结构dgs可以具有其中顺序地堆叠有氧化物层d122、虚设栅极层d124和覆盖层d126的结构。在示例实施例中，虚设栅极层d124可以包括多晶硅，覆盖层d126可以包括氮化硅层。
167.参照图13a和图13b，在形成覆盖多个虚设栅极结构dgs中的每个的两个侧壁的多个外绝缘间隔件118之后，使用多个虚设栅极结构dgs和多个外绝缘间隔件118作为蚀刻掩模来去除多个牺牲半导体层104和多个纳米片半导体层ns中的每个的一部分，将多个纳米片半导体层ns划分为多个纳米片堆叠件nss。多个纳米片堆叠件nss中的每个可以包括多个
纳米片n1、n2和n3。可以通过蚀刻在多个纳米片堆叠件nss中的各个之间暴露的鳍型有源区fa而在鳍型有源区fa上形成多个凹部r1。为了形成多个凹部r1，可以使用干法、湿法或它们的组合来蚀刻鳍型有源区fa。
168.参照图14a和图14b，在多个纳米片堆叠件nss中的每个的两侧处在鳍型有源区fa上形成多个源极/漏极区130。为了形成多个源极/漏极区130，可以在多个凹部r1中顺序地形成外阻挡层132、内阻挡层134、主体层136和覆盖层138。
169.为了形成多个源极/漏极区130，可以从鳍型有源区fa的自凹部r1的底表面暴露的表面、多个纳米片n1、n2和n3中的每个的侧壁以及多个牺牲半导体层104中的每个的侧壁外延地生长半导体材料。
170.在示例实施例中，为了形成多个源极/漏极区130，可以使用包括元素半导体前驱物的原材料来执行低压化学气相沉积(lpcvd)工艺、选择性外延生长(seg)工艺或循环沉积和蚀刻(cde)工艺。元素半导体前驱物可以包括诸如si、ge等的元素。
171.在形成多个源极/漏极区130时，可以在形成内阻挡层134的工艺和形成覆盖层138的工艺中的每个中形成不包括ge元素的si膜。可以使用硅烷(sih4)、乙硅烷(si2h6)、丙硅烷(si3h8)、二氯硅烷(sih2cl2)等作为si源以形成si膜，但si源不限于此。当内阻挡层134和覆盖层138中的至少一个包括掺杂有b的si层时，除了si源之外还可以包括b源以形成掺杂有b的si层。b源可以包括例如乙硼烷(b2h6)、三硼烷、四硼烷、五硼烷等，但b源不限于此。
172.在形成多个源极/漏极区130时，可以使用si源和ge源来形成包括si元素和ge元素的外阻挡层132和主体层136。si源可以是以上例示的材料中的至少一种。ge源可以包括例如锗烷(geh4)、二锗烷(ge2h6)、三锗烷(ge3h8)、四锗烷(ge4h
10
)、二氯锗烷(geh2cl2)等，但ge源不限于此。当外阻挡层132和主体层136包括掺杂有b的sige层时，除了si源和ge源之外，还可以包括b源以形成外阻挡层132和主体层136。例如，在用于形成外阻挡层132和主体层136的外延生长工艺期间，可以原位地执行使用b源的b掺杂剂离子注入工艺。
173.在执行用于形成多个源极/漏极区130的内阻挡层134的外延生长工艺时，可以通过控制工艺条件(诸如，温度、压力、si源的类型和供应气体的流速)，或者在外延生长工艺期间或之后添加诸如回蚀或化学处理的工艺，来抑制内阻挡层134中的刻面的形成。此外，可以相对地增大内阻挡层134的期望部分的厚度，例如，内阻挡层134的与外绝缘间隔件118相邻的部分的厚度，或者覆盖外阻挡层132的由于刻面而具有相对小的厚度的薄弱部分的内阻挡层134的部分的厚度。
174.如参照图2b所述，可以形成内阻挡层134，使得内阻挡层134的第二底部b2的厚度h2比外阻挡层132的第一底部b1的厚度h1大，并且第二底部b2的上表面t2的至少一部分沿水平方向(例如，第一水平方向(x方向)和/或第二水平方向(y方向))平坦地延伸。此外，如参照图2b所述，内阻挡层134的第二底部b2的厚度h2可以比沿第一水平方向(x方向)面对纳米片堆叠件nss的部分的宽度134w大。通过形成内阻挡层134的第二底部b2的相对大的厚度，当在内阻挡层134上形成主体层136时，主体层136可以有效地填充保留在内阻挡层134上的凹部r1而没有空隙，并且可以有助于增大凹部r1中的主体层136的体积。
175.在其他示例实施例中，为了制造图5a和图5b、图7以及图8a至图8e中示出的集成电路装置200a、200b、300、400a、400b、400c、400d和400e，可以根据参照图14a和图14b的描述形成图5a和图5b、图7以及图8a至图8e中示出的源极/漏极区130a、130b、130c、130d、130e、
230a、230b和330，而不是图14a和图14b中示出的源极/漏极区130。
176.参照图15，在形成覆盖图14a和图14b的其中形成有多个源极/漏极区130的结果的保护绝缘层142并且在保护绝缘层142上形成栅极间绝缘层144之后，将保护绝缘层142和栅极间绝缘层144平坦化，以暴露覆盖层d126的上表面。
177.参照图16，从图15的结果中去除覆盖层d126，以暴露虚设栅极层d124的上表面，并且部分地去除保护绝缘层142和栅极间绝缘层144，使得栅极间绝缘层144的上表面和虚设栅极层d124的上表面变为基本同一水平。
178.参照图17，从图16的结果中去除虚设栅极层d124以及在虚设栅极层d124下方的氧化物层d122以提供栅极空间gs，并且通过栅极空间gs暴露多个纳米片堆叠件nss。此后，通过栅极空间gs去除保留在鳍型有源区fa上的多个牺牲半导体层104，从而使栅极空间gs延伸到多个纳米片n1、n2和n3中的各个之间的空间以及在第一纳米片n1与鳍顶部ft之间的空间。
179.在示例实施例中，为了选择性地去除多个牺牲半导体层104，可以利用多个纳米片n1、n2和n3与多个牺牲半导体层104之间的蚀刻选择性的差异。为了选择性地去除多个牺牲半导体层104，可以使用液态蚀刻剂或气态蚀刻剂。在示例实施例中，为了选择性地去除多个牺牲半导体层104，可以使用ch3cooh类蚀刻剂(例如，包括ch3cooh、hno3和hf的混合物的蚀刻剂，或者包括ch3cooh、h2o2和hf的混合物的蚀刻剂)，但不限于此。
180.在通常情况下，在根据图17的工艺使用液态蚀刻剂或气态蚀刻剂来去除虚设栅极层d124、氧化物层d122和多个牺牲半导体层104时，蚀刻剂会通过易受蚀刻剂渗透影响的部分从包括栅极空间gs的结果渗透到源极/漏极区。在这种情况下，在通常的源极/漏极区的情况下，源极/漏极区的内部会被蚀刻剂损坏。在这种状态下，当执行稍后参照图18和图19描述的栅极介电层152形成工艺和栅极形成导电层160l形成工艺时，形成栅极介电层152或栅极形成导电层160l所需要的含金属的材料会通过薄弱部分渗透到损坏的源极/漏极区中，因此，会发生缺陷(诸如，损坏的源极/漏极区与在后续工艺(例如，图19和图20的工艺)中形成的栅极线160之间的短路)。
181.根据实施例，为了保护主要向多个纳米片n1、n2和n3施加应变的主体层136免受外部攻击，通过参照图14a和图14b描述的工艺形成的源极/漏极区130包括双层阻挡层(即，外阻挡层132和内阻挡层134)。具体地，因为内阻挡层134不包括ge元素，所以源极/漏极区130可以具有不易受由在去除包括sige层的多个牺牲半导体层104时所使用的蚀刻剂的攻击影响的结构。此外，内阻挡层134可以补充外阻挡层132的薄弱部分。因此，根据实施例，在根据图17的工艺使用液态蚀刻剂或气态蚀刻剂去除虚设栅极层d124、氧化物层d122和多个牺牲半导体层104时，可以防止源极/漏极区130因外部攻击而损坏或劣化。
182.参照图18，形成栅极介电层152，以覆盖多个纳米片n1、n2和n3以及鳍型有源区fa的暴露的表面。可以使用原子层沉积(ald)工艺来形成栅极介电层152。
183.参照图19，在栅极介电层152上形成栅极形成导电层160l，以填充栅极空间gs(见图18)，并且覆盖栅极间绝缘层144的上表面。栅极形成导电层160l可以包括金属、金属氮化物、金属碳化物或它们的组合。可以使用ald工艺来形成栅极形成导电层160l。
184.参照图20，在图19的结果中，从栅极间绝缘层144的上表面部分地去除栅极形成导电层160l和栅极介电层152，使得暴露栅极间绝缘层144的上表面。结果，可以在栅极介电层
152上形成填充多个栅极空间gs(见图18)的多条栅极线160。
185.多条栅极线160中的每条可以包括主栅极部分160m和多个子栅极部分160s。随着在形成多条栅极线160时执行平坦化工艺，可以使多个外绝缘间隔件118、保护绝缘层142和栅极间绝缘层144中的每个的上表面的水平降低。
186.参照图21，可以通过形成覆盖图20的结果中的多条栅极线160的层间绝缘层174来制造图1和图2a至图2d中示出的集成电路装置100。
187.此后，可以通过蚀刻层间绝缘层174、栅极间绝缘层144和保护绝缘层142中的每个的一部分来形成暴露多个源极/漏极区130的多个接触孔180。可以通过以下方法来制造图4a中示出的集成电路装置100a：在通过多个接触孔180暴露的多个源极/漏极区130中的每个的上表面上形成金属硅化物层182，并且在金属硅化物层182上形成填充接触孔180的接触插塞184。
188.在示例实施例中，在形成金属硅化物层182的工艺中，可以诱导源极/漏极区130的覆盖层138的一部分与金属之间的硅化物反应。结果，可以从覆盖层138的部分获得金属硅化物层182。在其他示例实施例中，可以省略形成金属硅化物层182的工艺。
189.根据参照图11a至图21描述的制造集成电路装置的方法，即使在集成电路装置的制造工艺期间存在结构上易受液态蚀刻剂或气态蚀刻剂渗透影响的部分，也可以通过包括在源极/漏极区中的包含外阻挡层和内阻挡层的双层阻挡层来防止源极/漏极区的主体层被损坏或蚀刻。因此，在集成电路装置的制造工艺期间，能够抑制缺陷(诸如，由于外部攻击而引起的源极/漏极区的劣化，或者源极/漏极区与相邻的导电区域(例如，栅极线)之间的短路)的发生，并且改善集成电路装置的可靠性。
190.图22a至图22f是根据其他实施例的制造集成电路装置200c的方法中的阶段的剖视图。图22a至图22f中的每个示出了与图1的线x-x'的剖面对应的部分构造。在图22a至图22f中，与图1至图6a中相同的附图标记表示相同的元件，在这里将不给出其描述。
191.参照图22a，在执行参照图11a至图13b描述的工艺以形成多个纳米片堆叠件nss和多个凹部r1之后，由通过多个凹部r1部分地去除从多个纳米片堆叠件nss中的每个的两侧暴露的多个牺牲半导体层104而在多个纳米片n1、n2和n3中的各个之间以及第一纳米片n1与鳍型有源区fa之间形成多个内凹区域104d。
192.为了形成多个内凹区域104d，可以利用多个牺牲半导体层104与多个纳米片n1、n2和n3之间的蚀刻选择性的差异来选择性地蚀刻多个牺牲半导体层104的一部分。
193.参照图22b，在图22a的结果中形成填充多个内凹区域104d的多个内绝缘间隔件120。为了形成多个内绝缘间隔件120，可以使用ald工艺、化学气相沉积(cvd)工艺、氧化工艺或它们的组合。
194.参照图22c，以与参照图14a和图14b描述的方式相似的方式，在图22b的结果的多个纳米片堆叠件nss中的每个的两侧上在鳍型有源区fa上形成多个源极/漏极区130。为了形成多个源极/漏极区130，可以在多个凹部r1中顺序地形成外阻挡层132、内阻挡层134、主体层136和覆盖层138。
195.为了形成多个源极/漏极区130，可以从鳍型有源区fa的自凹部r1的底表面暴露的表面以及多个纳米片n1、n2和n3中的每个的侧壁外延地生长半导体材料。
196.参照图22d，对图22c的结果执行参照图15和图16描述的工艺，以形成其中保护绝
缘层142、栅极间绝缘层144和虚设栅极层d124的上表面被平面化为大致同一水平的结果。
197.参照图22e，对图22d的结果执行与参照图17和图18描述的工艺相似的工艺，以通过栅极空间gs暴露多个内绝缘间隔件120，并且形成覆盖多个纳米片n1、n2和n3、鳍型有源区fa以及多个内绝缘间隔件120的相应暴露的表面的栅极介电层152。
198.参照图22f，对图22e的结果执行参照图19和图20描述的工艺，以形成填充栅极空间gs(见图22e)的多条栅极线160。此后，可以通过对图22f的结果执行与参照图21描述的工艺相似的工艺来制造集成电路装置200c。
199.在上文中，已经参照图11a至22f描述了图1、图2a至图2d、图4a和图6a中示出的集成电路装置100、100a和200c的示例性制造方法。然而，通过对参照图11a至图22f描述的示例性制造方法添加各种修改和改变，可以容易地制造图4b中的集成电路装置100b、图5a中的集成电路装置200a、图5b中的集成电路装置200b、图6b中的集成电路装置200d、图7中的集成电路装置300、图8a至图8e中的集成电路装置400a、400b、400c、400d和400e、图9a至图9c中的集成电路装置500以及具有从它们修改和改变的各种结构的集成电路装置。
200.通过总结和回顾，随着半导体装置的集成度增大以及装置的尺寸减小，在纳米片场效应晶体管的制造工艺中的工艺缺陷的发生率会增大。因此，存在对开发能够消除发生工艺缺陷的可能性并改善纳米片场效应晶体管的性能和可靠性的新结构的需求。相比之下，实施例提供了在水平纳米片场效应晶体管中具有稳定的性能和改善的可靠性的集成电路装置。
201.在这里已经公开了示例实施例，尽管采用了特定术语，但它们仅以一般的和描述性的含义来使用并将仅以一般的和描述性的含义进行解释，而不是出于限制的目的。在一些情况下，如对本领域普通技术人员将清楚的，自提交本技术之时起，除非另外特别地指出，否则结合具体实施例描述的特征、特性和/或元件可以单独地使用或者与结合其他实施例描述的特征、特性和/或元件组合起来使用。因此，本领域技术人员将理解的是，在不脱离如在权利要求中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。