横向扩散的MOSFET及其制造方法与流程

横向扩散的mosfet及其制造方法
技术领域
1.本公开涉及横向扩散的mosfet及其制造方法。


背景技术：

2.ldmos(横向扩散的金属氧化物半导体)是用于放大器(包括微波 功率放大器、rf功率放大器和音频功率放大器)的平面型双扩散的 mosfet(金属氧化物半导体场效应晶体管)。开发了各种技术来改善 ldmos器件的性能或改善用于制造ldmos器件的制造工艺。
附图说明
3.当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方 面。注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为 了清楚起见，各种特征的尺寸可以任意增大或减小。
4.图1是根据一些实施例的集成电路(ic)器件的截面图。
5.图2是根据一些实施例的制造ic器件的方法的流程图。
6.图3a-图3l是根据一些实施例的ic器件的各种制造阶段的截面图。
7.图4a-图4c是根据一些实施例的ldmos器件的截面图。
8.图5是根据一些实施例的ic器件的制造方法的流程图。
9.图6a-图6f是根据一些实施例的ic器件的各种制造阶段的截面图。
10.图7是根据一些实施例的图2的方法或图5的方法的变型的局部流程 图。
11.图8a-图8b是根据一些实施例的器件结构的某些早期阶段的截面 图。
12.图9a-图9c是根据一些实施例的ldmos器件的截面图。
13.图10是根据一些实施例的ldmos器件的截面图。
14.图11a-图11c和图12a-图12c是根据一些实施例的ldmos器件的 截面图。


技术实现要素：

15.根据本公开的一个实施例，提供了一种半导体器件，包括：第一半导 体区域，所述第一半导体区域具有第一导电类型；第二半导体区域，所述 第二半导体区域具有第二导电类型；源极区域，所述源极区域在所述第二 半导体区域中；沟道区域，所述沟道区域在所述第二半导体区域中，横向 位于所述源极区域和所述第一半导体区域之间；栅极电介质层，所述栅极 电介质层覆盖于所述沟道区域和所述第一半导体区域的一部分两者之上； 栅极电极，所述栅极电极覆盖于所述栅极电介质层之上；体接触区域，所 述体接触区域在所述第二半导体区域中；以及共形导电层，所述共形导电 层覆盖所述体接触区域的上表面和所述源极区域的侧表面。
16.根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述 方法包括：形成覆盖于栅极电介质层之上的栅极电极，所述栅极电介质层 覆盖第二半导体区域中的沟道区域和第一半导体区域的一部分两者，其 中，所述第一半导体区域具有第一导电类
型，并且所述第二半导体区域具 有第二导电类型；将第一类型掺杂剂注入到由硬掩模掩蔽的所述第二半导 体区域的暴露部分中，以在所述第二半导体区域中形成源极前体区域；形 成间隔件，所述间隔件覆盖于所述源极前体区域之上并且具有与所述栅极 电极横向相邻的第一侧；通过至少由所述间隔件掩蔽的蚀刻工艺来使得所 述源极前体区域中的表面区域凹陷并形成源极区域；通过至少由所述间隔 件掩蔽的所述表面区域注入第二类型掺杂剂，以形成体接触区域；以及形 成共形导电层，所述共形导电层覆盖所述体接触区域的上表面和所述源极 区域的侧表面。
17.根据本公开的又一实施例，提供了一种形成半导体器件的方法，所述 方法包括：形成覆盖于栅极电介质层之上的栅极电极，所述栅极电介质层 覆盖第二半导体区域中的沟道区域和第一半导体区域的一部分两者，其 中，所述第一半导体区域具有第一导电类型，并且所述第二半导体区域具 有第二导电类型；形成硬掩模，以提供所述第二半导体区域的暴露部分； 通过由所述硬掩模掩蔽的第一离子注入工艺来掺杂所述第二半导体区域的 暴露部分，并形成体接触区域；通过由所述硬掩模掩蔽的第二离子注入工 艺来掺杂所述第二半导体区域的暴露部分，并形成覆盖于所述体接触区域 之上的源极前体区域；形成覆盖于所述源极前体区域之上并且具有与所述 栅极电极横向相邻的第一侧的间隔件；通过至少由所述间隔件掩蔽的蚀刻 工艺来去除所述源极前体区域的一部分，以在暴露所述体接触区域的上表 面的同时形成源极区域；以及形成共形导电层，所述共形导电层覆盖所述 体接触区域的上表面和所述源极区域的侧表面。
具体实施方式
18.以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施 例或示例。以下描述组件、材料、值、步骤、操作、布置等的特定示例以 简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。预期了其他 组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征上 方或之上形成第一特征可以包括直接接触地形成第一特征和第二特征的实 施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一 特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例 中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身 并不指示所讨论的各种实施例和/或配置之间的关系。
19.此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之 下”、“在...下方”、“下方的”、“在...上方”、“上面的”等，以描 述如图所示的一个元件或特征与另一(一些)元件或特征的关系。除了在 图中描绘的定向之外，空间相对术语旨在涵盖器件在使用或操作中的不同 定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且本文 中使用的空间相对描述语可以同样地被相应地解释。
20.ldmos(横向扩散的金属氧化物半导体)器件通常包括在栅极电介 质层上的栅极电极，栅极电介质层覆盖于沟道区域和漂移区域的一部分之 上。漂移区域在具有第一类型导电性的第一半导体区域中。沟道区域在具 有第二类型导电性的第二半导体区域内。沟道区域和漂移区域的该部分横 向位于源极区域和漏极区域之间。漏极区域在第一半导体区域中，并且源 极区域在第二半导体区域中。ldmos器件还包括在第二半导体区域中的 体接触区域。当体接触区域和源极区域在横向上彼此相邻时，体接触区域 的横向尺寸和源极区
域的横向尺寸两者均对ldmos器件的尺寸有贡献。 另外，当体接触区域和源极区域在横向上彼此相邻时，在一些实施例中， 在用于形成两个区域的单独的离子注入工艺期间，使用单独的掩模来限定 体接触区域和源极区域的边界，因为体接触区域和源极区域具有相反的导 电类型。在一些实施例中，当在离子注入工艺期间间隔件用于形成自对准 源极区域时，减小了源极区域的横向尺寸，并且减小了形成体接触区域和 源极区域所需的掩模数量。
21.图1是根据一些实施例的集成电路(ic)器件100的截面图。ic器件 100是ldmos器件。在图1中，ic器件100包括第一半导体区域110和 第二半导体区域120。第一半导体区域110具有第一导电类型。第二半导 体区域120具有第二导电类型。第一半导体区域110具有漏极区域112。 第一半导体区域110中的隔离区域115横向位于漏极区域112和第二半导 体区域120之间。在一些实施例中，隔离区域115以浅沟槽隔离(sti) 的形式制造。在图1中，第二半导体区域120具有源极区域130和体接触 区域140。共形导电层160覆盖体接触区域140的上表面142和源极区域 130的侧表面136。在一些实施例中，共形导电层160为金属硅化物层。 第二半导体区域120中的沟道区域128横向位于源极区域130和第一半导 体区域110之间。ic器件100包括覆盖于栅极电介质层152之上的栅极电 极150。栅极电介质层152覆盖于沟道区域128和第一半导体区域110的 一部分两者之上。
22.在图1中，第一接触插塞181连接到漏极区域112，并且第二接触插 塞182连接到共形导电层160。第一接触插塞181和第二接触插塞182两 者均穿过电介质隔离层170，该电介质隔离层170覆盖源极区域130、栅 极电极150和隔离区域115。电介质隔离层170还覆盖共形导电层160和 漏极区域112的部分。第一接触插塞181是ldmos器件的漏极端子，并 且第二接触插塞182是ldmos器件的源极端子。
23.所制造的ldmos器件是p沟道mosfet或n沟道mosfet。在图1 中，示例ldmos器件100是n沟道mosfet。第一半导体区域110是n 型半导体区域，并且第二半导体区域120是p型半导体区域。第一半导体 区域110和第二半导体区域120两者均被制造在p型衬底上或被制造在由 衬底支撑的p型外延半导体层上。源极区域130和漏极区域112具有n型 导电性，而体接触区域140具有p型导电性。体接触区域140的p型载流 子浓度高于第二半导体区域120的p型半导体中的p型载流子浓度。漏极 区域112的n型载流子浓度高于第一半导体区域110的n型半导体中的n 型载流子浓度。
24.在操作中，在ldmos器件的栅极电极150和源极端子之间(在第二 接触插塞182上)施加电压差。当栅极电极150和源极端子之间的电压差 超过阈值电压时，将在源极区域130和漏极区域112之间建立电流路径。 当建立电流路径时，电子载流子从源极区域130移动通过第二半导体区域 120中的沟道区域128和第一半导体区域110中的漂移区域129到达漏极 区域112。沟道区域128和漏极区域112之间的漂移区域帮助ldmos器 件实现高功率应用中所需的高击穿电压。利用涉及光刻、离子注入、蚀刻 工艺和各种材料沉积的技术来制造图1中的ic器件100。
25.图2是根据一些实施例的制造ic器件的方法200的流程图。图3a-图 3l是根据一些实施例的ic器件的根据方法200的各种制造阶段的截面 图。
26.在操作210，形成第一半导体区域。在如图3a所示的实施例中，在p 型衬底101上形成具有n型导电性的第一半导体区域110。通过使用离子 注入技术用n型掺杂剂掺杂限定区
域来形成第一半导体区域110。n型掺 杂剂的示例包括磷、砷、氮、锑、前述的组合或其他合适的材料。在一些 实施例中，第一半导体区域110中的n型掺杂密度在从约10
15
/cm3至约 10
18
/cm3的范围内。如果掺杂密度太大，则在某些情况下，阻止了在最终 产品中中断体接触区域140和漏极区域112之间的电流的能力。如果掺杂 密度太低，则在某些情况下，第一半导体区域110中的电阻增加并且ldmos无法适当地起作用。在图3a中，用于形成n型半导体区域的限定 区域由光致抗蚀剂层310中的开口312提供。在一些实施例中，根据光掩 模组中的第一光掩模的图案利用光刻技术来形成光致抗蚀剂层310中的开 口312。在用于形成第一半导体区域110的离子注入工艺期间，衬底中在 光致抗蚀剂覆盖区域下方的区域保持相同的导电类型，并且成为具有p型 导电性的第二半导体区域120。
27.接下来，在操作215，在第一半导体区域中形成隔离区域。在如图3b 所示的实施例中，隔离区域115以浅沟槽隔离(sti)的形式制造。由光 致抗蚀剂层320中的开口322限定用于形成sti的区域。在一些实施例 中，根据光掩模组中的第二光掩模的图案利用光刻技术来形成光致抗蚀剂 层320中的开口322。
28.接下来，在操作220，形成覆盖于栅极电介质层之上的栅极电极。在 如图3c所示的实施例中，栅极电极150和栅极电介质层152覆盖沟道区 域128和第一半导体区域110的一部分。栅极电极150和栅极电介质层 152以足够的长度延伸到第一半导体区域110中，以利于将电子载流子从 沟道区域128注入到第一半导体区域110中的漂移区域。在如图3c所示 的实施例中，栅极电极150和栅极电介质层152的延伸部分覆盖浅沟槽隔 离(sti)的一部分。栅极电极150和栅极电介质层152形成ldmos器件 的栅极，用于控制ldmos器件的源极和漏极之间的导电性。在ldmos 器件的制造期间，电介质材料被沉积在覆盖第一半导体区域110和第二半 导体区域120的表面上。电介质材料的示例包括氧化硅、氧氮化硅、氧化 铪和氧化锆。在一些实施例中，栅极电介质层152的厚度在从约3纳米至 40纳米的范围内。如果厚度太大，则在某些情况下，用于导通ldmos的 阈值电压变得太大。如果厚度太小，则在某些情况下，栅极电极150直接 电连接到第一半导体区域110的风险增加。在沉积电介质材料之后，将导 电材料沉积到电介质材料层上。所沉积的导电材料的示例包括多晶硅、多 晶硅锗、硅化镍和其他金属或金属合金。接下来，通过光刻工艺，在导电 材料层和电介质材料层上方形成光致抗蚀剂的图案。根据由光致抗蚀剂限 定的图案，通过干法蚀刻工艺去除导电材料层和电介质材料层中的选定区 域，以形成ldmos器件的栅极。在一些实施例中，使用光掩模组中的第 三光掩模通过光刻技术来形成光致抗蚀剂的图案。
29.接下来，在操作225，在第一半导体区域中形成漏极区域。在如图3d 所示的实施例中，通过使用离子注入技术将n型掺杂剂掺杂到该区域中来 形成第一半导体区域110中的漏极区域112。用于掺杂漏极区域112的n 型掺杂剂的示例包括磷、砷、氮、锑、前述的组合或其他合适的材料。在 一些实施例中，漏极区域112中的n型掺杂密度在从约10
19
/cm3至约 10
21
/cm3的范围内。选择足够高的掺杂密度以形成与用于连接到漏极区域 112的附加导电层的欧姆接触。除了漏极区域112之外的区域由栅极电极 150和隔离区域115保护，以防止在离子注入工艺期间离子轰击，并且被 保护区域(诸如在栅极电极150和隔离区域115下方的第一半导体区域 110和漂移区域)的导电特性没有改变。
30.接下来，在操作230，在操作225中形成的器件结构上沉积氧化硅。 在如图3e所示的实施例中，在沉积氧化硅之后，氧化硅层330覆盖栅极 电极150、隔离区域115、漏极区域
112以及第一半导体区域110和第二 半导体区域120的其他表面。工艺流程然后进行到操作235。
31.在操作235，利用光刻技术来限定用于形成源极前体区域的区域。在 如图3f所示的实施例中，用于形成源极前体区域的区域由光致抗蚀剂层 340中的开口342限定。在一些实施例中，光致抗蚀剂层340中的开口342 根据光掩模组中的第四光掩模的图案通过光刻技术形成。在光致抗蚀剂层 340中形成包括开口342的图案之后，通过干法蚀刻工艺去除在光致抗蚀 剂层340中的开口342下方的氧化硅330和栅极电极150，并且在半导体 区域120中的表面区域344被暴露。然后，用光刻胶剥离剂去除光致抗蚀 剂层340，并且工艺流程进行到操作240。
32.在操作240，利用离子注入形成源极前体区域。在如图3g所示的实 施例中，通过使用离子注入技术将n型掺杂剂掺杂到该区域中来在表面区 域344下方形成具有n型导电性的源极前体区域350。用于掺杂源极前体 区域350的n型掺杂剂的示例包括磷、砷、氮、锑、前述的组合或其他合 适的材料。在一些实施例中，源极前体区域350中的n型掺杂密度在从约10
19
/cm3至约10
20
/cm3的范围内。掺杂密度被选择为足够高，用于形成与 用于与源极前体区域350的一部分连接的附加导电层的欧姆接触。在离子 注入工艺期间，通过离子掺杂来改变在表面区域344下方的半导体区域的 导电性，在图3g的器件结构中，其他半导体区域被氧化硅330保护。在 离子注入之后，源极前体区域350将具有n型导电性，而第二半导体区域 120中的其余区域具有p型导电性。由于氧化硅330提供的保护，所以第 一半导体区域110和漏极区域112的导电性不会因为离子注入而改变。
33.接下来，在操作250，形成覆盖于源极前体区域之上的间隔件。在如 图3h所示的实施例中，在栅极电极150的侧壁和氧化硅330的侧壁上形 成间隔件360。在一些实施例中，为了形成间隔件360，通过毯式沉积技 术将间隔件层沉积在氧化硅层330上以及栅极电极150和氧化硅330的侧 壁上。用于间隔件层的材料的示例包括二氧化硅、氮化硅、氮氧化硅、聚 酰亚胺、旋涂玻璃(sog)、氟化物掺杂的硅酸盐玻璃(fsg)、碳掺杂 的二氧化硅、(加利福尼亚州圣克拉拉市的应用材料公 司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、bcb(组氨酸-苯并 环丁烯)、silk(密歇根州密德兰市的陶氏化学公司)、聚酰亚胺、前述 的组合或其他合适的材料。利用一种或多种技术(包括cvd、等离子体增 强cvd(pecvd)、低压cvd(lpcvd)、原子层沉积(ald)或溅 射)来沉积间隔件层。在间隔件层沉积之后，使用各向异性蚀刻去除在氧 化硅330的水平表面上的间隔件层材料，并且间隔件360形成在栅极电极 150和氧化硅330的侧壁上。工艺流程然后进行到操作260。
34.在操作260，利用反应离子蚀刻来蚀刻源极前体区域的一部分，并且 在源极前体区域的其余部分中形成源极区域。在如图3h所示的实施例 中，通过反应离子蚀刻使得未被间隔件360保护的源极前体区域350中的 表面区域354凹陷。反应离子蚀刻中使用的等离子体气体在硅和其他材料 (例如二氧化硅)之间具有很高的选择性。在蚀刻工艺期间降低了表面区 域354的同时，图3h的器件结构中的其他半导体区域被氧化硅330和间 隔件360保护。在如图3i所示的实施例中，在间隔件360下方的半导体区 域变为与栅极电极150自对准的源极区域130。凹表面364从源极区域130的顶表面132降低了深度“d”。
35.接下来，在操作270，通过离子注入形成体接触区域。在如图3j所示 的实施例中，通过使用离子注入技术将p型掺杂剂掺杂到该区域中，在表 面364下方形成体接触区域
140。用于掺杂体接触区域140的p型掺杂剂 的示例包括硼、镓、铝、铟、前述的组合或其他合适的材料。在一些实施 例中，体接触区域140中的掺杂密度在从约10
19
/cm3至约10
21
/cm3的范围 内。选择足够高的掺杂密度以与用于连接到体接触区域140的附加导电层 形成欧姆接触。在离子注入工艺期间，在表面364下方的半导体区域的导 电性因为离子掺杂而改变的同时，图3j的器件结构中的其他半导体区域被 氧化硅330和间隔件360保护。在离子注入工艺期间，间隔件360用作硬 掩模，其限定了体接触区域140的边界。通过离子注入形成的体接触区域 140与源极区域130自对准。在离子注入之后，体接触区域140将具有增 大的p型导电性，而源极区域130、第一半导体区域110和漏极区域112 的导电性不会因为离子注入而改变。
36.接下来，在操作280，共形导电层被沉积在体接触区域的上表面和源 极区域的侧表面上。在如图3k所示的实施例中，共形导电层160被沉积 在体接触区域140的上表面142和源极区域130的侧表面136上。在一些 实施例中，共形导电层160是通过化学气相沉积(cvd)而沉积的金属硅 化物层。用于覆盖上表面142和侧表面136的金属硅化物的示例包括硅化 钨、硅化钛、硅化铜、硅化钴、硅化镍、前述的组合或其他合适的材料。 在cvd工艺期间，上表面142和侧表面136上的暴露的硅与化学气体反 应并形成硅化物，而氧化硅330和间隔件360的表面不含硅化物。在一些 实施例中，共形导电层160的厚度在从约10纳米至50纳米的范围内。如 果厚度太薄，则可能无法有效地形成硅化物，电阻会增加并影响器件特 性。如果厚度太厚，则工艺时间会长。这也可能导致硅化物直接与轻掺杂 阱连接，从而形成肖特基接触，这影响器件特性。在操作280之后，工艺 流程前进到操作290。
37.在操作290，形成穿过电介质隔离层的接触插塞。在如图3l所示的实 施例中，第二接触插塞182被连接到共形导电层160，并且第一接触插塞181被连接到漏极区域112。第二接触插塞182和第一接触插塞181两者均 穿过电介质隔离层170。在操作290，将电介质隔离层170沉积到图3k的 器件结构上。所沉积的电介质隔离层170覆盖氧化硅330、间隔件360、 共形导电层160和漏极区域112的表面。在一些实施例中，在将电介质隔 离层170沉积到图3k的器件结构上之前，去除氧化硅330和间隔件360， 并且所沉积的电介质隔离层170覆盖共形导电层160、栅极电极150、隔 离区域115和漏极区域112的表面。在一些实施例中，去除氧化硅330和 间隔件360，并且将电介质隔离层170直接沉积在图3k的器件结构的表面 上。在操作290，在用光致抗蚀剂覆盖所沉积的电介质隔离层170并使用 光刻法对其进行图案化之后，使用蚀刻技术在所沉积的电介质隔离层170 中形成符合光致抗蚀剂中的图案的通孔和沟槽。在通孔和沟槽中填充金属 材料之后，通过化学机械抛光(cmp)工艺去除在电介质隔离层170的上 表面上的多余材料，并在电介质隔离层170中形成第一接触插塞181和第 二接触插塞182。
38.在一些实施例中，在操作290，根据光掩模组中的第五光掩模的图 案，通过光刻技术形成光致抗蚀剂中的图案。在一些实施例中，在从操作 210至操作290的工艺流程期间，使用总共五个光掩模，并且与用于制造 ldmos器件的一些替代方法相比，减少的光掩模总数可以简化器件制造 工艺。
39.当如图2的流程图所示的方法200用于制造ldmos器件时，源极区 域130与体接触区域140和栅极电极自对准。如图3l所示，当在操作240 处通过离子注入形成源极前体区域350时，源极区域130的侧表面138与 栅极电极150的侧面156自动对准。当在操作260处通过
反应离子蚀刻形 成源极区域130时，源极区域130的侧表面136与间隔件360的侧面362 自动对准。当在操作270处通过离子注入形成体接触区域140时，体接触 区域140的侧表面148与源极区域130的侧表面136自动对准。
40.在图4a-图4b中的ldmos器件中，在操作260，源极区域130的宽 度“w”由间隔件360的宽度确定。在一些实施例中，源极区域130的宽 度“w”在从约2nm至约15nm的范围内。宽度“w”的其他范围在本公 开的预期范围内。与用替代技术制造的一些其他ldmos器件中的源极区 域的宽度相比，通过方法200制造的ldmos器件中的源极区域130的宽 度“w”减小。减小源极区域的宽度也减小了ldmos器件的整体宽度。
41.当图2的方法用于制造ldmos器件(例如图4a或图4b中的器件) 时，在操作260，从源极区域130的顶表面132到体接触区域140的上表 面142测量的深度“d”是可控制的。在一些实施例中，深度“d”在从约 100纳米至约300纳米的范围内。深度“d”的其他范围在本公开的预期范 围内。通常，深度“d”越大，体接触区域140和第一半导体区域110的 漂移区域之间的基极电阻rb越小。基极电阻rb越小，扩展效应(kirkeffect)越小。当基极/漏极经历“基极推出”时，随着高电流(例如，高 的载流子浓度)在漏极和源极(例如，用于ldmos器件)之间流动，基 极宽度的扩展会发生扩展效应。虽然通过增加与体接触区域140有关的深 度“d”来使得ldmos器件具有较小的基极电阻rb一般是优选的，但是 经优化的ldmos器件的深度“d”的上限取决于其他因素，例如在金属 硅化物160和第二半导体区域120的p型体之间是否存在肖特基接触。
42.在一些实施例中，例如在图4a中的ldmos器件中，体接触区域140 的上表面142从源极区域130的顶表面132凹陷了深度“d”，该深度
ꢀ“
d”大于或等于源极区域130的顶表面132与源极区域130的底表面134 之间的距离“d”，即d≥d。在一些实施例中，例如在图4b中的ldmos 器件中，体接触区域140的上表面142从源极区域130的顶表面132凹陷 了深度“d”，该深度“d”小于源极区域130的顶表面132与源极区域 130的底表面134之间的距离“d”，即d＜d。
43.当深度“d”大于或等于距离“d”时，如在图4a中，金属硅化物 160与第二半导体区域120的p型体直接接触，并且在一些实施例中，在 某些情况下，在金属硅化物160与p型体之间形成肖特基接触，因为p型 体被轻掺杂。当深度“d”小于距离“d”时，如在图4b中，金属硅化物 160不与第二半导体区域120的p型体直接接触，这防止了在金属硅化物 160与p型体之间形成肖特基接触。ldmos器件的其他实施例也是可能 的，其中金属硅化物160不与第二半导体区域120的p型体直接接触。
44.图4c是根据一些实施例的ldmos器件400的截面图。虽然图4c中 的ldmos器件400中与图4a中的ldmos器件100具有相似的器件结 构，但是图4c中的金属硅化物160不与p型体直接接触。与图4b的器件 结构不同，在图4b的器件结构中，体接触区域140的侧表面148与源极 区域130的侧表面136垂直对准，在图4c的器件结构中，体接触区域140 的侧表面148与源极区域130的另一侧表面138垂直对准，并且源极区域 130覆盖于体接触区域140的一部分之上。
45.图5是根据一些实施例的制造ic器件的方法500的流程图。在一些实 施例中，方法500用于制造图4c中的ldmos器件400。图6a-图6f是 根据一些实施例的ic器件的各种制造阶段的截面图。
例中，图5中的方法500的操作280-290处的工艺可以与图2中的方法200 的操作280-290处的工艺相应地相同，并且针对方法500不再重复操作 280-290处的工艺的细节。
52.在图4a-图4c中的示例ldmos器件中，p型衬底的一部分用作第二 半导体区域120中的p型体。在一些可选实施例中，如图9a-图9c所示， ldmos器件的p型体和第二半导体区域120被形成在通过将离子注入本 征衬底或轻掺杂衬底中而产生的p型阱中。在一些实施例中，当基于从图 2的方法200或图5的方法500变型的方法来制造图9a-图9c中的 ldmos器件时，在用于形成第一半导体区域的操作之前或之后的操作中 产生p型阱。图7是根据一些实施例的图2的方法200或图5的方法500 的变型的局部流程图。在图7中，作为示例，在用于形成第一半导体区域 的操作210之前执行用于形成第二半导体区域的操作205。在其他实施例 中，在操作210之后执行操作205。图8a-图8b是根据一些实施例的器件 结构的在图9a-图9c中的ldmos器件的制造期间的早期阶段的截面图。
53.在图7中，在操作205，形成第二半导体区域。在如图8a所示的实施 例中，在本征衬底102上形成具有p型导电性的第二半导体区域120，作 为p型阱。通过对光致抗蚀剂层305中的开口302下方的半导体区域进行 掺杂，利用离子注入来创建p型阱122。用于掺杂第二半导体区域120的 p型掺杂剂的示例包括硼、镓、铝、铟、前述的组合或其他合适的材料。 在一些实施例中，体接触区域140中的p型掺杂密度在从约10
19
/cm3至约 10
21
/cm3的范围内。掺杂密度被选择为足够高以形成与用于连接到体接触 区域140的附加导电层的欧姆接触。在操作205之后，在操作210处形成 第一半导体区域。在如图8b所示的实施例中，具有n型导电性的第一半 导体区域110被形成在本征衬底102上。关于图2的方法200和图5的方 法500更详细地描述了操作210和在操作210之后的附加操作。针对图7 中的工艺流程，不再重复操作210和操作210之后的附加操作。
54.图4a-图4c中和在图9a-图9c中的示例ldmos器件中，以浅沟槽 隔离(sti)的形式来制造隔离区域115。在替代实施例中，以通过热氧化 生成的硅局部氧化(locos)区域的形式来制造图10的ldmos器件中 的隔离区域115。
55.图4a-图4c中和图9a-图9c中的示例ldmos器件(通过图2的方 法200和图5的方法500制造的)是n沟道mosfet。在替代实施例中， 图11a-图11c和图12a-图12c中的示例ldmos器件是p沟道 mosfet。
56.当图2的方法200或图5的方法500用于制造n沟道ldmos器件 (例如图4a-图4c和图9a-图9c中的ldmos器件之一)时，第一半导 体区域110具有n型导电性，并且第二半导体区域120具有p型导电性。 漏极区域112和源极区域130两者均是重掺杂的n型半导体区域。体接触 区域140是重掺杂的p型半导体区域。相比之下，当图2的方法200或图 5的方法500用于制造p沟道ldmos器件(例如图11a-图11c和图12a
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图12c中的ldmos器件之一)时，第一半导体区域110具有p型导电 性，并且第二半导体区域120具有n型导电性。漏极区域112和源极区域 130两者均是重掺杂的p型半导体区域。体接触区域140是重掺杂的n型 半导体区域。
57.当图2的方法200用于制造图11a-图11b和图12a-图12b中的p沟 道ldmos器件时，在操作215，在具有p型导电性的第一半导体区域 110中制造隔离区域115。在操作220，制造覆盖于栅极电介质层152之上 的栅极电极150。在操作225，通过使用离子注入技术将p型掺杂剂掺杂 到该区域中来形成第一半导体区域110中的漏极区域112。在操作230， 在操作
225处形成的器件结构上沉积氧化硅330。然后，在操作235，通 过光刻技术来限定用于形成源极前体区域的区域，并且在操作240，通过 离子注入来形成源极前体区域。接下来，在操作250，在栅极电极150的 侧壁和氧化硅330的侧壁上形成间隔件360。在操作260，通过反应离子 蚀刻来蚀刻源极前体区域中未被间隔件360保护的一部分并且形成与栅极 电极150自对准的源极区域130。在操作270，通过使用离子注入技术将n 型掺杂剂掺杂到该区域中来形成体接触区域140。在操作280，将共形导 电层160沉积在体接触区域140的上表面142和源极区域130的侧表面136上。在操作290，第二接触插塞182被连接到共形导电层160，并且第 一接触插塞181被连接到漏极区域112。第二接触插塞182和第一接触插 塞181两者均穿过电介质隔离层170。
58.当图500的方法500用于制造图11c和图12c中的p沟道ldmos器 件时，在操作215，在具有p型导电性的第一半导体区域110中制造隔离 区域115。在操作220，覆盖于栅极电介质层152之上的栅极电极150被 制造。在操作225，通过使用离子注入技术将p型掺杂剂掺杂到该区域中 来形成第一半导体区域110中的漏极区域112。在操作230，在操作225 处形成的器件结构上沉积氧化硅330。然后，在操作235，通过光刻技术 来限定用于形成源极前体区域的区域。接下来，在操作538，用于形成体 接触区域140的区域被注入有p型掺杂剂。在操作540处通过离子注入在 体接触区域140上方形成源极前体区域之后，在操作550，在栅极电极 150的侧壁和氧化硅330的侧壁上形成间隔件360。然后，在操作560，通 过反应离子蚀刻来蚀刻源极前体区域中在体接触区域140上方的一部分， 并且在间隔件360下方形成源极区域130。接下来，在操作280，将共形 导电层160沉积在体接触区域140的上表面142和源极区域130的侧表面 136上。在操作290，第二接触插塞182被连接到共形导电层160，并且第 一接触插塞181被连接到漏极区域112。第二接触插塞182和第一接触插 塞181两者均穿过电介质隔离层170。
59.本公开的各方面涉及一种半导体器件。该半导体器件包括具有第一导 电类型的第一半导体区域、具有第二导电类型的第二半导体区域、第二半 导体区域中的源极区域以及第二半导体区域中的体接触区域。该半导体器 件还包括在第二半导体区域中，横向位于源极区域和第一半导体区域之间 的沟道区域、覆盖于沟道区域和第一半导体区域的一部分两者之上的栅极 电介质层以及覆盖于栅极电介质层之上的栅极电极。该半导体器件还包括 覆盖体接触区域的上表面和源极区域的侧表面的共形导电层。
60.本公开的另一方面涉及一种形成半导体器件的方法。该方法包括形成 覆盖于栅极电介质层之上的栅极电极，该栅极电介质层覆盖第二半导体区 域中的沟道区域和第一半导体区域的一部分两者。第一半导体区域具有第 一导电类型，并且第二半导体区域具有第二导电类型。该方法还包括将第 一类型掺杂剂注入到由硬掩模掩蔽的第二半导体区域的暴露部分中，以在 第二半导体区域中形成源极前体区域。该方法还包括形成覆盖于源极前体 区域之上并且具有与栅极电极横向相邻的第一侧的间隔件。该方法还包括 通过至少由间隔件掩蔽的蚀刻工艺来使得源极前体区域中的表面区域凹陷 并形成源极区域。该方法还包括通过至少由间隔件掩蔽的表面区域注入第 二类型掺杂剂以形成体接触区域。该方法还包括形成覆盖体接触区域的上 表面和源极区域的侧表面的共形导电层。
61.本公开的又一方面涉及一种形成半导体器件的方法。该方法包括形成 覆盖于栅极电介质层之上的栅极电极，该栅极电介质层覆盖第二半导体区 域中的沟道区域和第一
半导体区域的一部分两者。第一半导体区域具有第 一导电类型，并且第二半导体区域具有第二导电类型。该方法还包括形成 硬掩模，以提供第二半导体区域的暴露部分。该方法还包括通过由硬掩模 掩蔽的第一离子注入工艺来掺杂第二半导体区域的暴露部分，并形成体接 触区域。该方法还包括通过由硬掩模掩蔽的第二离子注入工艺来掺杂第二 半导体区域的暴露部分，并形成覆盖于体接触区域之上的源极前体区域。 该方法还包括形成覆盖于源极前体区域之上并且具有与栅极电极横向相邻 的第一侧的间隔件。该方法还包括通过至少由间隔件掩蔽的蚀刻工艺来去 除源极前体区域的一部分，以在暴露体接触区域的上表面的同时形成源极 区域。该方法还包括形成覆盖体接触区域的上表面和源极区域的侧表面的 共形导电层。
62.本领域普通技术人员将容易地看到，所公开的实施例中的一个或多个 实现了上述的一个或多个优点。在阅读了前述说明书之后，本领域普通技 术人员将能够实现本文广泛公开的各种变化、等同物的替代以及各种其他 实施例。因此，旨在于此授予的保护仅受所附权利要求及其等同物中包含 的定义的限制。
63.示例1是一种半导体器件，包括：第一半导体区域，所述第一半导体 区域具有第一导电类型；第二半导体区域，所述第二半导体区域具有第二 导电类型；源极区域，所述源极区域在所述第二半导体区域中；沟道区 域，所述沟道区域在所述第二半导体区域中，横向位于所述源极区域和所 述第一半导体区域之间；栅极电介质层，所述栅极电介质层覆盖于所述沟 道区域和所述第一半导体区域的一部分两者之上；栅极电极，所述栅极电 极覆盖于所述栅极电介质层之上；体接触区域，所述体接触区域在所述第 二半导体区域中；以及共形导电层，所述共形导电层覆盖所述体接触区域 的上表面和所述源极区域的侧表面。
64.示例2是示例1所述的半导体器件，还包括：接触插塞，所述接触插 塞穿过电介质隔离层连接到所述共形导电层。
65.示例3是示例1所述的半导体器件，其中，所述共形导电层是金属硅 化物层。
66.示例4是示例1所述的半导体器件，还包括：漏极区域，所述漏极区 域在所述第一半导体区域中。
67.示例5是示例4所述的半导体器件，还包括：隔离区域，所述隔离区 域在所述第一半导体区域中，横向位于所述漏极区域和所述第二半导体区 域之间。
68.示例6是示例1所述的半导体器件，还包括：间隔件，所述间隔件覆 盖于所述源极区域之上，具有与所述栅极电极横向相邻的第一侧和垂直对 准所述源极区域的侧表面的第二侧。
69.示例7是示例1所述的半导体器件，其中，所述体接触区域具有垂直 对准所述源极区域的侧表面的第一侧。
70.示例8是示例7所述的半导体器件，其中，所述体接触区域的上表面 从所述源极区域的顶表面凹陷，深度小于所述源极区域的顶表面与所述源 极区域的底表面之间的距离。
71.示例9是示例1所述的半导体器件，其中，所述源极区域覆盖于所述 体接触区域之上。
72.示例10是示例9所述的半导体器件，其中，所述体接触区域的上表 面从所述源极区域的顶表面凹陷，深度大于或等于所述源极区域的顶表面 与所述源极区域的底表面之间的距离。
73.示例11是示例9所述的半导体器件，其中，所述体接触区域具有垂 直对准所述栅极电极的侧面的第一侧。
74.示例12是一种形成半导体器件的方法，所述方法包括：形成覆盖于 栅极电介质层之上的栅极电极，所述栅极电介质层覆盖第二半导体区域中 的沟道区域和第一半导体区域的一部分两者，其中，所述第一半导体区域 具有第一导电类型，并且所述第二半导体区域具有第二导电类型；将第一 类型掺杂剂注入到由硬掩模掩蔽的所述第二半导体区域的暴露部分中，以 在所述第二半导体区域中形成源极前体区域；形成间隔件，所述间隔件覆 盖于所述源极前体区域之上并且具有与所述栅极电极横向相邻的第一侧； 通过至少由所述间隔件掩蔽的蚀刻工艺来使得所述源极前体区域中的表面 区域凹陷并形成源极区域；通过至少由所述间隔件掩蔽的所述表面区域注 入第二类型掺杂剂，以形成体接触区域；以及形成共形导电层，所述共形 导电层覆盖所述体接触区域的上表面和所述源极区域的侧表面。
75.示例13是示例12所述的方法，还包括：形成穿过电介质隔离层连接 到所述共形导电层的接触插塞。
76.示例14是示例12所述的方法，其中，形成所述共形导电层包括：将 金属硅化物层沉积到所述体接触区域的上表面和所述源极区域的侧表面 上。
77.示例15是示例12所述的方法，还包括：将第一类型掺杂剂注入到所 述第一半导体区域中的漏极区域中。
78.示例16是示例15所述的方法，还包括：
79.在所述第一半导体区域中形成横向位于所述漏极区域和所述第二半导 体区域之间的隔离区域。
80.示例17是一种形成半导体器件的方法，所述方法包括：形成覆盖于 栅极电介质层之上的栅极电极，所述栅极电介质层覆盖第二半导体区域中 的沟道区域和第一半导体区域的一部分两者，其中，所述第一半导体区域 具有第一导电类型，并且所述第二半导体区域具有第二导电类型；形成硬 掩模，以提供所述第二半导体区域的暴露部分；通过由所述硬掩模掩蔽的 第一离子注入工艺来掺杂所述第二半导体区域的暴露部分，并形成体接触 区域；通过由所述硬掩模掩蔽的第二离子注入工艺来掺杂所述第二半导体 区域的暴露部分，并形成覆盖于所述体接触区域之上的源极前体区域；形 成覆盖于所述源极前体区域之上并且具有与所述栅极电极横向相邻的第一 侧的间隔件；通过至少由所述间隔件掩蔽的蚀刻工艺来去除所述源极前体 区域的一部分，以在暴露所述体接触区域的上表面的同时形成源极区域； 以及形成共形导电层，所述共形导电层覆盖所述体接触区域的上表面和所 述源极区域的侧表面。
81.示例18是示例17所述的方法，还包括：形成穿过电介质隔离层连接 到所述共形导电层的接触插塞。
82.示例19是示例17所述的方法，还包括：将第一类型掺杂剂注入到所 述第一半导体区域中的漏极区域。
83.示例20是示例19所述的方法，还包括：在所述第一半导体区域中形 成横向位于所述漏极区域和所述第二半导体区域之间的隔离区域。