半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。特别是特征尺寸向微米、纳米方向快速发展，其图案线宽也将越来越细，这对半导体工艺提出了更高的要求。
3.在集成电路的后续工艺中，通常以光刻技术(lithograph)实现集成电路图案的转移。然而，集成电路的图案线宽越细，对光刻技术的工艺要求越高。在现有的光刻技术无法满足相应的工艺要求时，容易产生一系列的问题，造成现有的半导体工艺形成的器件性能不佳。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：
6.提供基底，所述基底包括衬底、位于所述衬底上的多个栅极结构、位于所述栅极结构之间的掺杂结构，以及保形覆盖在所述栅极结构之间的掺杂结构顶部和所述栅极结构的侧壁上的第一停止层；
7.去除部分厚度的栅极结构，形成第一凹槽，其中，所述第一凹槽的侧面暴露所述第一停止层；
8.在所述第一凹槽内形成第二停止层；
9.在所述栅极结构之间形成导电插塞，所述导电插塞电连接所述掺杂结构。
10.相应的，本发明实施例还提供一种半导体结构，包括：
11.基底，所述基底包括衬底、位于所述衬底上的多个栅极结构、位于所述栅极结构之间的掺杂结构，以及保形覆盖在所述栅极结构之间的掺杂结构顶部和所述栅极结构的侧壁上的第一停止层；
12.位于所述栅极结构顶部的第二停止层，所述第二停止层与所述第一停止层相接。
13.与现有技术相比，本发明实施例的技术方案具有以下优点：
14.本发明实施例中，在形成第一凹槽时，使所述第一凹槽的侧壁暴露所述第一停止层，也就是说，在形成第一凹槽时，不仅会去除栅极结构的导电栅极，还去除了导电栅极一侧的侧墙，从而使得形成在第一凹槽内的第二停止层与所述第一停止层相连，进而在形成导电插塞的过程中，避免了由于对准误差导致的栅极结构的缺陷，从而提高了器件的性能。
附图说明
15.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
16.图4至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
17.图12至图16为本发明实施例半导体结构的结构示意图。
具体实施方式
18.由背景技术可知，现有工艺所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
19.参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
20.如图1所示，提供基底，所述基底包括衬底100、位于所述衬底上的多个栅极结构110、位于所述栅极结构之间的掺杂结构120，以及覆盖所述衬底具有所述栅极结构一侧的层间介质层130；
21.如图2所示，刻蚀所述层间介质层130，形成导电通孔150，所述导电通孔用于暴露所述掺杂结构120；
22.如图3所示，在所述导电通孔中形成导电插塞160，以电连接所述掺杂结构120。
23.然而，基于半导体结构的特征尺寸越来越小，对光刻和刻蚀精度的要求也越来越高，在刻蚀形成导电通孔的过程中，极易出现对准误差(如图2中的150’所示)，造成栅极结构110上的部分结构被刻蚀。其中，为保护栅极结构，通常在栅极结构的顶部形成刻蚀停止层140。然而，该种方式形成的器件性能仍然不佳。
24.发明人研究发现，在栅极结构的顶部形成刻蚀停止层的过程中，通常认为栅极结构中的侧墙112材料与刻蚀停止层140的材料相同，因而在形成刻蚀停止层140时，并不会刻蚀去除该侧墙112部分的结构，而是仅去除栅极结构中的部分导电栅极111，在导电栅极111的顶部形成刻蚀停止层140。然而，在出现对准误差时，栅极结构中的侧墙112部分通常由于材质复杂，并不是与刻蚀停止层140完全相同，使得侧墙112实质上也容易被刻蚀(如图2中的虚线框所示)，从而造成了栅极结构的缺陷，影响了器件的性能。
25.基于此，本发明实施例提供了一种半导体结构的形成方法，所述方法包括：提供基底，所述基底包括衬底、位于所述衬底上的多个栅极结构、位于所述栅极结构之间的掺杂结构，以及保形覆盖在所述栅极结构之间的掺杂结构顶部和所述栅极结构的侧壁上的第一停止层；去除部分厚度的栅极结构，形成第一凹槽，其中，所述第一凹槽的侧面暴露所述第一停止层；在所述第一凹槽内形成第二停止层；在所述栅极结构之间形成导电插塞，所述导电插塞电连接所述掺杂结构。
26.可以看出，在本发明实施例中，在形成第一凹槽时，使所述第一凹槽的侧壁暴露所述第一停止层，也就是说，在形成第一凹槽时，不仅会去除栅极结构的导电栅极，还去除了导电栅极一侧的侧墙，从而使得形成在第一凹槽内的第二停止层与所述第一停止层相连，进而在形成导电插塞的过程中，避免了由于对准误差导致的栅极结构的缺陷，从而提高了器件的性能。
27.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
28.图4至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
29.参考图4，提供基底，所述基底包括衬底200、位于所述衬底上的多个栅极结构210、位于所述栅极结构之间的掺杂结构220，以及保形覆盖在所述栅极结构210之间的掺杂结构220顶部和所述栅极结构210的侧壁上的第一停止层 230；
30.所述衬底200用于为其他结构提供支撑。在本发明实施例中，所述衬底200 的材料可以为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。所述衬底200可以为平面的衬底，也可以为立体型的衬底，例如，所述衬底可以为形成有鳍部结构的衬底。
31.所述栅极结构210用于作为器件的栅极实现对器件的控制。所述栅极结构 210可以包括导电栅极211和位于所述导电栅极211两侧的侧墙212，其中，导电栅极211用于产生相应的电场实现对器件沟道的控制，侧墙212用于隔离所述导电栅极211与其他器件结构。
32.所述导电栅极211的材料可以为al、cu、ag、au、pt、ni、ti、co或者 w等金属材料，也可以为其他导电材料。所述侧墙212的材料可以为sioc， sioch，sic，sicn，sio2，sin，sion中的一种或多种。需要说明的是，所述侧墙212基于隔离导电栅极211的作用形成，通常材料为多种材料的混合材料，或者由多种材料的叠层构成，特别是，在所述侧墙中，通常包括低介电常数(low-k)层，该低介电常数层通常易于刻蚀，例如该低介电常数(low-k) 层可以为含碳的sin层，在刻蚀过程中，与第一停止层的刻蚀选择比极小，从而极易在刻蚀过程中被同时刻蚀去除。
33.所述掺杂结构220用于作为器件结构的源/漏结构，与器件的栅极结构共同实现对器件的控制。其中，参考图4，本发明实施例中，所述掺杂结构220的顶面低于所述栅极结构的顶面。
34.所述掺杂结构220可以为硅，在另一些实施例中，所述掺杂结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本实施例中，可以通过外延工艺形成所述掺杂结构220。
35.当器件为nmos器件时，所述掺杂结构内的掺杂离子为n型离子，所述n 型离子可以为p离子、as离子或sb离子；当器件为pmos器件时，所述掺杂结构内的掺杂离子为p型离子，所述p型离子可以为b离子、ga离子或in离子。
36.所述第一停止层230，用于在刻蚀层间介质层，形成用于容纳导电插塞的通孔时，作为刻蚀停止层，保护所述掺杂结220的顶部和所述栅极结构210的侧壁。所述第一停止层230的材料可以为氮化硅、氧化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者多种的组合，在本发明实施例中，所述第一停止层 230的材料可以为氮化硅。
37.需要说明的是，在本发明实施例中，所述栅极结构210之间还形成有与所述栅极结构210顶面齐平的第一层间介质层240，所述第一层间介质层240为形成栅极结构210工艺过程中形成的层结构，用于填充在所述栅极结构之间，为器件结构提供一定的支撑作用和占据工艺空间的作用。
38.所述第一层间介质层240的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者几种的组合，本发明在此不做具体的限定。
39.为保护所述栅极结构210的顶部，需要在所述栅极结构210顶部形成对应的刻蚀停止层，相应的，本发明实施例的形成方法进一步包括：
40.参考图5至图6，去除部分厚度的栅极结构210，形成第一凹槽250，其中，所述第一凹槽250的侧面暴露所述第一停止层230。
41.在本发明实施例中，所述第一凹槽250的侧面暴露所述第一停止层230，也就是说，在形成第一凹槽250时，不仅会去除栅极结构210的部分导电栅极 211，还去除了栅极结构210的部分侧墙212，从而使得后续形成在第一凹槽250 内的第二停止层与所述第一停止层230相连，进而在形成导电插塞的过程中，避免了由于对准误差导致的栅极结构的缺陷，从而提高了器件的性能。
42.具体的，所述第一凹槽250的形成步骤，可以包括：
43.参考图5，去除所述栅极结构顶部的部分厚度的导电栅极211，形成第一初始凹槽250’；
44.其中，所述第一初始凹槽，用于作为后续第二停止层的容纳空间。
45.在本发明实施例中，可以基于所述导电栅极的材料，确定具体的刻蚀工艺以去除部分厚度的导电栅极，可选的，可以采用湿法刻蚀或干法刻蚀或湿法刻蚀与干法刻蚀相结合的工艺。优选采用与基底暴露出的其他材料具有较高刻蚀选择比的工艺，对导电栅极进行刻蚀，从而不必在基底的其他部分形成掩膜，简化工艺流程，降低工艺成本。
46.参考图6，去除所述第一初始凹槽250’侧壁的侧墙212，形成第一凹槽250。
47.其中，通过去除所述第一初始凹槽250’侧壁的侧墙212，用于暴露所述栅极结构210侧壁的部分第一停止层230，从而使后续形成的第二停止层与所述第一停止层230相接，避免形成通孔的刻蚀工艺对栅极结构210造成影响。
48.在本发明实施例中，可以基于所述侧墙212的材料，确定具体的刻蚀工艺以去除所述侧墙212，可选的，可以采用湿法刻蚀或干法刻蚀或湿法刻蚀与干法刻蚀相结合的工艺。需要说明的是，基于侧墙的材料可能为混合材料，本步骤中可以采用具有较低刻蚀选择比的工艺，对侧墙进行刻蚀，从而实现对侧墙的彻底去除。
49.在本发明实施例中，可以采用等离子刻蚀工艺去除所述第一初始凹槽侧壁的侧墙，形成第一凹槽。可选的，所述等离子刻蚀工艺去除所述第一初始凹槽侧壁的侧墙的步骤中，采用的刻蚀气体包括碳氟气体，所述碳氟气体为cf4、 chf3、ch2f2、ch3f中的一种或多种，所述碳氟气体的流量为10sccm～50sccm。在本发明实施例中，所述刻蚀气体还可以包括n2，所述n2的流量为 0sccm～100sccm。
50.其中，所述等离子刻蚀工艺去除所述第一初始凹槽侧壁的侧墙的步骤中，源功率为100w～1000w，偏压功率为0w～5w，优选的，所述偏压功率可以为 0。需要说明的是，较低的偏压功率，用于降低离子刻蚀过程中，垂直方向的刻蚀速率。
51.在本发明实施例中，在所述去除所述第一初始凹槽侧壁的侧墙结构的步骤中，还可以同时去除部分与所述侧墙相接的部分第一停止层，以实现对侧墙的彻底清除。
52.接着，参考图7，在所述第一凹槽内形成第二停止层260；
53.所述第二停止层260，用于在后续刻蚀形成通孔时，避免所述栅极结构被同时刻蚀。
54.所述第二停止层260的材料可以为化硅、氧化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者多种。其中，若所述第二停止层的材料与所述第一停止层的材料相同，则应使所述第二停止层的厚度大于所述第一停止层的厚度。这样，在后续工艺需要刻蚀去除部分
所述第一停止层时，所述第二停止层会被同时刻蚀，而所述第二停止层的厚度大于所述第一停止层的厚度，可以在刻蚀去除部分所述第一停止层的同时，保留部分第二停止层以保护所述栅极结构。
55.在本实施例中，所述在所述第一凹槽内形成第二停止层的步骤，可以包括：形成覆盖所述第一凹槽和所述第一层间介质层的第二停止材料层；平坦化所述第二停止材料层，直至露出所述第一层间介质层，以剩余在所述第一凹槽内的第二停止材料层作为所述第二停止层。
56.其中，可以采用沉积工艺形成所述第二停止材料层，可以采用cmp(化学机械研磨)工艺平坦化所述第二停止材料层。
57.接着，参考图8至图11，在所述栅极结构之间形成导电插塞，所述导电插塞电连接所述掺杂结构。
58.其中，通过形成所述导电插塞，以实现对掺杂结构的电连接。
59.具体的，在本发明实施例中，所述在所述栅极结构之间形成导电插塞的步骤，可以包括：
60.参考图8，形成覆盖所述第二停止层260和所述第一层间介质层240的第二层间介质层270；
61.其中，可以以所述第一层间介质层240和所述第二层间介质层270作为覆盖所述栅极结构210和所述掺杂结构220的层间介质层。
62.所述第二层间介质层270的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者几种的组合。可选的，所述第二层间介质层270 与所述第一层间介质层240的材料相同，以便于后续层间介质层的刻蚀。
63.参考图9至图10，形成贯穿所述第一层间介质层240和所述第二层间介质层270的第一通孔，所述第一通孔至少暴露部分掺杂结构；
64.其中，所述第一通孔(包括280a和280b)用于为后续形成导电插塞提供容纳空间。
65.在本发明实施例中，形成所述第一通孔的步骤可以包括：在所述第二层间介质层上形成图形化的第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述第二层间介质层和所述第一层间介质层，形成第一初始通孔(参考图9中280a’和 280b’)，所述第一初始通孔暴露部分所述掺杂结构顶部的第一停止层；刻蚀去除所述第一初始通孔暴露的第一停止层，形成第一通孔(参考图10中280a和 280b)。
66.其中，所述第一掩膜层可以通过光刻显影工艺形成。所述第一初始通孔可以采用湿法刻蚀、干法刻蚀或湿法刻蚀与干法刻蚀结合的工艺形成，所述第一初始通孔的刻蚀过程中，以所述第一停止层为刻蚀停止层。在刻蚀去除所述第一初始通孔暴露的第一停止层的过程中，也可以采用湿法刻蚀、干法刻蚀或湿法刻蚀与干法刻蚀结合的工艺实现。
67.需要说明的是，在出现对准误差时，所述第一初始通孔的刻蚀过程中也可能暴露部分第二停止层(如图9中280b’所示)，基于本发明实施例中第一停止层与所述第二停止层相接，使得本发明实施例中的栅极结构在本步骤中并不会造成损伤。在刻蚀去除所述第一初始通孔暴露的第一停止层230的过程中，在第二停止层与所述第一停止层材料不同时，可以采用选择刻蚀比较大的刻蚀工艺去除所述第一停止层，保留所述第二停止层以保护所述栅极结构；在所述第二停止层与所述第一停止层材料相同时，基于所述第二停止层的厚度
大于所述第一停止层的厚度，在相同的刻蚀速率下，可以在刻蚀去除所述第一停止层的同时，保留至少部分厚度的第二停止层(参考图10中280b所示)，从而可以使剩余的第二停止层保护所述栅极结构。
68.参考图11，在所述第一通孔内形成与所述掺杂结构220电连接的导电插塞290；
69.所述导电插塞290可以通过沉积或电镀工艺形成。所述导电插塞的材料可以为al、cu、ag、au、pt、ni、ti、co或者w中的一种或多种。
70.具体的，所述形成导电插塞290的过程可以包括：形成覆盖所述第一通孔和所述第二层间介质层的导电材料层；平坦化所述导电材料层，去除所述第二层间介质层顶部的导电材料层，保留所述第一通孔内的导电材料层作为所述导电插塞。
71.在本发明实施例中，在形成第一凹槽时，使所述第一凹槽的侧壁暴露所述第一停止层，也就是说，在形成第一凹槽时，不仅会去除栅极结构的导电栅极，还去除了导电栅极一侧的侧墙，从而使得形成在第一凹槽内的第二停止层与所述第一停止层相连，进而在形成导电插塞的过程中，避免了由于对准误差导致的栅极结构的缺陷，从而提高了器件的性能。
72.在本发明另一实施例中，还提供了一种半导体结构的形成方法，在形成与所述第一停止层相接的第二停止层之后，还形成第一导电插塞，通过所述第一导电插塞作为自对准导电结构，从而易于所述导电插塞的形成。
73.具体的，与上一实施例不同的是，在所述第一凹槽内形成第二停止层之后，所述在所述栅极结构之间形成导电插塞的过程可以包括：
74.参考图12，去除所述掺杂结构220顶部的第一层间介质层240和第一停止层230，暴露所述掺杂结构220；
75.其中，通过去除所述第一层间介质层和所述掺杂结构顶部的第一停止层，可以在所述第一层间介质层和所述掺杂结构顶部的第一停止层占据的空间内形成与所述掺杂结构电连接的第一导电插塞，进而形成与所述第一导电插塞电连接的第二导电插塞。
76.具体的，可以采用湿法刻蚀、干法刻蚀或湿法刻蚀与干法刻蚀结合的工艺实现所述第一层间介质层和所述掺杂结构顶部的第一停止层的去除。
77.基于上一实施例中的描述可知，本发明实施例中基于第二停止层的存在，在进行第一停止层的去除过程中，不会损伤所述栅极结构。
78.参考图13，在所述栅极结构210之间形成与所述掺杂结构220电连接的第一导电插塞291，所述第一导电插塞291与所述第二停止层260的顶部齐平；
79.其中，所述第一导电插塞291用于实现掺杂结构220与第二导电插塞的电连接。所述第一导电插塞的材料可以为al、cu、ag、au、pt、ni、ti、co或者w中的一种或多种。
80.所述第一导电插塞的形成过程可以包括：形成覆盖所述掺杂结构和所述第二停止层的第一导电材料层；平坦化处理所述第一导电材料层，直至露出所述第二停止层，以剩余在所述栅极结构之间的第一导电材料层作为第一导电插塞。具体的，可以采用沉积工艺形成所述第一导电材料层，并可以采用cmp(机械化学研磨)工艺平坦化所述第一导电材料层。
81.参考图14，形成覆盖所述第一导电插塞291和所述第二停止层260的第三层间介质层300；
82.所述第三层间介质层300的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧
化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。具体可以通过沉积工艺形成。本实施例中，所述第三层间介质层作为层间介质层。
83.参考图15，形成贯穿所述第三层间介质层的第二通孔(包括310a和310b)，所述第二通孔至少暴露部分第一导电插塞291；
84.具体的，形成贯穿所述第三层间介质层的第二通孔的过程，可以包括：在所述第三层间介质层上形成图形化的第二掩膜层；以所述第二掩膜层为掩膜，刻蚀去除所述第三层间介质层，直至暴露至少部分第一导电插塞。
85.其中，所述第二掩膜层可以为光刻胶掩膜。可选的，可以采用湿法刻蚀、干法刻蚀或湿法刻蚀与干法刻蚀结合的工艺实现第三层间介质层的刻蚀。
86.可以理解的是，基于第二停止层260和第一导电插塞291的存在，本发明实施例中的第二通孔的深度变小，使得刻蚀工艺更加简化，且刻蚀工艺精度要求降低。并且，基于第二停止层260的存在，使得本发明实施例中的第二通孔只要暴露部分第一导电插塞(如图中的310b所示)即可，从而使得光刻精度要求也对应降低，即便光刻存在少量误差，仍不会对栅极结构造成刻蚀损伤。
87.参考图16，在所述第二通孔内形成与所述第一导电插塞291电连接的第二导电插塞292，以所述第一导电插塞291和所述第二导电插塞292作为所述导电插塞。
88.其中，所述第二导电插塞292用于实现与第一导电插塞291的电连接。所述第二导电插塞292的材料可以为al、cu、ag、au、pt、ni、ti、co或者w 中的一种或多种。
89.所述第一导电插塞291的形成过程可以包括：形成覆盖所述第二通孔和所述第三层间介质层的第二导电材料层；平坦化处理所述第二导电材料层，直至露出所述第三层间介质层，以剩余在所述第二通孔内的第二导电材料层作为第二导电插塞。具体的，可以采用沉积工艺形成所述第二导电材料层，并可以采用cmp(机械化学研磨)工艺平坦化所述第二导电材料层。
90.本发明实施例中，基于形成在第一凹槽内的第二停止层与所述第一停止层相连，避免了由于对准误差导致的栅极结构的缺陷，进一步通过形成第一导电插塞作为自对准导电结构，从而减小了用于形成导电插塞的通孔(第二通孔) 的深度，进而使所述导电插塞易于对准，且易于形成，进一步避免了由于对准误差或刻蚀误差导致的栅极结构的缺陷，从而提高了器件的性能。
91.在本发明的又一实施例中，还提供了一种半导体结构，参考图7，示出了本发明又一实施例中的半导体结构的结构示意图。
92.所述半导体结构，包括：
93.基底，所述基底包括衬底200、位于所述衬底上的多个栅极结构210、位于所述栅极结构之间的掺杂结构220，以及保形覆盖在所述栅极结构210之间的掺杂结构220顶部和所述栅极结构210的侧壁上的第一停止层230；
94.位于所述栅极结构顶部的第二停止层，所述第二停止层与所述第一停止层相接。
95.所述衬底200用于为其他结构提供支撑。在本发明实施例中，所述衬底200 的材料可以为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。所述衬底200可以为平面的衬底，也可以为立体型的衬底，例如，所
述衬底可以为形成有鳍部结构的衬底。
96.所述栅极结构210用于作为器件的栅极实现对器件的控制。所述栅极结构 210可以包括导电栅极211和位于所述导电栅极211两侧的侧墙212，其中，导电栅极211用于产生相应的电场实现对器件沟道的控制，侧墙212用于隔离所述导电栅极211与其他器件结构。
97.所述导电栅极211的材料可以为al、cu、ag、au、pt、ni、ti、co或者 w等金属材料，也可以为其他导电材料。所述侧墙212的材料可以为sioc， sioch，sic，sicn，sio2，sin，sion中的一种或多种。需要说明的是，所述侧墙212基于隔离导电栅极211的作用形成，通常材料为多种材料的混合材料，或者由多种材料的叠层构成，特别是，在所述侧墙中，通常包括低介电常数(low-k)层，该低介电常数层通常易于刻蚀，例如该低介电常数(low-k) 层可以为含碳的sin层，在刻蚀过程中，与第一停止层的刻蚀选择比极小，从而极易在刻蚀过程中被同时刻蚀去除。
98.所述掺杂结构220用于作为器件结构的源/漏结构，与器件的栅极结构共同实现对器件的控制。其中，参考图7，本发明实施例中，所述掺杂结构220的顶面低于所述栅极结构的顶面。
99.所述掺杂结构220可以为硅，在另一些实施例中，所述掺杂结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
100.当器件为nmos器件时，所述掺杂结构内的掺杂离子为n型离子，所述n 型离子可以为p离子、as离子或sb离子；当器件为pmos器件时，所述掺杂结构内的掺杂离子为p型离子，所述p型离子可以为b离子、ga离子或in离子。
101.所述第一停止层230，用于在刻蚀层间介质层，形成用于容纳导电插塞的通孔时，作为刻蚀停止层，保护所述掺杂结220的顶部和所述栅极结构210的侧壁。所述第一停止层230的材料可以为氮化硅、氧化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者多种的组合，在本发明实施例中，所述第一停止层 230的材料可以为氮化硅。
102.所述第二停止层260，用于在刻蚀层间介质层，形成用于容纳导电插塞的通孔时，作为刻蚀停止层，保护所述栅极结构210的顶部。所述第二停止层260 的材料可以为化硅、氧化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者多种。其中，若所述第二停止层的材料与所述第一停止层的材料相同，则应使所述第二停止层的厚度大于所述第一停止层的厚度。这样，在后续工艺需要刻蚀去除部分所述第一停止层时，所述第二停止层会被同时刻蚀，而所述第二停止层的厚度大于所述第一停止层的厚度，可以在刻蚀去除部分所述第一停止层的同时，保留部分第二停止层以保护所述栅极结构。
103.需要说明的是，在本发明实施例中，所述栅极结构210之间还设置有与所述栅极结构210顶面齐平的第一层间介质层240，所述第一层间介质层240为形成栅极结构210工艺过程中形成的层结构，用于填充在所述栅极结构之间，为器件结构提供一定的支撑作用和占据工艺空间的作用。
104.所述第一层间介质层240的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者几种的组合，本发明在此不做具体的限定。
105.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
106.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。