层叠式存储器件的制作方法

层叠式存储器件
1.相关申请的交叉引用
2.本技术要求于2020年8月10日向韩国知识产权局提交的申请号为10-2020-0099974的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.各种实施例通常可以涉及半导体集成电路器件，并且更具体地，涉及层叠式存储器件。


背景技术：

4.为了满足消费者的性能和成本需求，已经提高了半导体器件的集成度。因为半导体器件的集成度是确定其成本的重要因素，所以提高的集成度尤其重要。
5.在常规的二维或平面半导体器件中，集成度可以由单位存储单元的面积来确定，因此，集成度可以受到用于形成精细图案的技术的极大影响。然而，可能使用昂贵的设备来形成精细图案。因此，尽管可以提高二维半导体器件的集成度，但是集成度可能受到成本的限制。因此，可以考虑包括三维布置的存储单元的三维半导体器件。


技术实现要素：

6.在本公开的示例性实施例中，一种层叠式存储器件可以包括多个下部字线、位线、多个上部字线、多个下部存储单元以及多个上部存储单元。多个下部字线可以在第一方向上延伸。位线可以位于多个下部字线上方。位线可以在与第一方向交叉的第二方向上延伸。多个上部字线可以位于位线上方。多个上部字线可以在第一方向上延伸。下部存储单元中的每个可以包括位于多个下部字线与位线之间的下部电容器和下部开关元件。上部存储单元中的每个可以包括位于位线与多个上部字线之间的上部开关元件和上部电容器。
7.在示例实施例中，层叠式存储器件还可以包括：多个子字线驱动器，其连接到多个下部字线和多个上部字线，以选择多个下部字线和多个上部字线中的任意一个。
8.在示例性实施例中，多个下部字线可以对应于多个上部字线。多个下部字线可以基本平行于多个上部字线。多个下部存储单元和多个上部存储单元可以关于位线而对称地叠放。层叠式存储器件还可以包括：子字线驱动器，其共同连接到下部字线和上部字线，以同时选择下部字线和上部字线。
9.在示例性实施例中，从位线到任意下部开关元件的栅极的高度可以不同于从位线到其他相邻的下部开关元件的栅极的高度。从位线到任意上部开关元件的栅极的高度可以不同于从位线到其他相邻的上部开关元件的栅极的高度。
10.在示例性实施例中，任意下部开关元件的栅极可以与位线的底表面间隔开第一高度。其他相邻的下部开关元件的栅极可以与位线的底表面间隔开不同于第一高度的第二高度。面对任意下部开关元件的上部开关元件的栅极可以与位线的上表面间隔开第二高度。可以与面对的上部开关元件相邻并且连接到同一上部字线的其他上部开关元件的栅极可
以与位线的上表面间隔开第一高度。
11.在本公开的示例性实施例中，一种层叠式存储器件可以包括第一存储阵列层和第二存储阵列层。第一存储阵列层可以包括第一位线、多个下部存储单元和多个上部存储单元。多个下部存储单元可以连接到第一位线的下表面。多个上部存储单元可以连接到第一位线的上表面。第二存储阵列层可以层叠在第一存储阵列层上。第二存储阵列层可以包括第二位线、多个下部存储单元和多个上部存储单元。多个下部存储单元可以连接到第二位线的下表面。多个上部存储单元可以连接到第二位线的上表面。第一位线与第二位线可以彼此平行地延伸。
12.在示例性实施例中，下部开关元件和上部开关元件中的每个可以包括柱体、栅极和源极/漏极。柱体可以在第二存储阵列层的层叠方向上延伸。栅极可以被配置为包围柱体。源极/漏极可以被形成在栅极的两侧的柱体中。与同一下部字线连接的下部开关元件或者与同一上部字线连接的上部开关元件的漏极长度可以不同于其他相邻的下部开关元件或其他相邻的上部开关元件的漏极长度。
附图说明
13.通过结合附图进行的以下详细描述，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，其中：
14.图1a和图1b是示出根据示例性实施例的半导体存储器件的框图。
15.图2是示出根据示例性实施例的层叠式存储器件的电路图。
16.图3是示出根据示例性实施例的层叠式存储器件的电路图。
17.图4是示出根据示例性实施例的层叠式存储器件的立体图。
18.图5是示出根据示例性实施例的层叠式存储器件的下部存储单元的截面图。
19.图6是示出根据示例性实施例的层叠式存储器件的上部存储单元的截面图。
20.图7是示出根据示例性实施例的在下部字线与子字线驱动器之间的连接的平面图。
21.图8是示出根据示例性实施例的在上部字线与子字线驱动器之间的连接的平面图。
22.图9a和图9b是示出根据示例性实施例的层叠式存储器件的立体图。
23.图10是示出根据示例性实施例的沿字线的延伸方向截取的层叠式存储器件的截面图。
24.图11是示出根据示例性实施例的层叠式存储器件的立体图。
25.图12是示出图11中的层叠式存储器件的存储单元的等效电路图。
26.图13是示出根据示例性实施例的层叠式存储器件的立体图。
27.图14是示出根据示例性实施例的制造层叠式存储器件的存储阵列的方法的流程图。
具体实施方式
28.将参考附图更详细地描述本教导的各种实施例。附图是各种实施例(和中间结构)的示意图。照此，可以预期例如由于制造技术和/或公差导致的图示的配置和形状的变化。
因此，所描述的实施例不应被解释为限于本文中所示的特定配置和形状，而是可以包括不脱离如所附权利要求书所限定的本教导的精神和范围的配置和形状上的偏差。
29.本文中参考理想实施例的截面图和/或平面图对本教导进行描述。然而，这些实施例不应被解释为对本教导的构思进行限制。尽管将示出和描述本教导的一些实施例，但是本领域普通技术人员将理解，可以在不脱离本教导的原理和精神的情况下在这些实施例中做出改变。
30.图1a和图1b是示出根据示例性实施例的半导体存储器件的框图。
31.参考图1a和图1b，半导体存储器件可以包括布置在衬底sub上的外围电路区域pc和单元阵列ca。
32.衬底sub可以包括单晶半导体层。例如，衬底sub可以包括块体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、锗硅衬底、通过选择性外延生长工艺形成的外延层，等等。
33.单元阵列ca可以包括多个存储单元。每个存储单元可以包括一个开关元件和一个储存元件。在示例性实施例中，存储单元可以包括使用电容器作为储存元件的dram存储单元。
34.外围电路区域pc可以包括用于执行单元阵列ca的存储操作的电路元件。
35.如图1a所示，半导体存储器件可以包括在衬底sub上的外围电路区域pc以及层叠在外围电路区域pc上的单元阵列ca。外围电路区域pc可以与单元阵列ca重叠，以减小由衬底sub上的外围电路区域pc和单元阵列ca占据的面积。
36.如图1b所示，半导体存储器件可以包括在衬底sub上彼此相邻的单元阵列ca和外围电路区域pc。
37.图2是示出根据示例性实施例的层叠式存储器件的电路图。在图2中，存储阵列可以包括在一个位线与多个字线之间的存储单元。
38.参考图2，存储阵列层可以包括位于位线bl上方和下方的多个存储单元mc。例如，当将n个存储单元连接到一个存储阵列层ca中的一个位线bl时，第一字线wl1至第(n/2)字线wln/2可以位于位线bl下方。第(n/2 1)字线wln/2 1至第n字线wln可以位于位线bl的上方。因此，存储单元mc可以形成在位线bl与第一字线wl1至第(n/2)字线wln/2之间以及位线bl与第(n/2 1)字线wln/2 1至第n字线wln之间的交叉点处。在附图中，mc_b可以指在位线bl下方的存储单元，并且mc_u可以指在位线bl上方的存储单元。
39.每个存储单元mc可以包括开关元件sw和电容器c。开关元件sw可以包括晶体管。晶体管可以包括与字线(wl1至wln中的任意一个)连接的栅极、与位线bl连接的漏极以及与电容器c连接的源极。电容器c可以连接在开关元件sw与电容器电压端子v
cp
之间。电容器c可以包括储存电极、电介质层和板式电极。储存电极可以电连接到开关元件sw的漏极。板式电极可以电连接到电容器电压端子v
cp
。
40.在位线bl下方的存储单元mc_b与在位线bl上方的存储单元mc_u可以关于位线bl而对称地叠放。
41.图3是示出根据示例性实施例的层叠式存储器件的电路图。为了便于说明，示出了层叠式存储器件包括三个位线和六个字线。在不同的实施例中可以存在不同数量的位线和/或字线。
42.参考图3，第一位线bl1至第三位线bl3可以在第一方向d1上延伸。第一位线bl1至
第三位线bl3可以彼此平行。此外，第一位线bl1至第三位线bl3可以以均匀的间隙彼此间隔开。第一字线wl1至第六字线wl6可以在与第一方向d1交叉的第二方向d2上延伸。对于一个实施例，交叉的方向是指所述方向彼此不平行。对于另一实施例，交叉的方向是指方向彼此垂直。第一字线wl1至第六字线wl6可以彼此平行。此外，第一字线wl1至第六字线wl6可以以均匀的间隙彼此间隔开。例如，第一字线wl1至第三字线wl3可以位于第一位线bl1至第三位线bl3下方。第四字线wl4至第六字线wl6可以位于第一位线bl1至第三位线bl3上方。即，第四字线wl4至第六字线wl6可以在第三方向d3上被布置在与第一字线wl1至第三字线wl3间隔开的位置。此外，位线bl下方的字线wl1～wl3和位线bl上方的字线wl4～wl6可以延伸而彼此面对。
43.存储单元mc可以位于第一位线bl1至第三位线bl3与第一字线wl1至第六字线wl6之间的交叉点处。
44.例如，连接在第一位线bl1与第一字线wl1之间的第一存储单元mca和连接在第一位线bl1与第六字线wl6之间的第二存储单元mcb可以共同连接到第一位线bl1。在诸如写入操作和读取操作的存储操作期间，可以根据第一字线wl1或第六字线wl6的使能来选择第一存储单元mca和第二存储单元mcb中的任意一个。为了选择与一个位线bl连接的存储单元中的任意一个，可以将第一字线wl1至第六字线wl6连接到子字线驱动器(未示出)。稍后将描述字线wl1～wl6与子字线驱动器之间的连接。当第一字线wl1和第六字线wl6被共同连接到一个子字线驱动器时，可以同时选择第一存储单元mca和第二存储单元mcb。当选择了第二存储单元mcb时，因为电压可以不被施加到第二位线bl，所以连接在第六字线wl6与第二位线bl2之间的第三存储单元mcc可以不执行该存储操作。
45.此外，尽管在附图中未示出，但是位线bl1～bl3中的每一个可以与图1a和图1b中的外围电路区域pc中的列控制电路(诸如感测放大器)电连接。子字线驱动器也可以布置在外围电路区域pc中。
46.图4是示出根据示例性实施例的层叠式存储器件的立体图，图5是示出根据示例性实施例的层叠式存储器件的下部存储单元的截面图，以及图6是示出根据示例性实施例的层叠式存储器件的上部存储单元的截面图。
47.参考图4、图5和图6，下部存储单元mc_b可以以矩阵形状布置在下部板式布线110上方。下部板式布线110可以被形成在半导体衬底上。基底层(未示出)可以介于下部板式布线110与半导体衬底(未示出)之间。基底层可以包括多个导电层、多个绝缘层以及各种电路元件。当层叠式存储器件具有图1a中的结构时，基底层可以包括外围电路区域pc。
48.每个下部存储单元mc_b可以包括电容器c和开关元件sw(下文中，称为下部开关元件)。如图5所示，电容器c可以包括板式电极120、电介质层125和储存电极128。电容器c可以形成在下部板式布线110上的第一绝缘中间层115中。电容器c可以电连接到其他相邻的电容器c。
49.例如，下部存储单元mc_b中的电容器c的板式电极120可以具有圆筒形状，其具有开放的上表面。电介质层125可以被形成在板式电极120的内表面上。储存电极128可以形成在电介质层125上以填充圆筒形板式电极120的内部空间。板式电极120和储存电极128可以包括掺杂有杂质的多晶硅层，而不限于特定的层内。因此，板式电极120和储存电极128可以包括各种导电层。
50.下部开关元件sw可以形成在电容器c上。下部开关元件sw可以与储存电极128电连接。例如，下部开关元件sw可以包括具有垂直沟道的晶体管。垂直沟道可以起作用从而在第三方向d3上产生电流路径。例如，下部开关元件sw可以包括全环栅(gaa，gate all around)型晶体管。
51.下部开关元件sw可以包括柱体130以及被配置为围绕柱体130的栅极140。
52.柱体130可以在第三方向d3上从储存电极128开始延伸。例如，柱体130可以包括半导体材料，其用于根据外部电场而选择性地产生沟道。柱体130的下部区域和上部区域可以以杂质重掺杂以限定源极s和漏极d。
53.栅极140可以具有环形形状，其被配置为围绕柱体130的在源极s与漏极d之间的部分。栅极140可以电连接到在第二方向d2上与其他相邻位线bl连接的下部开关元件sw的栅极，以形成字线wl1～wl3。栅极140可以包括掺杂有导电杂质的多晶硅层、金属层等。字线wl1～wl3可以与外围电路区域中的第一级字线驱动器电连接。栅极绝缘层135可以介于柱体130与栅极140之间。
54.第二绝缘中间层145可以被形成在下部开关元件sw之间，以将相邻的下部开关元件sw彼此电隔离。
55.位线bl1～bl3可以在第一方向d1上在第二绝缘中间层145上延伸。位线bl1～bl3可以电连接到在位线bl1～bl3下方的下部开关元件sw的漏极d。此外，位线bl1～bl3的端部可以电连接到形成在外围电路区域中的感测放大器。
56.如图6所示，上部存储单元mc_u可以以矩阵形状形成在位线bl上。每个上部存储单元mc_u可以包括电容器c
′
和开关元件sw
′
(下文中，称为上部开关元件)。为了关于位线bl对称地叠放上部存储单元mc_u和下部存储单元mc_b，可以在位线bl上顺序地层叠上部开关元件sw
′
和电容器c
′
。
57.类似于下部存储单元mc_b的下部开关元件sw，上部开关元件sw
′
可以包括柱体150和栅极158。柱体150可以在第三方向d3上从位线bl的选定区域开始延伸。柱体150的下部区域和上部区域可以以杂质重掺杂或高度掺杂以形成漏极d和源极s。栅极158可以具有环形形状，其被配置为围绕在源极s与漏极d之间的柱体150。上部开关元件sw
′
的栅极158可以被电连接到在第二方向d2上与其他相邻位线bl连接的上部开关元件sw
′
的栅极158，以形成字线wl4～wl6。栅极绝缘层155可以介于柱体150与栅极158之间。
58.第三绝缘中间层160可以被形成在上部开关元件sw
′
之间，以将相邻的上部开关元件sw
′
彼此电隔离。
59.类似于下部存储单元mc_b的电容器c，电容器c
′
可以包括储存电极183、电介质层185和板式电极190。电容器c
′
的板式电极190可以具有对称地布置在电容器c的板式电极120与位线bl1～bl3之间的形状。电容器c
′
的储存电极183可以具有从柱体150的源极s延伸的圆柱形状。电介质层185可以被形成在储存电极183的暴露表面上。因此，板式电极190可以具有圆筒形，其具有开放的下表面。第四绝缘中间层170可以介于电容器c
′
之间，以使相邻的电容器c
′
彼此电隔离。可以在第四绝缘中间层170与板式电极190上形成上部板式布线195。
60.如图4所示，上部板式布线195和下部板式布线110可以经由接触件ct彼此电连接。接触件ct可以被部分地拉出以与电容器电压端子v
cp
电连接。
61.图7是示出根据示例性实施例的在下部字线与子字线驱动器之间的连接的平面图，以及图8是示出根据示例性实施例的在上部字线与子字线驱动器之间的连接的平面图。在图7和图8中，为了便于说明，层叠式存储器件可以包括六个位线bl1～bl6和八个字线wl1～wl8。八个字线wl1～wl8可以基于位线bl1～bl6被分成两组，每组四个字线。
62.参考图7，第一字线wl1至第四字线wl4可以布置在位线bl1～bl6上方。第一字线wl1至第四字线wl4中的每一个可以被连接到第一级子字线驱动器swd1。为了提高布置效率，与第一字线wl1和第三字线wl3连接的第一级子字线驱动器swd1可以被布置在第一字线wl1和第三字线wl3的一个边缘处。与第二字线wl2和第四字线wl4连接的第一级子字线驱动器swd1可以被布置在第二字线wl2和第四字线wl4的另一边缘处。
63.参考图8，第五字线wl5至第八字线wl8可以布置在位线bl1～bl6上方。第五字线wl5至第八字线wl8可以与第一至第四字线wl1至wl4重叠。第五字线wl5至第八字线wl8中的每一个可以被连接到第二级子字线驱动器swd2。为了提高布置效率，与第六字线wl6和第八字线wl8连接的第二级子字线驱动器swd2可以被布置在第六字线wl6和第八字线wl8的一个边缘处。与第五字线wl5和第七字线wl7连接的第二级子字线驱动器swd2可以被布置在第五字线wl5和第七字线wl7的另一边缘处。
64.第二级子字线驱动器swd2可以布置在第一级子字线驱动器swd1的外侧。第五字线wl5至第八字线wl8的长度可以比第一字线wl1至第四字线wl4的长度长，使得第五字线wl5至第八字线wl8可以连接到第二级子字线驱动器swd2。例如，与不同字线连接的字线驱动器swd2可以根据行地址来选择性地驱动。
65.例如，第一级子字线驱动器swd1和第二级子字线驱动器swd2可以位于相同平面或不同平面上。如图1a所示，第一级子字线驱动器swd1和第二级子字线驱动器swd2可以布置在存储阵列下方的外围电路区域pc中。第一级子字线驱动器swd1和第二级子字线驱动器swd2可以通过垂直的接触件与对应的字线电连接。
66.尽管第一级子字线驱动器swd1和第二级子字线驱动器swd2可以具有相同的名称，但是第一级子字线驱动器swd1和第二级子字线驱动器swd2可以被配置为根据不同的控制信号而选择第一字线wl1至第八字线wl8中的任意一个。
67.参考图1至图8，层叠式存储器件可以包括存储单元，所述存储单元可以被连接到一个位线、被划分成在上部平面上的上部存储单元和在下部平面上的下部存储单元。因此，位线的长度可以减小约50％。通过减小位线的长度，可以减小用于确定dram器件的位线的电容，以提高信号传输特性和储存特性。此外，当位线的长度保持为常规长度时，可以将2n个存储单元连接到一个位线，以将集成度提高约200％。
68.图9a和图9b是示出根据示例性实施例的层叠式存储器件的立体图。图10是示出根据示例性实施例的沿字线延伸的方向截取的层叠式存储器件的截面图。例如，图10示出了第一字线wl1和第六字线wl6。
69.参考图9a，栅极140a和140c可以位于第一位线bl1下方。栅极140a和140c可以与第一字线wl1和第三字线wl3连接。栅极140a和140c可以与第一位线bl1的底表面间隔开第一高度h1。栅极140b可以位于第一位线bl1下方。栅极140b可以与第二字线wl2连接。栅极140b可以与第一位线bl1的底表面间隔开比第一高度h1大的第二高度h2。在第一位线bl1下方的开关元件sw的栅极140a、140b和140c的高度可以不同于相邻的开关元件sw的栅极140a、
140b和140c的高度。
70.栅极158a和158c可以位于第一位线bl1上方。栅极158a和158c可以与第四字线wl4和第六字线wl6连接。栅极158a和158c可以与第一位线bl1的上表面间隔开第二高度h2。栅极158b可以位于第一位线bl1下方。栅极158b可以与第五字线wl5连接。栅极158b可以与第一位线bl1的上表面间隔开第一高度h1。在第一位线bl1上方的开关元件sw
′
的栅极158a、158b和158c的高度可以不同于相邻的开关元件sw
′
的栅极158a、158b和158c的高度。
71.当下部开关元件sw的栅极140a或140c具有高度h1时，与下部开关元件sw的栅极140a或140c相对应的上部开关元件sw
′
的栅极158c或158a可以具有第二高度h2。当下部开关元件sw的栅极140b具有距第一位线bl1的高度h2时，与下部开关元件sw的栅极140b相对应的上部开关元件sw
′
的栅极158b可以具有第一高度h1。
72.在第一位线bl1与栅极140或158之间的长度(即，第一高度h1或第二高度h2)可以对应于开关元件sw和sw
′
的漏极长度。因此，与相同的下部字线或上部字线wl1～wl6连接的下部开关元件sw或上部开关元件sw
′
的漏极长度可以不同于其他相邻的下部开关元件或上部开关元件的漏极长度。
73.参考图9b，在与第一位线bl1相邻的第二位线bl2中，在与第二字线wl2连接的下部开关元件sw之中的栅极140b可以与第二位线bl2间隔开第一高度h1。与第一字线wl1和第三字线wl3连接的栅极140a和140c可以与第二位线bl2的底表面间隔开第二高度h2。
74.此外，在可以与第二位线bl2连接的上部开关元件sw
′
之中的与第四字线wl4和第六字线wl6连接的栅极158a和158c可以与第二位线bl2的上表面间隔开第一高度h1。与第五字线wl5连接的栅极158b可以与第二位线bl2间隔开第二高度h2。
75.结果，如图10所示，字线wl1和wl6可以以之字形布置，以具有相对于位线bl1、bl2和bl3的高度差。因此，尽管可以形成gaa型栅极，但是可以确保足够的布线裕度。
76.图11是示出根据示例性实施例的层叠式存储器件的立体图，以及图12是示出图11中的层叠式存储器件的存储单元的等效电路图。
77.参考图11，相对于位线bl而彼此面对的上部字线和下部字线可以共同连接到一个子字线驱动器swd。例如，在位线bl下方的第一字线wl1和在位线bl上方的第一字线wl1可以共同连接到第一字线驱动器swd1-1。在位线bl下方的第二字线wl2和在位线bl上方的第二字线wl2可以共同连接到第二字线驱动器swd1-2。在位线bl下方的第三字线wl3和在位线bl上方的第三字线wl3可以共同连接到第三字线驱动器swd1-3。
78.例如，当从第一字线驱动器swd1-1输出选择信号时，上部第一字线wl1和下部第一字线wl1可以同时被使能。通过将上部第一字线wl1和下部第一字线wl1使能，与上部第一字线wl1和下部第一字线wl1连接的上部开关元件sw
′
和下部开关元件sw可以同时被导通。
79.在图11中，附图标记bl_c可以表示被配置为将位线bl与在外围电路区域pc中的电路连接的接触件，例如，被配置为将位线bl与感测放大器blsa或列开关(未示出)电连接的接触件。可以对一个位线bl设置多个接触件bl_c。每个接触件bl_c可以包括单个导电层或层叠的导电层。
80.因此，如图12所示，层叠式存储器件可以包括在位线bl与电容器电压端子v
cp
之间彼此并联连接的上部电容器c和下部电容器c
′
。结果，存储单元可以具有提高的电容。例如，存储单元可以在不增大电容器高度的情况下实现期望的电容。
81.图13是示出根据示例性实施例的层叠式存储器件的立体图。
82.参考图13，第二存储阵列层ca2可以层叠在第一存储阵列层ca1上。第一存储阵列层ca1可以包括与下部存储单元mc_b1和上部存储单元mc_u1连接的第一级位线1-bl。第二存储阵列层ca2可以包括与下部存储单元mc_b2和上部存储单元mc_u2连接的第二级位线2-bl。
83.例如，第一级位线1-bl和第二级位线2-bl可以通过多个接触件ct1和ct2与感测放大器s/a电连接。
84.因此，可以层叠至少两个存储阵列层(例如，ca1和ca2)以提高存储器件的容量。
85.图14是示出根据示例性实施例的制造层叠式存储器件的存储阵列的方法s10的流程图。
86.参考图14，用于制造层叠式存储器件的存储阵列方法s10可以包括用于在半导体衬底上形成下部电容器c的步骤s1。可以以各种形状、通过各种方法并由各种材料来形成下部电容器c。尽管在附图中未示出，但是方法s10还可以包括在形成下部电容器c之前形成外围电路。
87.在形成下部电容器c之后，在步骤s2中，可以在下部电容器c上形成下部开关元件sw。下部开关元件sw可以电连接到下部电容器c。下部开关元件sw可以包括具有垂直沟道的晶体管。可以通过传统或新颖的方式将下部开关元件sw形成为各种形状。
88.在形成下部开关元件sw之后，在步骤s3中，可以在下部开关元件sw上形成位线bl。位线bl可以电连接到下部开关元件sw。
89.在形成位线bl之后，在步骤s4中，可以在位线bl上形成上部开关元件sw
′
。上部开关元件sw
′
可以电连接到位线bl。与下部开关元件sw类似，上部开关元件sw
′
可以包括具有垂直沟道的晶体管。上部开关元件sw
′
和下部开关元件sw可以关于位线bl彼此对称。
90.在步骤s5中，可以在上部开关元件sw
′
上形成上部电容器c
′
。上部电容器c
′
可以电连接到上部开关元件sw
′
。上部电容器c
′
可以与下部电容器c对称。这样，可以完成层叠式存储器件的一个存储阵列层。上述用于形成存储阵列层的步骤可以至少重复一次，以完成层叠式存储器件的另外的存储阵列层。
91.根据示例实施例，多个上部字线可以被布置在多个位线上方和多个下部字线可以被布置在多个位线下方，以在多个位线与多个上部字线和多个下部字线之间的交叉点处形成多个dram存储单元。可以提高集成度并且可以减小位线的电容，从而提高存储容量。
92.上面描述的实施例旨在说明而非限制本教导。可能有各种替代方案和等效方案。本教导不限于本文中所描述的实施例。本教导也不限于任何特定类型的半导体器件。鉴于本公开，其他增加、减少或修改是可能的，并且预期落入所附权利要求的范围内。