半导体存储装置及半导体存储装置的制造方法与流程

半导体存储装置及半导体存储装置的制造方法
1.[相关申请的交叉参考]
[0002]
本技术案享有以日本专利申请2020-139687号(申请日：2020年8月20日)作为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的所有内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。


背景技术：

[0004]
有一种半导体存储装置，其具备诸如连接上层配线与下层配线的接点等的贯通指定膜的柱状体。为了确实地贯通指定膜，有时会在半导体存储装置的设计阶段，以柱状体的纵横比小于指定值的方式扩大柱状体的截面面积。由此，半导体存储装置的尺寸增大。


技术实现要素：

[0005]
本发明要解决的问题是提供一种能够在不扩大截面面积的情况下形成贯通指定膜的柱状体的半导体存储装置及半导体存储装置的制造方法。
[0006]
实施方式的半导体存储装置具备：多个柱状体，贯通指定膜；以及梁部，到达所述指定膜的比所述多个柱状体浅的指定深度，以窄于所述多个柱状体的宽度连结所述多个柱状体。
附图说明
[0007]
图1(a)、(b)是表示实施方式的半导体存储装置的概略构成例的图。
[0008]
图2(a)～(h)是表示实施方式的半导体存储装置的详细构成例的图。
[0009]
图3(a)～(c)是表示实施方式的半导体存储装置的制造方法的顺序的一例的图。
[0010]
图4(c)～(h)是表示实施方式的半导体存储装置的制造方法的顺序的一例的图。
[0011]
图5(a)～(c)是表示实施方式的变化例的半导体存储装置的制造方法的顺序的一例的图。
具体实施方式
[0012]
以下，参照附图，对本发明进行详细说明。另外，本发明不受下述实施方式限定。此外，下述实施方式中的构成要素中包含业者能够容易地假想到的要素或者实质上相同的要素。
[0013]
(半导体存储装置的构成例)
[0014]
图1是表示实施方式的半导体存储装置1的概略构成例的图。图1(a)是表示半导体存储装置1的整体构成的沿x方向的示意性剖视图，图1(b)是半导体存储装置1的横剖视图。
[0015]
如图1所示，半导体存储装置1在衬底sb上具备周边电路cua、存储区域mr、贯通接点区域tpc及阶梯区域sr。
[0016]
衬底sb例如是硅衬底等半导体衬底。在衬底sb上配置着包含晶体管tr及配线等的周边电路cua。周边电路cua有助于下述存储单元的动作。
[0017]
周边电路cua由绝缘层50覆盖。在绝缘层50上配置着源极线sl。在源极线sl上积层有多条字线wl。
[0018]
多条字线wl在y方向上被多个接点li分割。也就是说，多个接点li各自在沿字线wl的面的x方向上有长度方向，在积层方向上贯通字线wl。
[0019]
在多个接点li之间配置着存储区域mr、贯通接点区域tpc及配置在字线wl的两端部的阶梯区域sr。多个接点li之间的这些构成称为区块blk。
[0020]
在存储区域mr，以矩阵状配置着在积层方向上贯通字线wl的多个支柱pl。在支柱pl与字线wl的交叉部形成多个存储单元。由此，半导体存储装置1例如构成为在存储区域mr中三维配置着存储单元的三维非易失性存储器。在支柱pl的上端部配置着连接支柱pl与位线等上层配线的插塞。
[0021]
阶梯区域sr具有多条字线wl以阶梯状被引出的构成。在以阶梯状被引出的多条字线wl的各个阶台(terrace)部配置着连接字线wl与上层配线等的接点cc。另外，在本说明书中，规定阶梯区域sr的各阶的阶台面所朝的方向为上方向。
[0022]
贯通接点区域tpc具有夹在排列于y方向上的2个障壁层br之间的绝缘区域nr。障壁层br各自在x方向上有长度方向，在积层方向上贯通字线wl。因障壁层br的遮挡，字线wl未配置在绝缘区域nr中。在绝缘区域nr中配置着将配置在下方的衬底sb上的周边电路cua与各种上层配线等连接的多个接点c4。
[0023]
在多个接点c4之间配置着连结多个接点c4的梁部bm。梁部bm具有比接点c4的y方向的宽度窄的宽度，例如连结排列在x方向上的多个接点c4，沿x方向延伸。梁部bm也可以配置在x方向端部的接点c4的外侧。
[0024]
在贯通接点区域tpc的除绝缘区域nr之外的区域，以矩阵状配置着在积层方向上贯通字线wl的多个柱状部hr。柱状部hr也配置在阶梯区域sr中。在半导体存储装置1的制造步骤中，柱状部hr作为支撑半导体存储装置1的支柱发挥作用。
[0025]
其次，利用图2，对半导体存储装置1的详细构成例进行说明。图2是表示实施方式的半导体存储装置1的详细构成例的图。
[0026]
图2(a)是贯通接点区域tpc的沿指定字线wl的面的横剖视图。图2(b)是存储区域mr的沿指定字线wl的面的横剖视图。
[0027]
图2(c)是图2(a)的a-a'线上的障壁层br的纵剖视图。图2(d)是图2(a)的b-b'线上的梁部bm的纵剖视图。图2(e)是图2(a)的c-c'线上的接点c4的纵剖视图。图2(f)是图2(a)的d-d'线上的接点li的纵剖视图。图2(g)是图2(a)的e-e'线上的柱状部hr的纵剖视图。图2(h)是图2(b)的f-f'线上的支柱pl的纵剖视图。
[0028]
其中，在图2(c)～(h)中，省略了衬底sb及周边电路cua等绝缘层50下方的构造及上层配线等。
[0029]
如图2所示，半导体存储装置1具备例如多晶硅层等配置在源极线sl上的积层体lm。
[0030]
作为第2积层体的积层体lm具有字线wl和绝缘层ol一层一层地多层交替积层的构成，所述字线wl作为第1导电层，为钨层或钼层等，所述绝缘层ol作为第2绝缘层，为sio2层
等。
[0031]
积层体lm具备：存储区域mr，三维配置着多个存储单元；阶梯区域sr(参照图1(a))，各层的字线wl在积层体lm的两端部呈阶梯状；以及贯通接点区域tpc，配置着多个接点c4及连接它们的梁部bm。在贯通接点区域tpc，积层体lm包围绝缘区域nr。绝缘区域nr具有多层sin层及sio2层等种类不同的绝缘层交替积层的积层构造作为第1积层体。也就是说，在绝缘区域nr内未配置字线wl。
[0032]
作为第1板状部的障壁层br在x方向上有长度方向，其y方向的宽度例如和接点li的y方向的宽度大致相等。此外，障壁层br以与绝缘区域nr相接的方式贯通积层体lm而到达源极线sl。由此，障壁层br至少在y方向上隔开绝缘区域nr与包围绝缘区域nr的积层体lm。在障壁层br的内部填充着sio2层等绝缘层36。
[0033]
梁部bm在绝缘区域nr沿x方向延伸，同时沿绝缘区域nr的深度方向延伸。但是，梁部bm不贯通绝缘区域nr的积层构造，梁部bm的底部例如位于比下述接点c4的底部浅的位置。梁部bm的y方向的宽度窄于障壁层br及接点li的y方向的宽度。在梁部bm的内部填充着sio2层等作为第3绝缘层的绝缘层35。
[0034]
作为柱状体的接点c4具有例如圆柱、椭圆柱或多角柱等形状，至少y方向的宽度例如比接点li的y方向的宽度宽大致1.3倍。接点c4贯通绝缘区域nr的积层构造，与源极线sl下方的绝缘层50内所配置的配线d2连接。配线d2经由包含接点c2的多个接点及其它配线等与周边电路cua的晶体管tr电连接。
[0035]
接点c4具备覆盖接点c4的侧壁的sio2层等绝缘层35、及填充在绝缘层35内侧的钨层等导电层25。由此，接点c4将积层体lm的下层的配线d2与上层配线电连接。
[0036]
接点c4通过配置在不具有字线wl的绝缘区域nr内，抑制与字线wl等电连接。此外，接点c4的侧壁由绝缘层35覆盖，由此抑制多个接点c4间产生漏电流等。此外，因为在连结多个接点c4的梁部bm的内部填充着绝缘层35，所以梁部bm也不会对多个接点c4间的绝缘性能造成影响。
[0037]
作为第2板状部的接点li在x方向上有长度方向，贯通积层体lm而到达源极线sl。由此，多个接点li在y方向上分割积层体lm。
[0038]
接点li具备覆盖接点li的侧壁的sio2层等绝缘层34、及填充在绝缘层34内侧的钨层等导电层24。由此，接点li与源极线sl电连接，作为源极线接点发挥作用。
[0039]
柱状部hr具有例如圆柱或椭圆柱等形状，在贯通接点区域tpc及阶梯区域sr等中，贯通积层体lm而到达源极线sl。在柱状部hr的内部填充着sio2层等绝缘层37。
[0040]
支柱pl具有例如圆柱或椭圆柱等形状，贯通积层体lm而到达源极线sl。支柱pl从外周侧起依序具备存储层me、信道层cn及核心层cr。存储层me中，从支柱pl的外周侧起依序积层有未图示的区块绝缘层、电荷储存层及隧道绝缘层。信道层cn也配置在支柱pl的底面。
[0041]
区块绝缘层、隧道绝缘层及核心层cr例如是sio2层等。电荷储存层例如是sin层等。信道层cn例如是非晶硅层或多晶硅层等。
[0042]
通过这些构成，在支柱pl与多条字线wl的交叉部分别形成排列在支柱pl的高度方向上的多个存储单元。存储单元通过在电荷储存层储存电荷等来保存数据。通过从指定字线wl对处于该字线wl的高度位置的存储单元施加指定电压，来对存储单元进行数据的写入及读出。
[0043]
(半导体存储装置的制造方法)
[0044]
其次，利用图3及图4，对实施方式的半导体存储装置1的制造方法的例子进行说明。图3及图4是表示实施方式的半导体存储装置1的制造方法的顺序的一例的图。
[0045]
图3(a)～(c)依序表示处理进行的情况。图3(a)～(c)中标注a的图是该处理中的贯通接点区域tpc的局部横剖视图，标注c～e的各图分别是标注a的图中的a-a'线的纵剖视图、b-b'线的纵剖视图及c-c'线的纵剖视图。也就是说，图3(a)～(c)中标注c～e的各图与所述图2(c)～(e)对应。
[0046]
图4(c)～(h)是1个处理中的与所述图2(c)～(h)对应的纵剖视图。
[0047]
在半导体存储装置1的制造方法中，首先，在衬底sb上形成包含晶体管tr的周边电路cua。此外，由绝缘层50覆盖周边电路cua，并形成多个接点及多条配线，在最上层形成接点c2及配线d2。在这些构成上形成源极线sl。
[0048]
在源极线sl上形成积层体lms，形成贯通积层体lms的多个支柱pl及多个柱状部hr。
[0049]
如图3(a)所示，作为第1积层体的积层体lms具有多层绝缘层nl和绝缘层ol一层一层地交替积层的构成，所述绝缘层nl作为第1绝缘层，为sin层等，所述绝缘层ol作为第2绝缘层，为sio2层等。大致整个绝缘层nl之后置换成导电材料等并作为成为字线wl的牺牲层发挥作用。
[0050]
在积层体lms上形成具有障壁层br、梁部bm及接点c4、li的图案的碳层等掩模层60，对积层体lms进行蚀刻加工直到指定深度。碳层是通过cvd(chemical vapor deposition，化学气相沈积)法或旋转涂布法等形成的以碳为主体的层。
[0051]
由此，在积层体lms形成着转印有障壁层br的图案的狭缝str、转印有梁部bm的图案的槽trm、转印有接点c4的图案的孔hl及转印有接点li的图案的未图示的狭缝。
[0052]
另外，转印有接点li的图案的狭缝和转印有障壁层br的图案的狭缝str具备大致相同的构成，此外，在图3(a)～(c)中，对这些狭缝实施大致相同的处理。因此，在图3中仅例示性地示出狭缝str。
[0053]
此处，至少y方向上的孔hl的宽度宽于狭缝str的y方向上的宽度。此外，孔hl连通于槽trm。由此，孔hl的表观上的纵横比变低，蚀刻速率提高。因此，积层体lms中的孔hl的到达深度处于例如比狭缝str深的位置。
[0054]
此外，y方向上的槽trm的宽度窄于狭缝str的y方向上的宽度。因此，槽trm的纵横比高于狭缝str，蚀刻速率降低，积层体lms中的槽trm的到达深度位于例如比狭缝str浅的位置。
[0055]
如图3(b)所示，在狭缝str、槽trm及孔hl的侧壁以指定厚度形成作为侧壁层的碳层31。由此，y方向上的宽度较窄的槽trm的至少上部被碳层31封闭。
[0056]
如图3(c)所示，重新对积层体lms进行蚀刻加工。由此，在狭缝str中，碳层31被大致去除，且狭缝str的底部到达源极线sl。此外，在孔hl中，碳层31被大致去除，且孔hl的底部到达配线d2。另一方面，因为槽trm被碳层31封闭，所以在槽trm中不会进一步进行蚀刻，积层体lms中的槽trm的到达深度大致不变。
[0057]
另外，希望狭缝str和孔hl大致同时结束蚀刻。这是为了抑制等待一方的蚀刻结束时另一方的过蚀刻量变得过量或处理量降低。但是，一般来说，单个孔hl的纵横比会变高，
蚀刻速率相较于纵横比低、容易进行蚀刻加工的狭缝str会降低。
[0058]
因此，在实施方式的半导体存储装置1中，使槽trm与孔hl连通，降低表观上的纵横比。此时，为了与到达深度在源极线sl之上的狭缝str相比，使孔hl到达更下层的配线d2，优选为，还考虑到使孔hl的蚀刻深度比狭缝str增加例如1μm左右，且进行调整使得孔hl的蚀刻速率比狭缝str的蚀刻速率略高。为此，优选例如使孔hl的y方向的宽度为狭缝str的y方向的宽度的大致1.3倍。
[0059]
另一方面，与孔hl连通的槽trm优选以不贯通积层体lms的方式，例如以能够被碳层31封闭的程度调整y方向的宽度。这是为了抑制槽trm贯通积层体lms所导致的对下层构造的干涉。因此，槽trm的y方向的宽度优选例如窄于狭缝str的y方向的宽度。
[0060]
在结束对于积层体lms的蚀刻加工之后，灰化去除掩模层60及碳层31。
[0061]
如图4所示，由绝缘层36覆盖狭缝str的侧壁。此外，在槽trm的内部填充绝缘层35，形成梁部bm。此时，在孔hl的侧壁也形成绝缘层35。在形成于孔hl中的绝缘层35的内侧填充牺牲层55。牺牲层55是非晶硅层等，是之后置换成导电层25的层。
[0062]
经由之后成为接点li的狭缝st，使绝缘层nl的去除液渗透在积层体lms内，去除绝缘层nl。此时，积层体lms变成去除了绝缘层nl从而在绝缘层ol间具有间隙的脆弱状态。支柱pl在存储区域mr中作为支撑积层体lms的支柱发挥作用。柱状部hr在贯通接点区域tpc及阶梯区域sr中作为支撑积层体lms的支柱发挥作用。
[0063]
另外，从狭缝st进入的去除液被具有绝缘层36的狭缝str阻止，不会到达2个狭缝str间的区域。换言之，在去除液从x方向侧进入到狭缝str间的区域之前，结束去除绝缘层nl的处理。由此，绝缘层nl未被去除而残留在2个狭缝str间的积层体lms中。
[0064]
经由狭缝st，使导电材料气体充满积层体lms内，填充在去除了绝缘层nl的间隙中。由此，在间隙内形成字线wl，形成交替积层有多个字线wl和绝缘层ol的积层体lm。但是，因为在2个狭缝str间的积层体lms中残留有绝缘层nl，所以未形成字线wl。这样，通过维持在狭缝str间的作为第1积层体的积层体lms而形成绝缘区域nr。
[0065]
如上所述，将积层体lms的绝缘层nl置换成字线wl而形成积层体lm的处理有时被称为置换处理。
[0066]
其后，利用绝缘层36填充狭缝str的内部，形成障壁层br。此外，去除孔hl内的牺牲层55，在绝缘层35的内侧填充导电层25，形成接点c4。此外，在狭缝st的侧壁形成绝缘层34，在绝缘层34的内侧填充导电层24，形成接点li。此外，经由插塞等使上层配线连接于接点c4、li及支柱pl。
[0067]
通过以上操作，制造实施方式的半导体存储装置1。
[0068]
(概括)
[0069]
在半导体存储装置的制造步骤中，有时形成例如隔着指定膜连接上下层的配线等的接点。为了使接点确实地贯通指定膜，有时会将接点的横截面的面积设定得比电特性上所必要的面积稍大一些。由此，在指定膜蚀刻形成用来形成接点的接点孔时，接点孔的纵横比降低，能够确实地形成指定膜。
[0070]
此外，在例如三维非易失性存储器等半导体存储装置中，有时会一起蚀刻形成用来进行置换处理的狭缝、成为使贯通接点区域中维持绝缘区域的障壁的狭缝及用来形成连接上下层的配线的接点的接点孔。在这种情况下，相对于纵横比低、容易蚀刻加工的狭缝，
纵横比容易变高的接点孔的蚀刻速率会降低，或者会发生不进一步进行蚀刻的蚀刻终止。
[0071]
因此，扩大接点孔的横截面的面积的设计变得更为重要。作为一例，在形成例如圆柱状接点的情况时，将接点孔的直径设为狭缝的短边方向的宽度的大致3倍。
[0072]
然而，当扩大接点孔的横截面的面积时，半导体存储装置的尺寸有时会增大。
[0073]
根据实施方式的半导体存储装置1的制造方法，形成以比多个孔hl窄的宽度连结多个孔hl的槽trm。由此，能够在不扩大孔hl的截面面积的情况下，降低孔hl的表观上的纵横比，形成更加确实地贯通积层体lms的接点c4。此外，即使是在一起加工狭缝st、str和孔hl的情况下，也能够将孔hl的y方向的宽度抑制在狭缝st、str的y方向的宽度的1.3倍以内。
[0074]
根据实施方式的半导体存储装置1的制造方法，在多个孔hl的侧壁和槽trm的侧壁通过cvd法或旋转涂布法而形成碳层31，从而将槽trm封闭。这样，因为在蚀刻加工的中途封闭槽trm，所以能够抑制槽trm贯通积层体lms而对下层构造有所干涉。
[0075]
根据实施方式的半导体存储装置1的制造方法，槽trm的宽度窄于狭缝st、str的宽度。由此，在槽trm、狭缝st、str及孔hl的一起加工时，能够降低槽trm的蚀刻速率，抑制在槽trm封闭前贯通积层体lms。
[0076]
根据实施方式的半导体存储装置1，梁部bm是与多个接点c4连通，填充有绝缘层35的槽trm。由此，抑制梁部bm对多个接点c4间的绝缘性能产生影响。
[0077]
(变化例)
[0078]
其次，利用图5，对实施方式的变化例的半导体存储装置进行说明。在变化例的半导体存储装置中，槽trm的封闭手法和所述实施方式不同。
[0079]
图5是表示实施方式的变化例的半导体存储装置的制造方法的顺序的一例的图。图5(a)～(c)依序表示处理进行的情况，与所述实施方式的图3(a)～(c)的处理对应。图5(a)～(c)中标注a的图是该处理中的贯通接点区域tpc的局部横剖视图，标注c～e的各图分别是标注a的图中的a-a'线的纵剖视图、b-b'线的纵剖视图及c-c'线的纵剖视图。也就是说，图5(a)～(c)中标注c～e的各图与所述实施方式的图3(a)～(c)中标注c～e的各图对应。
[0080]
在进行图5所示的处理之前，和所述实施方式的半导体存储装置1的制造方法同样进行到在积层体lms形成支柱pl及柱状部hr为止的处理。此外，图5(a)(b)所示的处理和所述实施方式的图3(a)(b)所示的处理相同。
[0081]
其中，如图5(b)所示，在狭缝str、槽trm及孔hl的侧壁形成比通过所述实施方式的图3(b)的处理而形成的碳层31薄的碳层31。由此，槽trm和狭缝str及孔hl同样地不被封闭而保持上端开放的状态。
[0082]
如图5(c)所示，重新对积层体lms进行蚀刻加工。此时，作为蚀刻气体，例如使用c4f8、c4f6、c5f8等氟碳系(cxfy系)气体，使用cxfy层32容易在狭缝str、槽trm及孔hl内沉积的蚀刻条件。
[0083]
氟碳系气体在蚀刻加工时的等离子体中会解离为cxfy自由基(cxfy
＊
)等而作为蚀刻剂发挥作用。也就是说，这种蚀刻剂吸附在狭缝str、槽trm及孔hl内，受到离子冲击的能量而进行蚀刻。然而，一部分蚀刻剂未受到离子冲击而无助于蚀刻，就这样一部分或全部的c(碳)发生聚合而作为cxfy层32不断沉积。因此，cxfy层32有时也会称为沉积层、堆积物层(deposition layer)或氟碳层等。但是这并不意指cxfy层32由能够化学分类的氟碳构成。
[0084]
如上所述，通过在cxfy层32容易沉积的条件下进行蚀刻加工，在狭缝str、槽trm及孔hl中纵横比更高、离子难以到达内部的槽trm内，作为侧壁层的cxfy层32不断沉积，槽trm的至少上部被cxfy层32封闭。
[0085]
此后，槽trm内不再进行蚀刻，槽trm的到达深度与重新进行蚀刻加工前相比略变深，但是在槽trm不贯通积层体lms的情况下蚀刻结束。另一方面，在狭缝str及孔hl中持续蚀刻，狭缝str到达源极线sl，孔hl到达配线d2，蚀刻结束。
[0086]
在结束对于积层体lms的蚀刻加工之后，灰化去除掩模层60、碳层31及cxfy层32。
[0087]
其后，进行与所述实施方式的图4相同的处理，此外，形成障壁层br及接点c4、li，经由插塞等将上层配线连接于接点c4，li及支柱pl。
[0088]
根据以上操作，制造变化例的半导体存储装置。
[0089]
变化例也起到和所述实施方式的半导体存储装置1及半导体存储装置1的制造方法相同的效果。
[0090]
此外，根据变化例的半导体存储装置的制造方法，在多个孔hl的侧壁和槽trm的侧壁通过蚀刻加工而形成cxfy层32，将槽trm封闭。由此，不必形成较厚的碳层31，能够缩短加工时间，同时能够降低成本。
[0091]
(其它变化例)
[0092]
在所述实施方式及变化例中，由碳层31或cxfy层32等含碳层将槽trm封闭。然而，也可以由非晶硅层等含硅层或含金属层等将槽trm封闭。此时，含金属层优选例如al2o3层这样的金属氧化层等绝缘性层。其中，即使导电性部件残留在槽trm内，槽trm也只会到达积层体lms内的指定深度，与其它部件产生电导通的可能性极低。
[0093]
在所述实施方式及变化例中，形成作为柱状体的接点c4，所述柱状体贯通作为指定膜的积层体lm。然而，通过梁部连结多个柱状体的所述手法也能够应用于其它构成。也就是说，指定膜不限于积层体lm这样的积层膜，也可以由1种膜构成，柱状体不限于接点c4，也可以是贯通指定膜的其它部件。
[0094]
在所述实施方式及变化例中，用来形成作为柱状体的接点c4、作为板状部的接点li及障壁层br的蚀刻加工是一起进行的。然而，通过梁部连结多个柱状体的所述手法也能够应用于其它构成。也就是说，板状部不限于接点li及障壁层br，也可以是贯通指定膜、相对纵横比较低的狭缝状的其它部件。
[0095]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，同样包含在权利要求书所记载的发明中及其均等范围内。
[0096]
[符号的说明]
[0097]
1:半导体存储装置
[0098]
31:碳层
[0099]
32:cxfy层
[0100]
bm:梁部
[0101]
br:障壁层
[0102]
c4:接点
[0103]
li:接点
[0104]
lm、lms:积层体
[0105]
mr:存储区域
[0106]
nl、ol:绝缘层
[0107]
nr:绝缘区域
[0108]
pl:支柱
[0109]
sb:衬底
[0110]
sr:阶梯区域
[0111]
tpc:贯通接点区域
[0112]
wl:字线。