半导体装置、半导体装置的制造方法及衬底的再利用方法与流程

半导体装置、半导体装置的制造方法及衬底的再利用方法
1.[相关申请的引用]
[0002]
本技术案基于2020年08月19日提出申请的在先日本专利申请案第2020-138800号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
[0003]
本发明的实施方式涉及一种半导体装置、半导体装置的制造方法及衬底的再利用方法。


背景技术：

[0004]
一般认为，将衬底彼此以隔着这些衬底上的层的方式贴合之后，会将一衬底从另一衬底或该层上剥离，来使这些衬底彼此分离。在这种情况下，希望采用一种很好地分离这些衬底彼此的方法。


技术实现要素：

[0005]
一实施方式提供一种能够很好地分离相贴合的衬底彼此的半导体装置、半导体装置的制造方法及衬底的再利用方法。
[0006]
根据一实施方式，半导体装置的制造方法包括：在第1衬底上形成第1半导体层，所述第1半导体层包含第1浓度的杂质原子；在所述第1半导体层上形成第2半导体层，所述第2半导体层包含比所述第1浓度高的第2浓度的杂质原子；以及形成多孔层，所述多孔层是所述第2半导体层的至少一部分经多孔化而成的。所述方法还包括：在所述多孔层上形成第1膜，所述第1膜包含第1元件；准备第2衬底，所述第2衬底上设置着包含第2元件的第2膜；以及将所述第1衬底和所述第2衬底以隔着所述第1膜及所述第2膜的方式贴合。所述方法还包括：以在所述第1衬底上残存所述多孔层的第1部分，在所述第2衬底上残存所述多孔层的第2部分的方式，分离所述第1衬底和所述第2衬底。
[0007]
根据所述构成，可提供一种能够很好地分离相贴合的衬底彼此的半导体装置、半导体装置的制造方法及衬底的再利用方法。
附图说明
[0008]
图1(a)～(c)是表示第1实施方式的半导体装置的制造方法的剖视图(1/4)。
[0009]
图2(a)～(c)是表示第1实施方式的半导体装置的制造方法的剖视图(2/4)。
[0010]
图3(a)～(c)是表示第1实施方式的半导体装置的制造方法的剖视图(3/4)。
[0011]
图4(a)～(c)是表示第1实施方式的半导体装置的制造方法的剖视图(4/4)。
[0012]
图5(a)～(c)是第1实施方式的比较例的半导体装置的制造方法的剖视图(1/2)。
[0013]
图6(a)～(c)是第1实施方式的比较例的半导体装置的制造方法的剖视图(2/2)。
[0014]
图7是用来说明第1实施方式的半导体装置的制造方法的曲线图。
[0015]
图8是表示第2实施方式的半导体装置的结构的剖视图。
[0016]
图9是表示第2实施方式的柱状部的结构的剖视图。
[0017]
图10是表示第2实施方式的半导体装置的制造方法的剖视图。
具体实施方式
[0018]
以下，参考附图，对本发明的实施方式进行说明。在图1～图10中，对相同构成标注相同符号，省略重复的说明。
[0019]
(第1实施方式)图1～图4是表示第1实施方式的半导体装置的制造方法的剖视图。在本实施方式中，通过将下述的晶圆1和晶圆2贴合来制造半导体装置。
[0020]
图1～图4示出了相互垂直的x方向、y方向及z方向。在该说明书中，将 z方向视为上方向，将-z方向视为下方向。另外，-z方向可以与重力方向一致，也可以不与重力方向一致。
[0021]
首先，准备晶圆1用衬底11(图1(a))。衬底11例如为硅衬底等半导体衬底。本实施方式的衬底11是包含b(硼)原子作为p型杂质原子的p型衬底，但也可以是包含其它p型杂质原子的p型衬底，还可以是包含n型杂质原子的n型衬底。衬底11是第1衬底的例子。
[0022]
其次，在衬底11上依次形成半导体层12和半导体层13(图1(b))。半导体层12例如为包含半导体元素且掺杂着杂质原子的层。该半导体元素的例子是si(硅元素)，该杂质原子的例子是b原子等p型杂质原子。半导体层12例如为掺杂着杂质原子的单晶硅层、多晶硅层或非晶硅层。半导体层13例如为包含半导体元素且掺杂着杂质原子的层。该半导体元素的例子是si，该杂质原子的例子是b原子等p型杂质原子。半导体层13例如为掺杂着杂质原子的单晶硅层、多晶硅层或非晶硅层。半导体层12和半导体层13包含b原子这一同一种类(元素)的杂质原子，但也可以包含不同种类的杂质原子。半导体层12和半导体层13中的一方或者双方可以包含b原子以外的p型杂质原子，也可以包含n型杂质原子。半导体层12是第1半导体层的例子。半导体层13是第2半导体层的例子。
[0023]
本实施方式的半导体层12和半导体层13具有不同的杂质浓度。具体来说，半导体层13内的杂质原子的浓度高于半导体层12内的杂质原子的浓度。半导体层12内的杂质原子的浓度例如为1.6
×
10
16
cm-3
以下。半导体层13内的杂质原子的浓度例如为8.5
×
10
18
cm-3
以上，优选为1.0
×
10
19
cm-3
以上。半导体层12内的杂质原子的浓度是第1浓度的例子。半导体层13内的杂质原子的浓度是第2浓度的例子。
[0024]
本实施方式的半导体层12和半导体层13由于不同的杂质浓度而具有不同的电阻率。具体来说，半导体层13的电阻率低于半导体层12的电阻率。半导体层12的电阻率例如为0.1ω
·
cm以上。半导体层13的电阻率例如为0.01ω
·
cm以下。半导体层12的电阻率是第1电阻率的例子。半导体层13的电阻率是第2电阻率的例子。
[0025]
半导体层12的厚度例如为1～10μm。同样地，半导体层13的厚度例如为1～10μm。半导体层12的厚度和半导体层13的厚度可以相同，也可以不同。在本实施方式中，半导体层13的厚度厚于半导体层12的厚度。
[0026]
另外，衬底11内的杂质原子的浓度可以高于半导体层12内的杂质原子的浓度，也可以低于半导体层12内的杂质原子的浓度。衬底11内的杂质原子的浓度例如为1.0
×
10
16
cm-3
以下。此外，衬底11的电阻率可以比半导体层12的电阻率高，也可以比半导体层12的电阻率低。衬底11的电阻率例如为1.0ω
·
cm以上。
[0027]
其次，使半导体层13多孔化(多孔质化)(图1(c))。其结果为，半导体层13变化成作为多孔层(多孔质层)的多孔半导体层14。半导体层13的多孔化可以通过任何方法进行，例如通过赋予金属催化剂的湿式蚀刻法或阳极化成法进行。多孔半导体层14是第2半导体层的例子，且是多孔层的例子。
[0028]
在本实施方式中，仅使半导体层13和半导体层12中的半导体层13多孔化，但也可以使半导体层13和半导体层12双方多孔化。在使半导体层13和半导体层12双方多孔化的情况下，可以仅使半导体层12的一部分多孔化，也可以使半导体层12的整体多孔化。此外，在本实施方式中，使半导体层13的整体多孔化，但也可以仅使半导体层13的一部分多孔化。
[0029]
在使半导体层13多孔化时，例如对半导体层13加热。此时，在半导体层13是非晶硅层的情况下，通过非晶硅层变化成多晶硅层，多孔半导体层14也可以变成多晶硅层。这对于使半导体层12多孔化的情况来说也是一样的。
[0030]
另外，本实施方式的半导体层13和半导体层12的电阻率越低，越容易实现多孔化。因此，根据本实施方式，通过将半导体层13的电阻率设定得比半导体层12的电阻率低，就能够选择性地仅使半导体层13和半导体层12中的半导体层13多孔化。
[0031]
本实施方式的多孔半导体层14的杂质浓度、电阻率及厚度不太会因多孔化而产生变化，成为与半导体层13的杂质浓度、电阻率及厚度相近的值。因此，关于半导体层13的所述各种条件在多数情况下对于多孔半导体层14来说也成立。也就是说，多孔半导体层14内的杂质原子的浓度变得高于半导体层12内的杂质原子的浓度，多孔半导体层14内的杂质原子的浓度例如变为8.5
×
10
18
cm-3
以上(优选为1.0
×
10
19
cm-3
以上)。此外，多孔半导体层14的电阻率变得低于半导体层12的电阻率，多孔半导体层14的电阻率例如变为0.01ω
·
cm以下。此外，多孔半导体层14的厚度例如为1～10μm。这对于使本实施方式的半导体层12多孔化的情况来说也是一样的。
[0032]
其次，在多孔半导体层14上形成防扩散层15(图2(a))。本实施方式的防扩散层15形成为用来防止杂质原子从多孔半导体层14、半导体层12及衬底11向之后形成于防扩散层15上的层扩散。防扩散层15例如为氧化硅膜、氮化硅膜或氧化铝膜。防扩散层15的厚度例如为10～100nm。防扩散层是第3膜的例子。
[0033]
其次，在防扩散层15上形成元件层16(图2(b))。元件层16是包含作为本实施方式的半导体装置的构成要素的元件的层。元件层16例如包含三维存储器的存储单元阵列作为这种元件。元件层16是第1膜的例子，所述元件是第1元件的例子。
[0034]
其次，准备晶圆2用衬底17，在衬底17上形成元件层18(图2(c))。衬底17例如为硅衬底等半导体衬底。本实施方式的衬底17是包含b原子作为p型杂质原子的p型衬底，但也可以是包含其它p型杂质原子的p型衬底，还可以是包含n型杂质原子的n型衬底。元件层18是包含作为本实施方式的半导体装置的构成要素的元件的层。元件层18例如包含控制所述存储单元阵列的动作的控制电路作为这种元件。衬底17是第2衬底的例子。此外，元件层18是第2膜的例子，所述元件是第2元件的例子。
[0035]
其次，将晶圆1和晶圆2贴合(图3(a))。具体来说，将衬底11和衬底17以隔着半导体层12、多孔半导体层14、防扩散层15、元件层16及元件层17的方式贴合。由此，以元件层16和元件层17相互接触的方式，将衬底11和衬底17贴合。另外，元件层16和元件层17也可以不以相互接触的方式对向而是介隔其它层对向。在图3(a)中，使晶圆1的上下朝向反转，将晶圆1
贴合于晶圆2。
[0036]
图3(a)表示包含晶圆1和晶圆2的积层结构。该积层结构通过之后的切割步骤而分割成多个芯片。各芯片例如为三维存储器。该积层结构及切割后的各芯片是半导体装置的例子。
[0037]
其次，再次分离晶圆1和晶圆2(图3(b))。但是，本实施方式的晶圆1和晶圆2不是以元件层16和元件层18的界面为界被分离，而是以多孔半导体层14内的面为界被分离。图3(b)示出了作为多孔半导体层14的一部分的多孔半导体层14a以及作为多孔半导体层14的其余一部分的多孔半导体层14b。本实施方式的晶圆1和晶圆2以多孔半导体层14被分割成多孔半导体层14a和多孔半导体层14b的方式被分离。多孔半导体层14a是第1部分的例子，多孔半导体层14b是第2部分的例子。
[0038]
在本实施方式中，在图3(a)的步骤中所贴合的衬底11和衬底17在图3(b)的步骤中被再次分离。此时，多孔半导体层14如上所述被分割成多孔半导体层14a和多孔半导体层14b。其结果为，在衬底11上残存半导体层12和多孔半导体层14a，在衬底17上残存元件层18、元件层16、防扩散层15及多孔半导体层14b。
[0039]
换句话说，在图3(b)的步骤中，衬底11和半导体层12、多孔半导体层14a一起被从衬底17剥离。此时的剥离面是多孔半导体层14内的面，也就是多孔半导体层14a与多孔半导体层14b之间的面。
[0040]
与多孔化前的半导体层13相比，多孔半导体层14的物理硬度降低。因此，根据本实施方式，在图3(b)的步骤中，能够容易地以多孔半导体层14内的面为界来分离晶圆1和晶圆2。该面可以位于多孔半导体层14内的任何部位。
[0041]
其次，从晶圆2去除多孔半导体层14b(图3(c))。其后，晶圆2通过切割步骤分割成多个芯片。本实施方式的各芯片例如为包含元件层16内的存储单元阵列和元件层18内的控制电路的三维存储器。
[0042]
图4(a)表示已与晶圆2分离的晶圆1。在本方法中，其次，从晶圆1去除多孔半导体层14a(图4(b))。多孔半导体层14a例如通过湿式蚀刻来去除。在该湿式蚀刻中所使用的药液例如为包含hf(氢氟酸)、hno3(硝酸)及ch3cooh(乙酸)的混合水溶液。
[0043]
在本实施方式中，因为半导体层13的电阻率设定为低于半导体层12的电阻率，所以多孔半导体层14a的电阻率变得比半导体层12的电阻率低。通过验证，半导体层12、多孔半导体层14a的蚀刻速率随着半导体层12、多孔半导体层14a的电阻率增加而减少。因此，根据本实施方式，通过使多孔半导体层14a的电阻率低于半导体层12的电阻率，能够使多孔半导体层14a的蚀刻速率变得高于半导体层12的蚀刻速率，能够在图4(b)的步骤中选择性地去除多孔半导体层14a。因此，在图4(b)的步骤中，能够使半导体层12残存并去除多孔半导体层14a。
[0044]
其次，在残存于衬底11上的半导体层12上，形成与半导体层13相同的半导体层13'(图4(c))。其后，使用包含半导体层13'的晶圆1，再次实施图1(c)至图4(b)的步骤。由此，能够将晶圆1用衬底11再利用于半导体装置的制造。例如，通过使用1块衬底11和n块衬底17来重复实施本实施方式的方法，能够由n块衬底17的各块衬底制造多个芯片(三维存储器)(n为2以上的整数)。
[0045]
图5和图6是表示第1实施方式的比较例的半导体装置的制造方法的剖视图。
[0046]
图5(a)是与图3(a)对应的剖视图。在图5(a)中，将晶圆1和晶圆2贴合。请注意本比较例的晶圆1不包含半导体层12。
[0047]
其次，再次分离晶圆1和晶圆2(图5(b))。本比较例的晶圆1和晶圆2也是以多孔半导体层14内的面为界而分离。因此，多孔半导体层14被分割成多孔半导体层14a和多孔半导体层14b。其结果为，在衬底11上残存多孔半导体层14a，在衬底17上残存元件层18、元件层16、防扩散层15及多孔半导体层14b。
[0048]
其次，从晶圆2去除多孔半导体层14b(图5(c))。其后，晶圆2通过切割步骤分割成多个芯片。
[0049]
图6(a)表示已与晶圆2分离的晶圆1。在本方法中，其次，从晶圆1去除多孔半导体层14a(图6(b))。多孔半导体层14a例如通过湿式蚀刻来去除。
[0050]
此时，通过湿式蚀刻，衬底11的表面露出，因此衬底11的表面有可能受到由湿式蚀刻导致的损伤等某些不良影响。并且，在衬底11内的b原子的浓度高于多孔半导体层14a内的b原子的浓度的情况下，衬底11的电阻率变得低于多孔半导体层14a的电阻率，衬底11的蚀刻速率变得高于多孔半导体层14a的蚀刻速率。其结果为，衬底11有可能因湿式蚀刻而发生薄化。图6(b)表示衬底11的厚度因薄化而减少了厚度d的情况。
[0051]
其次，在衬底11上形成与半导体层13相同的半导体层13'(图6(c))。其后，使用包含半导体层13'的晶圆1，再次实施图5(a)至图6(b)的步骤。在这种情况下，当衬底11的表面因湿式蚀刻而受损，或是衬底11发生薄化时，有可能对衬底11的再利用产生障碍。在本实施方式中，在衬底11上介隔半导体层12设置着多孔半导体层14a。由此，能够抑制由湿式蚀刻导致的衬底11的表面受损或衬底11发生薄化。因此，能够从衬底11去除多孔半导体层14a，以便容易地进行衬底11的再利用。
[0052]
图7是用来说明第1实施方式的半导体装置的制造方法的曲线图。
[0053]
在图7中，横轴表示半导体层12、多孔半导体层14a的电阻率，纵轴表示半导体层12、多孔半导体层14a的蚀刻速率。图7表示利用包含hf、hno3及ch3cooh的混合水溶液对半导体层12、多孔半导体层14a进行蚀刻时的电阻率和蚀刻速率的关系。如图7所示，半导体层12、多孔半导体层14a的蚀刻速率随着半导体层12、多孔半导体层14a的电阻率增加而减少。因此，根据本实施方式，能够在图4(b)的步骤中选择性地去除多孔半导体层14a。
[0054]
需要注意的是，根据图7可知，蚀刻速率在电阻率从0.01ω
·
cm向0.1ω
·
cm变化期间发生了较大变化。因此，根据本实施方式，通过将半导体层12的电阻率设定为0.1ω
·
cm以上，将半导体层13的电阻率设定为0.01ω
·
cm以下，能够在去除多孔半导体层14a时有效地抑制半导体层12的去除。
[0055]
如上所述，在本实施方式中，在衬底11上介隔半导体层12形成半导体层13，使半导体层13多孔化。进而，在将衬底11和衬底17贴合后，分离衬底11和衬底17。因此，根据本实施方式，能够很好地分离被贴合的衬底11和衬底17。例如，能够容易地以多孔半导体层14内的面为界来分离衬底11和衬底17，或是以适合对衬底11进行再利用的形式从衬底11去除多孔半导体层14a。
[0056]
(第2实施方式)图8是表示第2实施方式的半导体装置的结构的剖视图。图8表示通过第1实施方式的方法而制造的半导体装置的一例。图8的半导体装置是将来自晶圆1的阵列区域1'和来自晶圆2的电路区域2'贴合而成的三维存储器。
[0057]
阵列区域1'具备元件层16。本实施方式的元件层16具备包含多个存储单元的存储单元阵列16a、存储单元阵列16a上的绝缘膜16b、以及存储单元阵列16a下的层间绝缘膜16c。绝缘膜16b例如为氧化硅膜或氮化硅膜。层间绝缘膜16c例如为氧化硅膜或包含氧化硅膜和其它绝缘膜的积层膜。
[0058]
电路区域2'设置在阵列区域1'下。符号s表示阵列区域1'和电路区域2'的贴合面。电路区域2'具备元件层18以及元件层18下的衬底17。本实施方式的元件层18在层间绝缘膜16c与衬底17之间具备层间绝缘膜18a。层间绝缘膜18a例如为氧化硅膜或包含氧化硅膜和其它绝缘膜的积层膜。
[0059]
阵列区域1'具备多条字线wl和源极线sl作为存储单元阵列16a内的多个电极层。图8示出了存储单元阵列16a的阶梯结构部21。各字线wl经由接触插塞22与字配线层23电连接。贯通多条字线wl的各柱状部cl经由介层插塞24与位线bl电连接，且与源极线sl电连接。源极线sl包含作为半导体层的第1层sl1和作为金属层的第2层sl2。
[0060]
电路区域2'具备多个晶体管31。各晶体管31具备：栅极电极32，介隔栅极绝缘膜设置在衬底17上；以及未图示的源极扩散层及漏极扩散层，设置在衬底17内。此外，电路区域2'具备：多个接触插塞33，设置在这些晶体管31的栅极电极32、源极扩散层或漏极扩散层上；配线层34，设置在这些接触插塞33上，包含多条配线；以及配线层35，设置在配线层34上，包含多条配线。
[0061]
电路区域2'还具备：配线层36，设置在配线层35上，包含多条配线；多个介层插塞37，设置在配线层36上；以及多个金属垫38，设置在这些介层插塞37上。金属垫38例如为cu(铜)层或al(铝)层。电路区域2'作为控制阵列区域1'的动作的控制电路(逻辑电路)发挥作用。该控制电路由晶体管31等构成，与金属垫38电连接。
[0062]
阵列区域1'具备：多个金属垫41，设置在金属垫38上；以及多个介层插塞42，设置在金属垫41上。此外，阵列区域1'具备：配线层43，设置在这些介层插塞42上，包含多条配线；以及配线层44，设置在配线层43上，包含多条配线。金属垫41例如为cu层或al层。所述位线bl包含于配线层44。此外，所述控制电路经由金属垫41、38等与存储单元阵列11电连接，经由金属垫41、38等控制存储单元阵列11的动作。
[0063]
阵列区域1'还具备：多个介层插塞45，设置在配线层44上；金属垫46，设置在这些介层插塞45上、绝缘膜16b上；以及钝化膜47，设置在金属垫46上、绝缘膜16b上。金属垫46例如为cu层或al层，作为图8的半导体装置的外部连接垫(接合垫)发挥作用。钝化膜47例如为氧化硅膜等绝缘膜，具有使金属垫46的上表面露出的开口部p。金属垫46能够通过接合线、焊球、金属凸块等经由该开口部p而连接于安装衬底或其它装置。
[0064]
图9是表示第2实施方式的柱状部cl的结构的剖视图。
[0065]
如图9所示，存储单元阵列16a具备在层间绝缘膜16c(图8)上交替积层的多条字线wl以及多层绝缘层51。字线wl例如为w(钨)层。绝缘层51例如为氧化硅膜。
[0066]
柱状部cl依次包含阻挡绝缘膜52、电荷储存层53、隧道绝缘膜54、通道半导体层55及核心绝缘膜56。电荷储存层53例如为氮化硅膜，介隔阻挡绝缘膜52形成于字线wl及绝缘层51的侧面。电荷储存层53也可以为多晶硅层等半导体层。通道半导体层55例如为多晶硅层，介隔隧道绝缘膜54形成于电荷储存层53的侧面。阻挡绝缘膜52、隧道绝缘膜54及核心绝缘膜56例如为氧化硅膜或金属绝缘膜。
[0067]
图10是表示第2实施方式的半导体装置的制造方法的剖视图。
[0068]
图10示出了包含多个阵列区域1'的晶圆1和包含多个电路区域2'的晶圆2。晶圆1被称为阵列晶圆或存储器晶圆，晶圆2被称为电路晶圆或cmos(complementary metal oxide semiconductor，互补金氧半导体)晶圆。
[0069]
需要注意的是，图10的晶圆1的朝向与图8的阵列区域1'的朝向相反。在本实施方式中，通过将晶圆1和晶圆2贴合来制造半导体装置。图10示出了为进行贴合而使朝向反转之前的晶圆1，图8示出了为进行贴合而使朝向反转后贴合及切割后的阵列区域1'。
[0070]
在图10中，符号s1表示晶圆1的上表面，符号s2表示晶圆2的上表面。需要注意的是，晶圆1具备衬底11，所述衬底11介隔防扩散层15、多孔半导体层14及半导体层12而设置在绝缘膜16b下。
[0071]
在本实施方式中，首先，如图10所示，在晶圆1的衬底11上形成半导体层12、多孔半导体层14、防扩散层15、绝缘膜16b、存储单元阵列16a、层间绝缘膜16b、阶梯结构部21、金属垫41等，在晶圆2的衬底17上形成层间绝缘膜18a、晶体管31、金属垫38等。例如，在衬底11上依次形成介层插塞45、配线层44、配线层43、介层插塞42及金属垫41。并且，在衬底17上依次形成接触插塞33、配线层34、配线层35、配线层36、介层插塞37及金属垫38。
[0072]
其次，如图8所示，通过机械压力将晶圆1和晶圆2贴合。由此，层间绝缘膜16c和层间绝缘膜18a粘接。其次，将晶圆1及晶圆2以400℃进行退火。由此，金属垫41和金属垫38接合。
[0073]
其后，以多孔半导体层14内的面为界，分离衬底11和衬底17后，将衬底17及衬底17上的各种层切断成多个芯片。像这样来制造图8的半导体装置。另外，金属垫46和钝化膜47例如在分离衬底11和衬底17且去除衬底17上的多孔半导体层14b、防扩散层15之后形成在绝缘膜16b上。
[0074]
如上所述，根据本实施方式，利用第1实施方式的方法，能够制造包含来自晶圆1的阵列区域1'和来自晶圆2的电路区域2'的半导体装置。根据本实施方式，在制造这种半导体装置时，能够很好地分离相贴合的衬底11和衬底17。
[0075]
以上对若干实施方式进行了说明，但这些实施方式仅作为例子而提出，并不意图限定发明的范围。本说明书中所说明的新颖的装置及方法能够通过其它各种方式实施。此外，对于本说明书中所说明的装置及方法的方式来说，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。随附的权利要求书及与之均等的范围意在包含发明的范围及主旨中所含的这种方式及变化例。