半导体器件及其制备方法与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.随着科技的飞速发展，半导体器件在社会生产和生活中获得了越来越广泛的应用。然而，现有的半导体器件无法同时拥有浪涌防护能力和低电容特性。


技术实现要素：

3.本公开的目的在于提供一种半导体器件及其制备方法，能够使半导体器件具有浪涌防护能力和低电容特性。
4.根据本公开的一个方面，提供一种半导体器件，包括：
5.瞬态抑制芯片；
6.低电容芯片，包括第二二极管和第三二极管，所述第二二极管的输出端与所述第三二极管的输入端连接，所述第三二极管的输出端与所述第二二极管的输入端连接；
7.其中，所述瞬态抑制芯片的输出端与所述第二二极管的输入端连接，所述瞬态抑制芯片的输入端为所述半导体器件的第一外部连接端，所述第二二极管的输出端为所述半导体器件的第二外部连接端。
8.进一步地，所述瞬态抑制芯片具有一个单向tvs结构；或者
9.所述瞬态抑制芯片具有一个双向tvs结构；或者
10.所述瞬态抑制芯片具有多个单向tvs结构，多个所述单向tvs结构的一端均与所述第二二极管的输入端连接，多个所述单向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端；或者
11.所述瞬态抑制芯片具有多个双向tvs结构，多个所述双向tvs结构的一端均与所述第二二极管的输入端连接，多个所述双向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端。
12.进一步地，所述瞬态抑制芯片具有一个单向tvs结构；或者
13.所述瞬态抑制芯片具有一个双向tvs结构；或者
14.所述瞬态抑制芯片具有多个单向tvs结构，多个所述单向tvs结构的一端均与所述第二二极管的输入端连接，多个所述单向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端；或者
15.所述瞬态抑制芯片具有多个双向tvs结构，多个所述双向tvs结构的一端均与所述第二二极管的输入端连接，多个所述双向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端；
16.其中，所述单向tvs结构或所述双向tvs结构为pn结结构、pnp结构、npn结构、npnp的可控硅结构或、pnpn的可控硅结构、npnpn的可控硅结构或pnpnp的可控硅结构。
17.进一步地，所述瞬态抑制芯片包括一个或多个第一二极管，所述第一二极管包括：
18.第一导电类型的第一衬底，所述第一衬底具有相反的第一表面和第二表面，所述第一表面设有一个或多个第二导电类型的第一注入区；
19.第一电极，覆盖所述第一注入区，所述第一电极构成所述半导体器件的第一外部连接端；
20.第二电极，覆盖所述第二表面，并与所述第二二极管的输入端电连接。
21.进一步地，所述瞬态抑制芯片包括一个或多个二极管组件，所述二极管组件包括反向串联的两个第一二极管，所述反向串联的两个所述第一二极管的一端与所述第二二极管的输入端连接，所述反向串联的两个所述第一二极管的另一端构成所述半导体器件的第一外部连接端；
22.所述二极管组件包括：
23.第一导电类型的第一衬底，所述第一衬底具有相反的第一表面和第二表面；
24.外延层，包括第二导电类型的外延区和第一导电类型的掺杂区；所述外延区和所述掺杂区层叠设置，所述外延区设于所述第一表面上；
25.第一电极，覆盖所述掺杂区，所述第一电极构成所述半导体器件的第一外部连接端；
26.第二电极，覆盖所述第二表面，并与所述第二二极管的输入端电连接。
27.进一步地，所述低电容芯片包括：
28.第一导电类型的第二衬底，所述第二衬底的表面设有两个第二导电类型的第二注入区以及两个第一导电类型的第三注入区，所述第三注入区的掺杂浓度大于所述第二衬底的掺杂浓度；两个所述第二注入区一一对应地与两个所述第三注入区连接；所述第二衬底、一个所述第二注入区以及一个所述第三注入区构成所述第二二极管；所述第二衬底、另一个所述第二注入区以及另一个所述第三注入区构成所述第三二极管。
29.进一步地，构成所述第二二极管的所述第二注入区和所述第三注入区位于所述第二衬底的一个表面，构成所述第三二极管的所述第二注入区和所述第三注入区位于所述第二衬底的另一个表面；或者
30.两个所述第二注入区以及两个所述第三注入区位于所述第二衬底的同一个表面。
31.进一步地，所述半导体器件包括：
32.第一承载板，所述瞬态抑制芯片设于所述第一承载板上；
33.第二承载板，与所述第一承载板间隔设置，所述低电容芯片设于所述第二承载板上；
34.其中，所述第一承载板为导体，所述瞬态抑制芯片的输出端与所述第一承载板连接，所述第一承载板通过导线与所述第二二极管的输入端连接。
35.根据本公开的一个方面，提供一种半导体器件的制备方法，用于制备所述的半导体器件，所述第一二极管的形成方法包括：
36.提供第一导电类型的第一衬底，所述第一衬底具有相反的第一表面和第二表面；
37.在所述第一表面形成一个或多个第二导电类型的第一注入区；
38.形成第一电极，所述第一电极覆盖所述第一注入区，所述第一电极构成所述半导体器件的第一外部连接端；
39.形成第二电极，所述第二电极覆盖所述第二表面，并与所述第二二极管的输入端
电连接。
40.根据本公开的一个方面，提供一种半导体器件的制备方法，用于制备所述的半导体器件，所述低电容芯片的形成方法包括：
41.提供第一导电类型的第二衬底；
42.在所述第二衬底的表面形成两个第二导电类型的第二注入区以及两个第一导电类型的第三注入区，所述第三注入的掺杂浓度大于所述第二衬底的掺杂浓度；两个所述第二注入区一一对应地与两个所述第三注入区连接；所述第二衬底、一个所述第二注入区以及一个所述第三注入区构成所述第二二极管；所述第二衬底、另一个所述第二注入区以及另一个所述第三注入区构成所述第三二极管。
43.本公开的半导体器件及其制备方法，该半导体器件中包含瞬态抑制芯片，从而使半导体器件具有超强的浪涌防护能力；该半导体器件中还包括低电容芯片，该低电容芯片包括反向并联的第二二极管和第三二极管，进而使本技术的半导体器件具有低电容的特性；同时，本公开的半导体器件在芯片尺寸不变的情况使浪涌防护能力和低电容特性实现了同步优化；而且，本公开的半导体器件的制备方法降低了制造成本，并使浪涌防护能力进一步提高，使低电容特性进一步降低。
附图说明
44.图1是本公开实施方式的半导体器件的示意图。
45.图2是图1所示结构的等效电路图。
46.图3是图1所示结构的另一等效电路图。
47.图4是本公开实施方式的半导体器件的制备方法中形成第一掩蔽层后的示意图。
48.图5是本公开实施方式的半导体器件的制备方法中形成第一注入区后的示意图。
49.图6是本公开实施方式的半导体器件的制备方法中形成第二掩蔽层后的示意图。
50.图7是本公开实施方式的半导体器件的制备方法中形成第一电极和第二电极后的示意图。
51.图8是本公开实施方式的半导体器件中瞬态抑制芯片的立体结构示意图。
52.图9是本公开实施方式的半导体器件的制备方法中形成外延层后的示意图。
53.图10是本公开实施方式的半导体器件的制备方法中形成隔离槽后的示意图。
54.图11是本公开实施方式的半导体器件的制备方法中形成第四掩蔽层后的示意图。
55.图12是本公开实施方式的半导体器件的制备方法中形成第二引线孔后的示意图。
56.图13是本公开实施方式的半导体器件的制备方法中形成瞬态抑制芯片后的示意图。
57.图14是本公开实施方式的低电容芯片的示意图。
58.图15是本公开实施方式的低电容芯片的立体结构示意图。
59.附图标记说明：1、第一衬底；2、第一掩蔽层；201、第一注入窗口；3、第一注入区；4、第二掩蔽层；401、第一引线孔；5、第一电极；6、第二电极；7、外延层；701、外延区；702、掺杂区；8、第三掩蔽层；9、第四掩蔽层；10、隔离结构；11、隔离槽；12、第二引线孔；13、第二衬底；1301、第二注入区；1302、第三注入区；14、第五掩蔽层；15、第六掩蔽层；16、第三电极；17、第四电极；18、焊接层；19、绝缘结构；20、输出电极；21、输入电极；22、第一承载板；23、第二承
载板；100、瞬态抑制芯片；200、低电容芯片；z1、第一二极管；d1、第二二极管；d2、第三二极管。
具体实施方式
60.这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
61.在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
62.本公开实施方式提供一种半导体器件的制备方法。如图1-图3所示，该半导体器件的制备方法可以包括步骤s10-步骤s20，其中：
63.步骤s10、形成瞬态抑制芯片100，瞬态抑制芯片100包括第一二极管z1。
64.步骤s20、形成低电容芯片200，低电容芯片200包括第二二极管d1和第三二极管d2，第二二极管d1的输出端与第三二极管d2的输入端连接，第三二极管d2的输出端与第二二极管d1的输入端连接；其中，瞬态抑制芯片100的输出端与第二二极管d1的输入端连接，瞬态抑制芯片100的输入端为半导体器件的第一外部连接端，第二二极管d1的输出端为半导体器件的第二外部连接端。
65.本公开实施方式的半导体器件的制备方法，半导体器件中包含瞬态抑制芯片100，从而使半导体器件具有浪涌防护功能；该半导体器件中还包括低电容芯片200，由于低电容芯片200中第二二极管d1的结电容以及第三二极管d2的结电容均小于第一二极管z1的结电容，从而使反向并联的第二二极管d1和第三二极管d2形成低电容二极管结构，进而使本技术的半导体器件具有低电容特性。
66.下面对本公开实施方式的半导体器件的制备方法的各步骤进行详细说明：
67.在步骤s10中，形成瞬态抑制芯片100。
68.如图1-图3所示，该瞬态抑制芯片100可以具有一个或多个单向tvs结构，当然，该瞬态抑制芯片100也可以具有一个或多个双向tvs结构，但本公开不限于此。该tvs结构指的是瞬态抑制结构。以瞬态抑制芯片100具有多个单向tvs结构为例，多个单向tvs结构的一端
均与第二二极管d1的输入端连接，多个单向tvs结构的另一端构成半导体器件的多个第一外部连接端，也就是说，各单向tvs结构的另一端构成半导体器件的一个第一外部连接端。以瞬态抑制芯片100具有多个双向tvs结构为例，多个双向tvs结构的一端均与第二二极管d1的输入端连接，多个双向tvs结构的另一端构成半导体器件的多个第一外部连接端。
69.此外，上述单向tvs结构可以为pn结结构、pnp结构、npn结构、npnp的可控硅结构或、pnpn的可控硅结构、npnpn的可控硅结构或pnpnp的可控硅结构。上述双向tvs结构可以为pn结结构、pnp结构、npn结构、npnp的可控硅结构或、pnpn的可控硅结构、npnpn的可控硅结构或pnpnp的可控硅结构。
70.以瞬态抑制芯片100具有一个或多个单向tvs结构且单向tvs结构为pn结结构为例，该瞬态抑制芯片100可以包括一个或多个第一二极管z1，该第一二极管z1为瞬态抑制二极管，且第二二极管d1的结电容以及第三二极管d2的结电容均小于第一二极管z1的结电容，基于此，上述的步骤s10可以包括：
71.步骤s101a、提供第一导电类型的第一衬底1，第一衬底1具有相反的第一表面和第二表面，第一表面设有一个或多个第二导电类型的第一注入区3。
72.如图4所示，该第一衬底1可以为碳化硅衬底，当然，也可以为硅衬底，本实施例对此不加以限制。该第一导电类型可以为n型，当然，也可以为p型。以第一导电类型为n型为例，该第二导电类型为p型；以第一导电类型为p型为例，该第二导电类型为n型。该第一注入区3的数量可以为一个或多个，以使瞬态抑制芯片100具有一个或多个单向tvs结构。以第一注入区3的数量为多个为例，多个第一注入区3间隔设置。可选地，该第一注入区3的数量可以为四个，以使瞬态抑制芯片100具备单向四通道防护能力，但本公开对此不做限定。
73.如图5所示，该第一注入区3的形成过程可以包括：在第一衬底1的第一表面形成第一掩蔽层2；在第一掩蔽层2上形成暴露第一表面的一个或多个第一注入窗口201；通过多个第一注入窗口201进行离子注入以形成第一注入区3。该第一掩蔽层2的材料可以为sio2，但本公开不限于此。该第一掩蔽层2可以通过热生长或淀积工艺形成。该第一掩蔽层2厚度可以为2000埃-20000埃。本公开可以通过光刻工艺在第一掩蔽层2上形成注入窗口。在离子注入过程中，注入能量可以为30kev-300kev，注入剂量可以为1e13-1e16。在离子注入完成后，需要在1000℃-1200℃下进行高温退火。
74.在高温退火完成后，如图6所示，本公开可以在第一掩蔽层2背向第一衬底1的表面形成第二掩蔽层4；在第二掩蔽层4对应于第一注入窗口201的区域形成第一引线孔401，第一引线孔401与第一窗口连通。该第二掩蔽层4的材料可以为sio2，但本公开不限于此。该第二掩蔽层4可以通过热生长或淀积工艺形成。该第二掩蔽层4厚度可以为2000埃-20000埃。
75.步骤s102a、形成覆盖第一注入区3的第一电极5，第一电极5构成所述半导体器件的第一外部连接端。
76.如图7和图8所示，该第一电极5的材料可以为alsicu。举例而言，该第一电极5的形成过程包括：在第二掩蔽层4背向第一衬底1的表面形成第一电极材料层，该第一电极材料层填充第一引线孔401以及第一窗口，并覆盖第一注入区3；对第一电极材料层进行图形化，以形成第一电极5，该第一电极5填充第一引线孔401以及第一窗口，并伸出第一引线孔401。该第一电极材料层可以通过溅射工艺制备而成。
77.步骤s103a、形成覆盖第二表面的第二电极6，该第二电极6与第二二极管d1的输入
端电连接。
78.如图7和图8所示，该第二电极可以通过减薄、背蒸等工艺制备而成。
79.以瞬态抑制芯片100具有一个或多个双向tvs结构且双向tvs结构为pnp结构或npn结构为例，该瞬态抑制芯片100可以包括一个或多个二极管组件，各二极管组件包括反向串联的两个第一二极管z1，反向串联的两个第一二极管z1的一端与第二二极管d1的输入端连接，反向串联的两个第一二极管z1的另一端构成半导体器件的第一外部连接端。
80.如图13所示，该二极管组件可以包括第一导电类型的第一衬底1、外延层7、第一电极5以及第二电极6。该第一衬底1可以具有相反的第一表面和第二表面。该外延层7可以包括第二导电类型的外延区701和第一导电类型的掺杂区702。该外延区701和掺杂区702层叠设置，且外延区701设于第一表面上。该第一电极5可以覆盖掺杂区702，且第一电极5构成半导体器件的第一外部连接端。该第二电极6可以覆盖第二表面，并与第二二极管d1的输入端电连接。基于此，步骤s10可以包括：
81.步骤s101b、提供第一导电类型的第一衬底1，第一衬底1具有相反的第一表面和第二表面。
82.如图9所示，该第一衬底1可以为碳化硅衬底，当然，也可以为硅衬底，本实施例对此不加以限制。
83.步骤s102b、形成外延层7，该外延层7包括第二导电类型的外延区701和第一导电类型的掺杂区702；外延区701和掺杂区702层叠设置，外延区701设于第一表面上。
84.如图9所示，形成外延层7可以包括：在第一表面形成第二导电类型的外延材料层；在外延材料层背向第一衬底1的表面注入第二导电类型的离子，以使外延材料层形成外延层7。其中，注入有第二导电类型的离子的区域形成掺杂区702，未注入的区域形成外延区701。该外延材料层的电阻率可以为0.01欧姆厘米-0.1欧姆厘米，厚度可以为3μm-20μm。在注入第二导电类型的离子过程中，注入能量可以为30kev-300kev，注入剂量可以为1e13-1e16。在离子注入完成后，需要在1000℃-1200℃下进行高温退火，且退火时间为30min-600min。
85.步骤s103b、形成覆盖掺杂区702的第一电极5，第一电极5构成半导体器件的第一外部连接端。
86.如图10所示，在形成第一电极5前，本公开可以包括：在外延层7背向第一衬底1的表面形成第三掩蔽层8；在第三掩蔽层8上形成暴露外延层7的一个或多个刻蚀窗口；以第三掩蔽层8为掩模，通过刻蚀窗口进行刻蚀以形成隔离槽11(trench隔离槽11)。该隔离槽11的底部延伸至第一衬底1内。该隔离槽11在第一衬底1上的正投影呈环形。该隔离槽11的数量可以为一个或多个，以形成一个或多个双向tvs结构。可选地，该隔离槽11的数量可以为四个，以使瞬态抑制芯片100具备双向四通道防护能力，但本公开对此不做限定。该第三掩蔽层8的材料可以为sio2，但本公开不限于此。该第三掩蔽层8可以通过热生长或淀积工艺形成。该第三掩蔽层8厚度可以为2000埃-20000埃。在形成隔离槽11后，本公开可以向隔离槽11内填充绝缘材料，例如sio2，以形成隔离结构10。
87.在形成隔离结构10后，如图11所示，本公开可以在第三掩蔽层8背向第一衬底1的表面形成第四掩蔽层9；如图12所示，形成贯穿第三掩蔽层8以及第四掩蔽层9的第二引线孔12；如图13所示，在第二引线孔12处形成第一电极5。
88.步骤s104b、形成覆盖第二表面第二电极6，第二电极6与第二二极管d1的输入端电连接。
89.如图13所示，该第二电极6可以通过减薄、背蒸等工艺制备而成。
90.在步骤s20中，如图2、图14以及图15所示，形成低电容芯片200，低电容芯片200包括第二二极管d1和第三二极管d2，第二二极管d1的输出端与第三二极管d2的输入端连接，第三二极管d2的输出端与第二二极管d1的输入端连接。
91.该低电容芯片200可以包括第一导电类型的第二衬底13。该第二衬底13的表面可以设有两个第二导电类型的第二注入区1301以及两个第一导电类型的第三注入区1302。该第三注入区1302的掺杂浓度可以大于第二衬底13的掺杂浓度。两个第二注入区1301可以一一对应地与两个第三注入区1302连接。该第二衬底13、一个第二注入区1301以及一个第三注入区1302构成第二二极管d1；该第二衬底13、另一个第二注入区1301以及另一个第三注入区1302构成第三二极管d2。
92.在本公开一实施方式中，构成第二二极管d1的第二注入区1301和第三注入区1302位于第二衬底13的一个表面，构成所述第三二极管d2的第二注入区1301和第三注入区1302位于第二衬底13的另一个表面，也就是说，该第二二极管d1和第三二极管d2为纵向电流的反向并联结构。
93.在本公开另一实施方式中，两个第二注入区1301以及两个第三注入区1302位于第二衬底13的同一个表面，也就是说，该第二二极管d1和第三二极管d2为横向电流的反向并联结构。
94.以两个第二注入区1301以及两个第三注入区1302位于第二衬底13的同一个表面为例，步骤s20可以包括：
95.步骤s201、提供第一导电类型的第二衬底13。
96.该第二衬底13可以为碳化硅衬底，当然，也可以为硅衬底，本实施例对此不加以限制。
97.步骤s202、在第二衬底13的表面形成两个第二导电类型的第二注入区1301以及两个第一导电类型的第三注入区1302，第三注入的掺杂浓度大于第二衬底13的掺杂浓度；两个第二注入区1301一一对应地与两个第三注入区1302连接；第二衬底13、一个第二注入区1301以及一个第三注入区1302构成第二二极管d1；第二衬底13、另一个第二注入区1301以及另一个第三注入区1302构成第三二极管d2。
98.该第二注入区1301和第三注入区1302位于第二衬底13的同一个表面。该第二注入区1301的形成过程可以包括：在第二衬底13的表面形成第五掩蔽层14；在第五掩蔽层14上形成暴露第二衬底13的两个第二注入窗口以及两个第三注入窗口；通过两个第二注入窗口进行离子注入以形成第二注入区1301，通过两个第三注入窗口进行离子注入以形成第三注入区1302。该第三掩蔽层8的材料可以为sio2，但本公开不限于此。该第五掩蔽层14可以通过热生长或淀积工艺形成。该第五掩蔽层14厚度可以为2000埃-20000埃。本公开可以通过光刻工艺在第五掩蔽层14上形成注入窗口。在离子注入过程中，注入能量可以为30kev-300kev，注入剂量可以为1e13-1e16。在离子注入完成后，需要在1000℃-1200℃下进行高温退火，退火时间可以为30min-600min。
99.步骤s203、形成覆盖一个第二注入区1301以及一个第三注入区1302的第三电极
16，并形成覆盖另一个第二注入区1301以及另一个第三注入区1302的第四电极17。
100.在高温退火完成后，本公开可以在第五掩蔽层14背向第一衬底1的表面形成第六掩蔽层15；在第六掩蔽层15对应于第二注入窗口的区域形成第三引线孔，第三引线孔与第二注入窗口连通；在第六掩蔽层15对应于第三注入窗口的区域形成第四引线孔，第四引线孔与第三注入窗口连通；通过溅射工艺形成第三电极16和第四电极17，该第三电极16填充第三引线孔，该第四电极17填充第四引线孔。该第六掩蔽层15的材料可以为sio2，但本公开不限于此。该第六掩蔽层15可以通过热生长或淀积工艺形成。该第四掩蔽层9厚度可以为2000埃-20000埃。在形成第三电极16和第四电极17后，本公开还可以在第二衬底13背向第三电极16的一侧形成焊接层18。此外，第二二极管d1的第三电极16与第三二极管d2的第四电极17可以通过导线电连接，第二二极管d1的第四电极17与第三二极管d2的第三电极16也可以通过导线电连接。其中，该第二二极管d1的输入端可以为第二二极管d1的第三电极16，该第二二极管d1的输出端可以为第二二极管d1的第四电极17。
101.在上述的瞬态抑制芯片100和上述的低电容芯片200形成后，本公开还需要采用绝缘材料对瞬态抑制芯片100和低电容芯片200进行封装。该封装外形可以为sod系列，dfn系列等。该封装所采用的绝缘结构19可以为环氧树脂、陶瓷等。该封装后的结构可以包括第一承载板22和第二承载板23。该瞬态抑制芯片100设于第一承载板22上。该第二承载板23与第一承载板22间隔设置，且低电容芯片200设于第二承载板23上。该第一承载板22可以为导体，该瞬态抑制芯片100的输出端与第一承载板22连接，第一承载板22通过导线与第二二极管d1的输入端连接。该封装后的结构还可以包括输入电极21和输出电极20。该输入电极21可以与半导体器件的第一外部连接端相连。该输出电极20可以与半导体器件的第二外部连接端相连。
102.本公开实施方式还提供一种半导体器件，包括：
103.瞬态抑制芯片100；
104.低电容芯片200，包括第二二极管d1和第三二极管d2，所述第二二极管d1的输出端与所述第三二极管d2的输入端连接，所述第三二极管d2的输出端与所述第二二极管d1的输入端连接；
105.其中，所述瞬态抑制芯片100的输出端与所述第二二极管d1的输入端连接，所述瞬态抑制芯片100的输入端为所述半导体器件的第一外部连接端，所述第二二极管d1的输出端为所述半导体器件的第二外部连接端。
106.进一步地，所述瞬态抑制芯片100具有一个单向tvs结构；或者
107.所述瞬态抑制芯片100具有一个双向tvs结构；或者
108.所述瞬态抑制芯片100具有多个单向tvs结构，多个所述单向tvs结构的一端均与所述第二二极管d1的输入端连接，多个所述单向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端；或者
109.所述瞬态抑制芯片100具有多个双向tvs结构，多个所述双向tvs结构的一端均与所述第二二极管d1的输入端连接，多个所述双向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端。
110.进一步地，所述瞬态抑制芯片100具有一个单向tvs结构；或者
111.所述瞬态抑制芯片100具有一个双向tvs结构；或者
112.所述瞬态抑制芯片100具有多个单向tvs结构，多个所述单向tvs结构的一端均与所述第二二极管d1的输入端连接，多个所述单向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端；或者
113.所述瞬态抑制芯片100具有多个双向tvs结构，多个所述双向tvs结构的一端均与所述第二二极管d1的输入端连接，多个所述双向tvs结构的另一端构成所述半导体器件的多个所述第一外部连接端；
114.其中，所述单向tvs结构或所述双向tvs结构为pn结结构、pnp结构、npn结构、npnp的可控硅结构或、pnpn的可控硅结构、npnpn的可控硅结构或pnpnp的可控硅结构。
115.进一步地，所述瞬态抑制芯片100包括一个或多个第一二极管z1，所述第一二极管z1包括：
116.第一导电类型的第一衬底1，所述第一衬底1具有相反的第一表面和第二表面，所述第一表面设有一个或多个第二导电类型的第一注入区3；
117.第一电极5，覆盖所述第一注入区3，所述第一电极5构成所述半导体器件的第一外部连接端；
118.第二电极6，覆盖所述第二表面，并与所述第二二极管d1的输入端电连接。
119.进一步地，所述瞬态抑制芯片100包括一个或多个二极管组件，所述二极管组件包括反向串联的两个第一二极管z1，所述反向串联的两个所述第一二极管z1的一端与所述第二二极管d1的输入端连接，所述反向串联的两个所述第一二极管z1的另一端构成所述半导体器件的第一外部连接端；
120.所述二极管组件包括：
121.第一导电类型的第一衬底1，所述第一衬底1具有相反的第一表面和第二表面；
122.外延层7，包括第二导电类型的外延区701和第一导电类型的掺杂区702；所述外延区701和所述掺杂区702层叠设置，所述外延区701设于所述第一表面上；
123.第一电极5，覆盖所述掺杂区702，所述第一电极5构成所述半导体器件的第一外部连接端；
124.第二电极6，覆盖所述第二表面，并与所述第二二极管d1的输入端电连接。
125.进一步地，所述低电容芯片200包括：
126.第一导电类型的第二衬底13，所述第二衬底13的表面设有两个第二导电类型的第二注入区1301以及两个第一导电类型的第三注入区1302，所述第三注入区1302的掺杂浓度大于所述第二衬底13的掺杂浓度；两个所述第二注入区1301一一对应地与两个所述第三注入区1302连接；所述第二衬底13、一个所述第二注入区1301以及一个所述第三注入区1302构成所述第二二极管d1；所述第二衬底13、另一个所述第二注入区1301以及另一个所述第三注入区1302构成所述第三二极管d2。
127.进一步地，构成所述第二二极管d1的所述第二注入区1301和所述第三注入区1302位于所述第二衬底13的一个表面，构成所述第三二极管d2的所述第二注入区1301和所述第三注入区1302位于所述第二衬底13的另一个表面；或者
128.两个所述第二注入区1301以及两个所述第三注入区1302位于所述第二衬底13的同一个表面。
129.进一步地，所述半导体器件包括：
130.第一承载板22，所述瞬态抑制芯片100设于所述第一承载板22上；
131.第二承载板23，与所述第一承载板22间隔设置，所述低电容芯片200设于所述第二承载板23上；
132.其中，所述第一承载板22为导体，所述瞬态抑制芯片100的输出端与所述第一承载板22连接，所述第一承载板22通过所述导线与所述第二二极管d1的输入端连接。
133.本公开实施方式提供的半导体器件的制备方法及半导体器件属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。
134.以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。