半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
4.然而，目前工艺形成的器件性能不佳。


技术实现要素：

5.本发明实施例提供一种半导体结构及其形成方法，提高了器件的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：
7.提供基底，所述基底的至少一个表层为半导体材料层；
8.去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；
9.在所述隔离鳍部的上方形成支撑结构；
10.形成与所述支撑结构和所述有源鳍部相交的栅极结构，其中，所述栅极结构顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面；
11.至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽；
12.形成填充在所述隔离沟槽内的隔离结构。
13.相应的，本发明实施例还提供一种半导体结构，包括：
14.衬底，所述衬底上设置有多个并行的鳍部，其中，所述多个并行的鳍部中至少包括一个隔离鳍部和至少一个有源鳍部；
15.位于所述隔离鳍部的上方的支撑结构；
16.与所述支撑结构和所述有源鳍部相交的栅极结构，所述栅极结构的顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面。
17.与现有技术相比，本发明实施例的技术方案具有以下优点：
18.本发明实施例同时形成隔离鳍部和有源鳍部，进而在所述隔离鳍部的上方形成支撑结构，并在形成与所述支撑结构和所述有源鳍部相交的栅极结构的步骤中，使所述栅极结构顶面低于或齐平于所述支撑结构的顶面，以使所述支撑结构和所述支撑结构下方的隔离鳍部隔离所述栅极结构，进一步通过至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽，进而在所述隔离沟槽内形成隔离结构。可以看出，本发明实施例形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
附图说明
19.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
20.图6至图20是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
21.图21至图30是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
22.由背景技术可知，目前所形成的器件性能不佳，现结合一种半导体结构的形成方法分析器件性能不佳的原因。
23.参考图1至图3，其中，图1是初始半导体结构的俯视图，图2是图1中沿aa’方向的剖面图，图3是图1中沿bb’方向的剖面图，提供初始半导体结构，所述初始半导体结构包括衬底1、鳍部2和横跨在鳍部上的栅极结构3，以及位于栅极结构两侧的源漏掺杂结构4、覆盖在所述栅极结构3之间的层间介质层5；
24.然而，所述栅极结构3包括多个相连的栅极31(虚线框示出的部分)，为实现不同栅极31的隔离，需要在各栅极之间的隔离区32(图中箭头所指的位置)形成隔离结构，以将栅极结构切分为多个栅极31。
25.参考图4，其中，图4为图3基础上的剖面图，刻蚀去除部分区域的栅极结构，形成切分所述栅极结构的隔离沟槽6；
26.参考图5，其中，图5为图4基础上的剖面图，在所述隔离沟槽中形成隔离结构7。
27.其中，在形成隔离沟槽6的过程中，刻蚀过程会对栅极结构造成影响，从而影响器件的性能。例如，在形成所述隔离沟槽的过程中，通常会造成栅极结构的应力变化，从而在形成隔离结构后，造成器件结构的应力不平衡；或者，以刻蚀去除部分区域的栅极结构为例，无论是湿法刻蚀中的刻蚀液还是干法刻蚀中的刻蚀离子，均会对栅极结构造成损伤，特别是栅极结构中功函数金属层(work function metal，wfm)造成损伤，从而影响器件性能。
28.本发明实施例提供了一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底的至少一个表层为半导体材料层；去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；在所述隔离鳍部的上方形成支撑结构；形成与所述支撑结构和所述有源鳍部相交的栅极结构，其中，所述栅极结构顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面；至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽；形成填充在所述隔离沟槽内的隔离结构。
29.本发明实施例通过在形成鳍部的过程中，同时形成隔离鳍部和有源鳍部，进而在所述隔离鳍部的上方形成支撑结构，并在形成与所述支撑结构和所述有源鳍部相交的栅极结构的步骤中，使所述栅极结构顶面低于或齐平于所述支撑结构的顶面，以使所述支撑结构和所述支撑结构下方的隔离鳍部隔离所述栅极结构，进一步通过至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽，进而在所述隔离沟槽内形成隔离结构。可以看出，本发明实施例形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
30.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
31.图6至图20是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
32.参考图6，提供基底100，所述基底的至少一个表层为半导体材料层。
33.所述基底100用于为后续形成器件结构提供工艺平台，所述基底的至少一个表层为半导体材料层，所述半导体材料层用于在后续通过去除部分区域内的部分厚度的半导体材料层110(图6中点虚线上方示出的部分)，以形成衬底以及凸出于所述衬底的鳍部。
34.本实施例中，所述基底100的材料为硅，对应的半导体材料层可以为所述基底一个表层。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基底，对应的，所述半导体材料层可以为所述绝缘体上的硅衬底或锗衬底等。
35.并且，在其他实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层可以作为所述半导体材料层，用于为后续形成鳍部提供工艺基础。
36.可以理解的是，在进行相应的工艺前，可以预先将所述基底划分为有源区i和隔离区ii，有源区i用于形成器件结构，隔离区ii用于形成隔离结构。
37.参考图7至图9，其中，图8为立体图，图9是图8中沿cc’方向的剖面图，去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部111和至少一个有源鳍部112。
38.其中，所述多个并行的鳍部中，所述有源鳍部112形成在基底的有源区i，用于形成相应的器件结构，所述隔离鳍部111可以形成在基底的隔离区ii，用于为后续形成隔离结构占据工艺位置，从而在后续工艺中在该位置形成对应的隔离结构。
39.对应的，可以通过刻蚀工艺，去除部分区域的部分厚度的半导体材料层，从而形成多个并行的鳍部。
40.参考图7至图9，在所述隔离鳍部的上方形成支撑结构121。
41.其中，所述支撑结构121用于为后续形成隔离结构占据工艺空间，从而在后续工艺中在该工艺空间内形成对应的隔离结构。
42.基于所述隔离鳍部111和所述隔离鳍部111的上方形成的支撑结构121，以形成对应的隔离结构，从而在形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
43.所述支撑结构仅用于形成隔离栅极结构的隔离结构时，可以仅形成在预设的与栅
极结构相交的位置处；所述支撑结构用于形成隔离整个器件的隔离结构时，可以同时沿隔离鳍部的延伸方向延伸至隔离鳍部的其他位置处，本实施例以隔离整个器件为例进行说明。
44.在本发明实施例中，所述支撑结构121的厚度不宜过大，也不宜过小；具体的，所述支撑结构121的厚度过大，工艺难度大，从而使得工艺成本过高，若所述支撑结构121的厚度过小，则不能形成足够的工艺空间，从而无法从后续形成的器件结构的顶部露出，进而无法标记隔离结构的形成位置。在本发明实施例中，所述支撑结构121的厚度可以为10nm～50nm，可选的，所述支撑结构121的厚度可以为20nm～40nm。
45.所述支撑结构121的材料可以为氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、无定形碳(a-c)、碳氮氧化硅(siocn)等绝缘材料中的一种或多种，也可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料中的一种或多种，当采用多种材料时，可以为多个材料层的叠层。
46.需要说明的是，在本发明实施例中，所述支撑结构121和所述多个并行的鳍部同时形成。对应的，同时形成所述支撑结构121和所述多个并行的鳍部的过程，可以包括：
47.参考图7，在所述半导体材料层110上形成支撑材料层120；
48.所述支撑材料层120用于形成支撑结构。
49.相应的，所述支撑材料层120对应为氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、无定形碳(a-c)、碳氮氧化硅(siocn)等绝缘材料中的一种或多种，也可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料中的一种或多种。
50.对应的，所述支撑材料层120可以采用沉积或外延生长工艺形成。
51.参考图8和图9，去除部分区域内的支撑材料层和位于所述部分区域内的部分厚度的半导体材料层，以剩余厚度的基底为衬底101，凸出于所述衬底的半导体材料层为鳍部，以剩余在所述鳍部上的支撑材料层为支撑结构121。
52.去除部分区域内的支撑材料层和位于所述部分区域内的部分厚度的半导体材料层以实现支撑材料层和半导体材料层的图形化，从而形成衬底101和凸出于衬底的鳍部111，以及位于鳍部111上的支撑结构121。
53.在本实施例中，衬底101和凸出于衬底的鳍部111，以及位于鳍部111上的支撑结构121可以在一个图形化工艺中实现。具体的，衬底101和凸出于衬底的鳍部111，以及位于鳍部111上的支撑结构的过程包括：在所述支撑材料层上形成图形化的第一掩膜层，所述第一掩膜层覆盖预设的用于形成鳍部的区域，暴露除该区域外的其他区域；以所述第一掩膜层为掩膜，刻蚀去除所述第一掩膜层暴露的区域内的支撑材料层和位于所述部分区域内的部分厚度的半导体材料层。
54.其中，所述第一掩膜层可以为光刻胶层或者硬掩膜层，在本实施例优选为硬掩膜层，对应的，硬掩膜层的材料可以为氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、无定形碳(a-c)、碳氮氧化硅(siocn)中的一种或多种。
55.需要说明的是，本步骤形成的支撑结构121，位于所述多个并行的鳍部的上方，在后续步骤中，还需要去除所述多个并行的鳍部中的有源鳍部112上方的支撑结构121，仅保留所述隔离鳍部111上方的支撑结构121。
56.具体在本实施例中，参考图10，在形成所述支撑结构后，直接执行去除所述有源鳍
112上方的支撑结构121的步骤，形成仅位于隔离鳍部111上方的支撑结构121。
57.需要说明的是，在本发明实施例，在形成所述多个并行的鳍部后，还进一步在所述鳍部露出的衬底表面形成隔离层102，以隔离所述衬底和所述衬底上的器件结构。
58.参考图11至图17，形成与所述支撑结构和所述有源鳍部相交的栅极结构；
59.通过形成与所述支撑结构相交的栅极结构，从而使得所述支撑结构能够隔离所述栅极结构，从而在所述支撑结构位置处形成隔离结构时，不必对所述栅极结构进行刻蚀，避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
60.其中，所述栅极结构顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面，从而使得所述支撑结构能够暴露于所述栅极结构的表面，以利于所述支撑结构的刻蚀。
61.在本实施例中，形成与所述支撑结构和所述有源鳍部相交的栅极结构的步骤可以包括：
62.参考图11和图13，其中，图11为立体图，图12为图11中cc’方向的剖面图，图13为图11中dd’方向的剖面图，形成与所述支撑结构121和所述有源鳍部112相交的伪栅结构130和位于所述伪栅结构两侧的侧墙131，其中，所述伪栅结构130的顶面高于所述有源鳍部112的顶面。
63.在本实施例形成有隔离层102时，本步骤则在所述隔离层102上形成与所述支撑结构121和所述有源鳍部112相交的伪栅结构130和位于所述伪栅结构130两侧的侧墙131。
64.在本实施例中，所述伪栅结构130为后续制程中形成导电栅极占据空间位置，侧墙131用于为后续形成的导电栅极的侧壁起到保护和隔离作用，以及在后续制程中定义源漏掺杂区的形成区域。
65.其中，所述伪栅结构的顶面可以高于所述支撑结构的顶面，也可以低于或齐平于所述支撑结构的顶面。在本发明实施例中，可以使所述伪栅结构的顶面与所述支撑结构的顶面齐平，从而可以在后续形成导电栅极与所述伪栅结构的顶面齐平。
66.所述伪栅结构130的材料为多晶硅。其他实施例中，伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
67.所述侧墙131的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构，且所述侧墙不同于伪栅结构的材料。
68.形成伪栅结构和侧墙的步骤包括：在所述隔离层上形成完全覆盖所述有源鳍部，且表面与所述支撑结构顶面齐平的伪栅材料层(图未示)；在伪栅材料层上形成图形化的栅极掩膜层；以栅极掩膜层为掩膜刻蚀伪栅材料层，形成伪栅结构；形成保形覆盖伪栅结构的侧墙材料层(图未示)；去除伪栅结构顶部以及隔离层顶部的侧墙材料层，保留伪栅结构侧壁的侧墙材料层为侧墙。
69.本实施例中，可以采用外延生长工艺形成伪栅材料层，采用化学气相沉积工艺(chemical vapor deposition，cvd)或原子层沉积(atomic layer deposition，ald)工艺形成侧墙材料层。
70.在本发明实施例中，在可以在形成所述侧墙后，还进一步刻蚀伪栅结构两侧的部分有源鳍部，并进一步在所述有源鳍部内形成掺杂结构132，以作为器件的源漏结构。
71.参考图14至图15，其中，图14为立体图，图15为图14中dd’方向的剖面图，形成与所述伪栅结构130的顶面齐平的层间介质层140；
72.具体的，在所述伪栅结构130露出的基底上形成层间介质层140，所述层间介质层140覆盖所述掺杂结构132并露出所述伪栅结构130顶部。
73.层间介质层140用于实现相邻器件之间的电隔离，层间介质层140的材料为绝缘材料。本实施例中，层间介质层140的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
74.具体地，形成层间介质层140的步骤包括：在伪栅结构上以及伪栅结构露出的部分形成层间介质材料层(图未示)，层间介质材料层覆盖伪栅结构顶部；对层间介质材料层进行平坦化处理，去除高于伪栅结构130的层间介质材料层，平坦化处理后的剩余层间介质材料层作为层间介质层140。
75.参考图16，其中，图16为图15基础上的结构图，去除所述伪栅结构，形成栅极沟槽150；
76.所述栅极沟槽150以形成用于填充导电栅极的工艺空间，其中，基于伪栅结构同时填充在所述隔离鳍部和所述支撑结构的两侧，本实施例中，所述栅极沟槽暴露所述伪栅结构覆盖的隔离鳍部和所述支撑结构。
77.其中，可以采用刻蚀工艺去除所述伪栅结构，如湿法刻蚀工艺、干法刻蚀工艺或湿法工艺与干法刻蚀工艺的结构。具体的，采用湿法刻蚀工艺进行刻蚀时，可以采用hcl溶液。
78.参考图17，在所述栅极沟槽内形成栅介质层152和导电栅极151；
79.其中，基于所述栅极沟槽暴露所述隔离鳍部和所述支撑结构，对应的，所述栅介质层152同时形成在所述隔离鳍部和所述支撑结构的表面，所述栅介质层152、所述导电栅极151与所述侧墙131构成栅极结构。
80.所述导电栅极为金属栅结构，在本实施例中，金属栅结构的材料为镁钨合金。其他实施例中，金属栅结构的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
81.在本发明实施例中，具体的，可以首先在所述栅极沟槽中沉积形成保形覆盖在所述栅极沟槽和所述层间介质层的栅介质材料层，并在形成栅介质材料层后，进一步沉积导电栅极材料层，并使所述导电栅极材料层完全覆盖栅极沟槽和所述层间介质层，接着，研磨去除所述层间介质层上的导电栅极材料层和栅介质材料层，以剩余的导电栅极材料层为导电栅极，以剩余的栅介质材料层为栅介质层。基于所述栅极沟槽同时暴露所述隔离鳍部和支撑结构的侧面，在本实施例中，所述隔离鳍部和所述支撑结构的侧面同时形成有所述栅介质层。
82.在本实施例中，所述栅介质层的材料可以为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层的材料为hfo2。其他实施例中，栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
83.接着，参考图18和图19，其中，图19为图18中cc’方向的剖面图，至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽160。
84.通过形成所述隔离沟槽160，用于为后续形成隔离结构提供工艺空间。
85.在本发明实施例中，通过去除与所述栅极结构相交位置处的支撑结构，形成隔离
沟槽，避免了对栅极结构的直接刻蚀，从而可以避免刻蚀过程对栅极结构造成的影响。
86.需要说明的是，在本步骤中，所述至少去除与所述栅极结构相交位置处的支撑结构，可以仅去除与所述栅极结构相交位置处的支撑结构，从而形成仅隔离所述栅极结构的隔离结构，也可以完全去除所述隔离鳍部上方的所述支撑结构(如图18所示)，从而形成隔离整个器件结构的隔离结构。
87.在本发明实施例中，在去除所述支撑结构的同时，还去除所述支撑结构下方的至少部分隔离鳍部(如图18和图19所示)，从而提高器件的隔离效果。
88.具体的，可以采用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀的结合工艺去除所述支撑结构。
89.需要说明的是，在采用湿法刻蚀工艺去除所述支撑结构的过程中，所述支撑结构和所述栅介质层的刻蚀选择比大于或等于10:1，从而以所述栅介质层为刻蚀停止层，避免对栅电极层造成损伤。
90.接着，参考图20，形成填充在所述隔离沟槽内的隔离结构170。
91.所述隔离结构170，用于隔离相邻器件的栅极结构。
92.所述隔离结构的材料可以为氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、无定形碳(a-c)、碳氮氧化硅(siocn)等中的一种或多种，当采用多种材料时，可以为多个材料层的叠层。
93.具体的，可以形成完全覆盖所述隔离沟槽和所述栅极结构表面的隔离材料层，并进一步研磨去除所述栅极结构表面的隔离材料层，以剩余在所述隔离沟槽内的隔离材料层为隔离结构。
94.具体的，可以采用沉积工艺形成所述隔离材料层，可以采用化学机械研磨工艺研磨去除所述栅极结构表面的隔离材料层。
95.可以看出，本发明实施例形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
96.上述实施例中，仅以鳍部的表层作为沟道层，以实现栅极结构对器件的控制，在本发明的另一实施例中，还进一步提出一种半导体结构的形成方法，在栅极结构的内部形成有多个独立且悬置于栅极结构内部的沟道层，以进行栅极结构对器件的控制。具体的，参考图21至图30是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
97.参考图21，提供基底200，所述基底的至少一个表层为半导体材料层210。
98.其中，基于本实施例中的半导体结构具有独立的沟道层，对应的鳍部的高度可以较低，对应在本步骤中，半导体材料层的厚度对应较低，本步骤的说明可以参考前述实施例中的描述，本发明在此不再赘述。
99.接着，去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部。
100.本步骤的说明可以参考前述实施例中的描述，本发明在此不再赘述。
101.需要说明的是，在本实施例中，本步骤形成多个并行的鳍部后，还进一步在所述多个并行的鳍部上形成沟道叠层，后续形成的所述支撑结构位于所述隔离鳍部上方的沟道叠层上。
102.接着，在所述多个并行的鳍部上形成沟道叠层。
103.所述沟道叠层包括交替堆叠的牺牲层和沟道层，其中，所述牺牲层用于在后续步骤中去除，使所述沟道层在后续步骤中悬置在导电栅极内，从而实现导电栅极对器件的控制。
104.所述沟道叠层中，牺牲层和沟道层可以为1个，也可以为多个，沟道叠层中交替堆叠的牺牲层和沟道层的数量可以相同，也可以不同，在本发明实施例中，所述沟道叠层包括多个交替堆叠的牺牲层和沟道层，沟道叠层中可以包括2个牺牲层和1个沟道层交替堆叠，或者，沟道叠层中可以包括3个牺牲层和2个沟道层交替堆叠，本实施例以沟道叠层中包括3个牺牲层和2个沟道层交替堆叠为例进行说明。
105.接着，在所述隔离鳍部的上方形成支撑结构。
106.为节省工艺流程，降低工艺成本，本发明实施例中，所述支撑结构与所述沟道叠层中的牺牲层材料相同，从而可以在形成牺牲层的同时，进一步形成与牺牲层具有同材料的支撑结构。
107.在本实施例中，所述支撑结构、所述沟道叠层和所述鳍部同时形成。具体的，同时形成所述支撑结构、所述沟道叠层和所述多个并行的鳍部，包括：
108.参考图22，在所述半导体材料层210上形成堆叠材料层，其中，所述堆叠材料层包括交替堆叠的牺牲材料层220和沟道材料层221，且所述堆叠材料层的顶层为牺牲材料层220，位于顶层的所述牺牲材料层220的厚度大于或等于预设厚度；
109.其中，堆叠材料层用于同时形成沟道叠层和位于沟道叠层上的支撑结构，所述堆叠材料层顶层的预设厚度的牺牲材料层用于形成支撑结构。
110.在本实施例中，牺牲材料层220的材料可以为锗化硅，沟道材料层221的材料可以为硅。
111.所述堆叠材料层中的牺牲材料层220和沟道材料层221的层数与将要形成的牺牲层和沟道层的数量相匹配，在本实施例沟道叠层中包括3个牺牲层和2个沟道层交替堆叠时，所述堆叠材料层对应包括3层牺牲材料层和2层沟道材料层。
112.本实施例中，采用外延生长工艺(epitaxial growth)在所述基底上形成堆叠材料层。采用外延生长工艺不易破坏本身的晶格结构，使得后续形成的半导体结构不易漏电。
113.在本实施例中，采用外延生长工艺形成堆叠材料层的过程中，可以包括形成牺牲材料层阶段和形成沟道材料层阶段，在形成牺牲材料层阶段和形成沟道材料层阶段，通入的外延气体不同。
114.参考图23，去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的半导体材料层，以剩余厚度的基底为衬底201，凸出于所述衬底的半导体材料层为鳍部(包括隔离鳍部211和有源鳍部212)，以剩余在所述堆叠材料层的顶面下方预设厚度的牺牲材料层为支撑结构222，以剩余在所述鳍部和所述支撑结构之间的堆叠材料层为沟道叠层223。
115.其中，去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的半导体材料层，以实现堆叠材料层和半导体材料层的图形化。
116.在本实施例中，衬底201和凸出于衬底的鳍部，以及位于鳍部上沟道叠层223可以在一个图形化工艺中实现。具体的，衬底和凸出于衬底的鳍部，以及位于鳍部上沟道叠层的过程包括：在所述堆叠材料层上形成图形化的第二掩膜层，所述第二掩膜层覆盖预设的用
于形成鳍部的区域，暴露除该区域外的其他区域；以所述第二掩膜层为掩膜，刻蚀去除所述第二掩膜层暴露的区域内的堆叠材料层和位于所述部分区域内的部分厚度的半导体材料层。其中，所述第二掩膜层可以为光刻胶层或者硬掩膜层，在本实施例优选为硬掩膜层。
117.需要说明的是，本步骤形成的支撑结构222，位于所述多个并行的鳍部的上方，在后续步骤中，还需要去除所述多个并行的鳍部中的有源鳍部上方的支撑结构，仅保留所述隔离鳍部上方的支撑结构。
118.需要说明的是，在本发明实施例，在形成所述多个并行的鳍部后，还进一步在所述鳍部露出的衬底表面形成隔离层202，以隔离所述衬底和所述衬底上的器件结构。并且，在形成沟道叠层和支撑结构后，本发明实施例中还进一步鳍部、沟道叠层和支撑结构凸出于所述隔离层的部分的表面形成一层隔离膜(图未示)，以保护所述凸出于所述隔离层表面的鳍部、沟道叠层和支撑结构。
119.参考图24至图25，形成与所述支撑结构和所述有源鳍部相交的栅极结构；
120.在本实施例中，所述栅极结构顶面高于所述沟道叠层的顶面，低于或齐平于所述支撑结构的顶面。
121.其中，形成与所述支撑结构和所述有源鳍部相交的栅极结构的步骤可以包括：
122.参考图24和图25，其中，图25为图24中cc’方向的剖面图，形成与所述支撑结构222和所述有源鳍部212相交的伪栅结构230和位于所述伪栅结构两侧的侧墙231，其中，所述伪栅结构230的顶面高于所述有源鳍部212的顶面。
123.在本实施例形成有隔离层202时，本步骤则在所述隔离层202上形成与所述支撑结构222和所述有源鳍部相交的伪栅结构230和位于所述伪栅结构两侧的侧墙231。
124.在本实施例中形成有沟道叠层时，本步骤中的伪栅结构230的顶面高于所述沟道叠层的顶面，从而使后续形成的沟道层位于所述伪栅结构的内部。其中，基于所述支撑结构222的材料与沟道叠层的牺牲层相同，为避免后续刻蚀伪栅结构两侧的沟道叠层(包括牺牲层和沟道层)的过程中损伤所述支撑结构，本发明实施例所述伪栅结构230的顶面还进一步高于所述支撑结构222的顶面，以保护所述支撑结构222。
125.形成伪栅结构和侧墙的步骤包括：在所述隔离层上形成完全覆盖所述沟道叠层和所述支撑结构的伪栅材料层(图未示)；在伪栅材料层上形成图形化的栅极掩膜层；以栅极掩膜层为掩膜刻蚀伪栅材料层，形成伪栅结构；形成保形覆盖伪栅结构的侧墙材料层(图未示)；去除伪栅结构顶部以及隔离层顶部的侧墙材料层，保留伪栅结构侧壁的侧墙材料层为侧墙。
126.在本发明实施例中，在可以在形成所述侧墙后，还进一步形成与所述沟道叠层中的沟道层相接的掺杂结构，以作为器件的源漏结构。可选的，形成所述掺杂结构的流程包括：去除所述伪栅结构两侧的侧墙暴露的沟道叠层，暴露所述沟道叠层的侧壁；去除所述沟道叠层中的牺牲层的部分侧壁，形成凸出所述沟道层边缘的第一空间；形成填充所述第一空间的沟道侧墙；在所述伪栅结构两侧的鳍部内形成掺杂结构，所述掺杂结构与所述沟道层相接。
127.其中，所述第一空间用于形成在沟道层之间形成沟道侧墙，所述掺杂结构用于作为器件的源漏结构，与栅极结构共同实现器件的控制。
128.所述沟道侧墙的材料可以和所述侧墙相同，也可以不同，具体的，所述沟道侧墙的
材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
129.接着，形成与所述伪栅结构的顶面齐平的层间介质层；
130.参考图26至图27，其中，图26为图25视角上的结构图，去除所述伪栅结构，形成栅极沟槽250；
131.其中，所述栅极沟槽250暴露所述隔离鳍部和所述支撑结构，形成所述栅极沟槽以形成用于填充导电栅极的工艺空间。
132.在本发明实施例中，还进一步在形成栅极沟槽250后，去除所述有源鳍部212上的牺牲层225(参考图27)，从而使得所述沟道层224悬空在所述栅极沟槽内，进而使后续形成的栅极结构包围所述沟道层224。为缩短工艺流程，降低工艺成本，可以在去除所述有源鳍部上的牺牲层224的同时，去除所述有源鳍部上的支撑结构222，保留所述隔离鳍部上方的沟道叠层和沟道叠层上方的支撑结构。可以理解的是，所述有源鳍部上方的沟道层由位于栅极沟槽两侧的沟道侧墙支撑。
133.具体的，所述去除沟道叠层中的牺牲层和支撑结构的步骤，可以包括，在所述栅极沟槽内形成第三掩膜层，所述第三掩膜层覆盖所述隔离鳍部，以及位于所述隔离鳍部上的沟道叠层和支撑结构；以所述第三掩膜层为掩膜，刻蚀去除所述沟道叠层中的牺牲层和支撑结构；去除所述第三掩膜层，暴露所述隔离鳍部上的沟道叠层和支撑结构。
134.参考图28，在所述栅极沟槽内形成栅介质层252和导电栅极251；
135.其中，所述栅介质层同时形成在所述隔离鳍部211和所述支撑结构222的表面，所述栅介质层252、导电栅极251与所述侧墙构成栅极结构。
136.在本实施例中，所述导电栅极251与所述伪栅结构的顶面不为同一平面，具体的，所述导电栅极251的顶面与所述支撑结构222的顶面齐平。
137.可以理解的是，在本实施例中所述伪栅结构的顶面高于所述支撑结构，从而保护支撑结构，在进行所述导电栅极的形成过程中，若所述导电栅极仍然与原伪栅结构的顶面齐平，会使得形成的栅极结构完全覆盖支撑结构，进而造成后续形成隔离结构时，仍然需要进行栅极结构的刻蚀。因此，本发明实施例中所形成的所述导电栅极的顶面与所述支撑结构的顶面齐平，从而使得所形成的栅极结构的顶面暴露所述支撑结构，进而通过去除所述支撑结构形成对应的隔离沟槽。
138.需要说明的是，在本实施例中，所述栅介质层252同时形成在有源鳍部212、悬空在有源鳍部上方的沟道层224、隔离鳍部211、位于隔离鳍部211上的沟道叠层以及位于沟道叠层上的支撑结构222的表面。
139.具体的，在所述栅介质层和导电栅极的形成过程可以包括：在所述栅极沟槽中形成覆盖有源鳍部表面、悬空的沟道层表面、隔离鳍部表面、位于隔离鳍部上的沟道叠层表面以及位于沟道叠层上的支撑结构的表面的栅介质层，并在形成栅介质层后，形成完全覆盖所述栅极沟槽和所述层间介质层的导电栅极材料；研磨去除部分导电栅极材料和部分层间介质层，直至所述导电栅极材料与所述支撑结构的顶面齐平，以剩余的导电栅极材料作为导电栅极。
140.其中，所述导电栅极材料可以通过沉积或电镀等工艺形成，所述研磨步骤可以采用化学机械研磨工艺。
141.本步骤的其他说明可以参考前述实施例中的描述，本发明在此不再赘述。
142.接着，参考图29，至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽260。
143.在本发明实施例中，在去除所述支撑结构的同时，还去除所述支撑结构下方的沟道叠层，从而提高器件的隔离效果。
144.具体的，可以采用湿法刻蚀工艺和/或干法刻蚀工艺去除所述支撑结构和所述支撑结构下方的沟道叠层，形成隔离沟槽260。
145.其中，在采用湿法刻蚀工艺去除所述支撑结构和所述支撑结构下方的沟道叠层时，所述支撑结构和所述栅介质层252的刻蚀选择比大于或等于10:1，基于所述牺牲层和所述支撑结构为相同的材料，对应的，所述牺牲层和所述栅介质层252的刻蚀选择比大于或等于10:1，从而以栅介质层为刻蚀停止层，避免对栅电极层产生损伤。
146.接着，参考图30，形成填充在所述隔离沟槽内的隔离结构270。
147.所述隔离沟槽270，用于隔离相邻器件的栅极结构。
148.所述隔离沟槽的材料可以为氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、无定形碳(a-c)、碳氮氧化硅(siocn)等中的一种或多种，当采用多种材料时，可以为多个材料层的叠层。
149.具体的，可以形成完全覆盖所述隔离沟槽和所述栅极结构表面的隔离材料层，并进一步研磨去除所述栅极结构表面的隔离材料层，以剩余在所述隔离沟槽内的隔离材料层为隔离结构。具体的，可以采用沉积工艺形成所述隔离材料层，可以采用化学机械研磨工艺研磨去除所述栅极结构表面的隔离材料层。
150.可以看出，本发明实施例形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
151.相应的，本发明实施例还提供一种半导体结构。参考图28，示出了本发明半导体结构一实施例的结构示意图。
152.衬底201，所述衬底201上设置有多个并行的鳍部，其中，所述多个并行的鳍部中至少包括一个隔离鳍部211和至少一个有源鳍部212；
153.位于所述隔离鳍部211的上方的支撑结构222；
154.与所述支撑结构222和所述有源鳍部212相交的栅极结构，所述栅极结构的顶面高于所述有源鳍部212的顶面，低于或齐平于所述支撑结构222的顶面。
155.可选的，所述支撑结构的厚度为10nm～50nm。
156.可选的，所述多个并行的鳍部上还设置有沟道叠层，所述支撑结构222位于所述隔离鳍部211上方的沟道叠层上，所述沟道叠层包括交替堆叠的牺牲层和沟道层224，所述支撑结构222与所述沟道叠层中的牺牲层的材料相同。
157.可选的，所述栅极结构的两侧设置有侧墙，所述沟道叠层的两侧的牺牲层侧壁上设置有沟道侧墙。
158.可选的，所述支撑结构的材料可以为氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、无定形碳(a-c)、碳氮氧化硅(siocn)等绝缘材料中的一种或多种，也可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料中的一种或多种。
159.可以看出，本发明实施例形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。
160.本发明实施例的半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
161.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。