一种新型自对准功率TrenchMOSFET制作方法及其结构与流程

一种新型自对准功率trench mosfet制作方法及其结构
技术领域
1.本发明涉及功率器件技术领域，尤其涉及到一种新型自对准功率 trench mosfet制作方法及其结构。


背景技术：

2.在功率器件的发展过程中，功率mosfet一直扮演着非常重要的地 位。从市场份额上看，以2006年为例，功率mosfet几乎占到整个功率 器件市场的26％，而功率mosfet之所以发展如此迅速，原因如下：
3.(1)频率高：场效应晶体管作为一种多子器件，相比双极型功率器件， 其频率有了很大提高，因此不仅在高频应用有了扩大，在缩小整机体积方 面也起到关键的作用。
4.(2)驱动方便：场效应晶体管相比双极型功率器件，其控制方法由电流 控制变为电压控制，可以直接用一些专用的高压集成电路作为驱动进行控 制。
5.(3)通态电阻小：新一代的场效应晶体管的通态电阻不仅比pn结的正 向好，甚至比过去认为的有着最低正向电阻之称得肖特基二极管还好。因 而mosfet不仅是一种快速开关器件，而且在一定的条件下还是一种最 佳的整流元件。这些优点使mosfet几乎进入功率转换的每一个领域。
6.(4)mosfet新型器件的补充：以mosfet为基础的新型器件，如 igbt，进一步扩大mos型器件涌现。
7.功率mosfet的发展过程基本上是在保留和发挥mos器件本身特点 的基础上，努力提高功率(即增大器件工作电压和电流)的过程。但是，由 于没有类似双极器件少子注入产生的电导调制效应，随着器件击穿电压的 增大(大于200v),其导通电阻也随着急剧增大，这极大地限制了功率mos 击穿电压的提高，同时也限制了它在高压系统中的使用。
8.功率mosfet发展先后经历了ldmos(横向平面双扩散)，vvmos(v 型槽)，uvmos(u型槽)及平面vdmos(纵向平面双扩槽)再到trench栅(槽 栅)等结构演化过程。其中，ldmos结构简单，制作工艺也较为简单，但 其主要缺点就是芯片面积的利用率不高，由于其扩散区和沟道区都在晶圆 的表面形成，对晶圆面积造成严重的浪费，于是接下来vvmos出现了，vvmos可以将漏极做在晶圆背面，这样扩散区和沟道区都在竖直方向上， 芯片集成度显著提高。但vvmos的v型尖刺很容易造成电场线的集聚而 使击穿电压降低，为了克服这种缺陷，uvmos产生了，人们将栅极做成 u型以防止电场的集聚，但由于晶向原因，使uvmos在腐蚀工艺实现上 较为困难，接下来人们干脆将栅极做成平的，也就出现了vdmos，vdmos 是功率mos结构上的一次重大变革，对功率mosfet的发展起了关键性 的推动作用。
9.vdmosfet是采用自对准双扩散工艺，以多晶硅栅作为掩模，利用 两次扩散的横向扩散差形成导电沟道，使器件耐压水平、可靠性和制作工 艺方面前进了一大步。
10.器件漏源通态电阻r是器件单位面积开态时漏源之间的总电阻，它 是决定器件dson最大额定电流和功率损耗的重要参数。由于vdmos 的诸多优点，早期低压的mosfet大都也是使用平面vdmos工艺，但 是由于平面工艺mosfet其本身体内jfet寄生电阻的限制，
单个元胞的 面积并不能减的很小，这样就使增加元胞密度变得很困难，限制了平面工 艺mosfet向进一步减小r的方向发展。这种情况下，为了进一步增加 原胞密度，提高单位面积芯片沟道dson的总宽度，1984年d.ueda首次 把trench技术用于制造umos器件。由于trench栅(umos)把沟道从水 平变为平直，彻底消除料平面结构寄生jfet电阻的影响，使元胞尺寸大 大缩小，元胞尺寸缩小能够带来器件单位硅片上的沟道宽长比增大从而使 电流增大、导通电阻下降等好处。trench栅结构几乎完全消除了平面型 vdmos的弊端，在制作低压mosfet领域得到了广泛的应用。各种 trench mosfet结构也开始应运而生。
11.传统的功率trench mosfet，其trench和接触孔需要两张掩模版光 刻形成，由于两张掩模版之间需要一定的套刻间距，且受光刻本身最小间 距的影响，使得trench pitch(相邻trench之间的距离)不能做到最小。
12.现有技术中，专利cn101663760a，其工艺流程如下：
13.如图1，在外延区上淀积介质并光刻确定gate极的位置；刻蚀gate 沟槽；去除外延区上的介质；栅氧化及淀积多晶硅；去除介质层的多晶硅， 仅在gate沟槽内形成凹陷的栅极区；淀积第二层介质；刻蚀第二层介质， 使此介质仅嵌在栅极区凹陷部分的表面；以多晶硅上的第二层介质为 hardmask，刻蚀硅片表面，自对准制程以形成器件的source区和接触孔；
14.在此专利中，槽里多晶硅上的第二层介质的上表面与硅片表面基本是 平行的，见图示2a；用多晶硅表面的第二层介质层做hardmask，etchback 刻蚀硅片的表面，使source区域的硅片表面低于多晶硅上面的第二层介 质层的表面；见图示2b。


技术实现要素：

15.以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。 此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面 的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目 的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加 详细的描述之序。
16.本发明首要解决的技术问题是提出一种新的自对准结构的功率 trench mosfet，其trench槽和接触孔(接触沟槽)由一张掩模版确定，能 极大地缩小trench pitch的间距(即相邻trench槽之间的间距)。为此， 本技术提供了一种新型自对准功率trench mosfet的制备方法，包括：
17.一种新型自对准功率trench mosfet制作方法，其特征在于，包括 如下步骤：
18.step1：在衬底正上表面外延形成外延区；
19.step2：在所述外延区的正上表面注入硼离子形成主体区；
20.step3：在所述主体区上淀积形成第一介质层；
21.step4：所述第一介质层刻蚀形成沟槽，所述沟槽穿过所述主体区至所 述外延区；
22.step5：对沟槽进行氧化并填充多晶硅形成栅极，所述多晶硅覆盖所述 第一介质层；
23.step6：刻蚀掉所述第一介质层上的所述多晶硅，且沟槽里的多晶硅的 表面需低于第一介质层的表面，多晶硅的表面可与外延层表面平行，或者 低于外延层表面，或者高于外延层表面；
24.step7：淀积第二介质层覆盖所述第一介质层和所述沟槽里的多晶硅；
25.step8：刻蚀掉所述第一介质层上的所述第二介质层，仅保留所述沟槽 多晶硅上的第二介质层；
26.step9：完全除去第一介质层；
27.step10：于所述主体区上掺杂离子形成源极区；
28.step11：淀积第三介质层，所述第三介质层覆盖所述源极区和所述第 二介质层；
29.step12:无掩模版刻蚀第三介质层并于所述第二介质层及多晶硅侧壁 形成侧墙；
30.step13:于所述源极区刻蚀形成接触沟槽，所述接触沟槽穿过所述源 极区至所述主体区；
31.step14:于所述接触沟槽注入硼离子形成所述主体区的接触区域；
32.step15:于所述step14形成的晶圆结构正面进行金属溅射或蒸发，形 成金属化层，所述金属化层覆盖所述接触区域、所述侧墙、所述第二介质 层。
33.作为一较佳实施方式，所述衬底为重度掺杂n型半导体硅，所述外延 区为轻度掺杂n型半导体硅。
34.作为一较佳实施方式，所述源极区为重度掺杂n型半导体硅。
35.作为一较佳实施方式，所述主体区是由外延区掺杂注入硼离子形成。
36.作为一较佳实施方式，所述第一介质层、所述第二介质层被选自二氧 化硅或者氮化硅；所述第一介质层和所述第二介质层被设定为不同材质种 类。
37.作为一较佳实施方式，所述第三介质层被选自二氧化硅或者氮化硅。
38.作为一较佳实施方式，在step6中，刻蚀后所述多晶硅的上表面高于、 低于或者齐平所述主体区(外延层)的上表面。
39.作为一较佳实施方式，在step8中，刻蚀后所述第二介质层的表面齐 平或者低于所述第一介质层表面。
40.作为一较佳实施方式，在step15中，该接触沟槽的深度要大于源极区 的深度，直至达到源极区下面的主体区，但不能超过主体区。
41.本发明的另一目的旨在于提供一种新型自对准功率trench mosfet， 其trench槽和接触孔(接触沟槽)由一张掩模版确定，能极大地缩小trenchpitch的间距(即相邻trench槽之间的间距)。
附图说明
42.图1现有技术的结构截面图。
43.图2a为现有技术中一个步骤的结构结构图。
44.图2b为现有技术中另一个步骤的结构结构图。
45.图3为本发明step1中形成的结构。
46.图4为本发明step2中形成的结构。
47.图5为本发明step3中形成的结构。
48.图6为本发明step4中形成的结构。
49.图7为本发明step5中形成的结构。
50.图8为本发明step6中形成的结构。
51.图9为本发明step7中形成的结构。
52.图10为本发明step8中形成的结构。
53.图11为本发明step9中形成的结构。
54.图12为本发明step10中形成的结构。
55.图13为本发明step11中形成的结构。
56.图14为本发明step12中形成的结构。
57.图15为本发明step13中形成的结构。
58.图16为本发明step14中形成的结构。
59.图17为本发明step15中形成的结构。
[0060][0061]
具体实施方式
[0062]
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其 结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本 领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽 范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授 予与本文中公开的原理和新颖性特征相一致的最广义的范围。
[0063]
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理 解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限 于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细 显示，以避免模糊本发明。
[0064]
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所 有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除 非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中 所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来 替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效 或类似特征的一个示例。
[0065]
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、 顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的 固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/ 或方向。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示 或暗示相对重要性。
[0066]
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术 语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可 以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可 以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连 通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发 明中的具体含义。
[0067]
注意，在使用到的情况下，进一步地、较优地、更进一步地和更优地 是在前述实施例基础上进行另一实施例阐述的简单起头，该进一步地、较 优地、更进一步地或更优地后带的内容与前述实施例的结合作为另一实施 例的完整构成。在同一实施例后带的若干个进一步地、较优地、更进一步 地或更优地设置之间可任意组合的组成又一实施例。
[0068]
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附 图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的 保护范围进行任何限制。
[0069]
在下述文本描述中，p 、n 的 表示重掺杂，掺杂浓度高；p-、n-的
‑ꢀ
表示轻掺杂，掺杂浓度低。
[0070]
请参阅图3，在step1中，在晶圆基片或者衬底111上外延形成外延区 112，晶圆基片或者衬底111采用的是重度参杂的n型半导体(参杂的离 子为磷，即n )，因此将晶圆基片或者衬底111表达为n 衬底111。外 延区112采用的是轻掺杂量的n-外延区112，简称n-epi。
[0071]
请参阅图4，在step2中，在n-外延区112的表面进行硼离子参杂注 入形成主体区114，即pbody区。
[0072]
请参阅图5，在step3中，主体区114表面淀积形成第一介质层118， 该第一介质层118为二氧化硅或者氮化硅，其厚度适应而定，一般厚度为 1～10um。
[0073]
请参阅图6，在step4中，通过涂胶-曝光-显影-刻蚀，在第一介质层 118刻蚀形成沟槽12，该沟槽12穿过主体区114至外延区112，即该沟槽 12的深度需要超过主体区114的深度，插入到外延区112，但是不超过外 延区112的深度。这是唯一一次需要光刻制程的工序。
[0074]
请参阅图7，在step5中，对所述trench槽(即沟槽12)进行栅极氧 化和掺杂多晶硅121淀积填充形成栅极，使多晶硅121填充所述trench 槽，并且多晶硅121要覆盖第一介质层118。具体的，在多晶硅121与trench 槽之间形成一栅极绝缘区122，栅极绝缘区122包覆trench槽的底部和四 周槽壁。
[0075]
请参阅图8，在step6中，通过无掩模版刻蚀(etch back)，去除第 一介质层118上的多晶硅121，但是要确保多晶硅121完全嵌在沟槽12 中。刻蚀后所述多晶硅121的上表面高于、低于或者齐平所述主体区114 的上表面。
[0076]
请参阅图9，在step7中，淀积第二介质层119覆盖第一介质层118 和沟槽12。所述第一介质层118、所述第二介质层119被选自二氧化硅或 者氮化硅；所述第一介质层118和所述第二介质层119被设定为不同材质 种类。
[0077]
请参阅图10，在step8中，用无掩模版刻蚀(etch back)的方法刻蚀 掉除第一介质层118上的第二介质层119，仅保留沟槽12上的第二介质层 119。刻蚀后所述第二介质层119的表面齐平或者低于所述第一介质层118 表面。
[0078]
请参阅图11，在step9中，完全除去第一介质层118，将主体区114 的表面完全暴露出来。
[0079]
请参阅图12，在step10中，在主体区114上掺杂离子形成源极区117， 即source区。进一步的，是重度n 型掺杂，即被称为n source区。 所述源极区117为重度掺杂n型半导体硅。
[0080]
请参阅图13，在step11中，淀积第三介质113，该第三介质113覆盖 n source区和第二介质层119。
[0081]
请参阅图14，在step12中，刻蚀第三介质113并于第二介质层119 侧壁形成侧墙1131，即spacer。此处的spacer刻蚀不需要掩模版，刻蚀 晶圆表面的第三介质层，在第二层介质层的侧面形成spacer，且将晶圆硅 表面的第三介质113都刻蚀干净。
[0082]
进一步的，此第三介质113为二氧化硅或者氮化硅。
[0083]
请参阅图15，在step13中，在n source区向下通过干法刻蚀形成一 个接触沟槽，该接触沟槽的深度要大于n source区的深度，直至达到n source区下面的pbody区，但不能超过pbody区，因为其目的是实现与pbody区的欧姆接触，该接触沟槽穿过n source区至主体区114，为与 主体区114欧姆接触形成预备条件。
[0084]
请参阅图16，在step14中，在接触沟槽中注入硼离子，其注入掺杂程 度为重度灌输，形成pbody区的欧姆接触区域115。
[0085]
请参阅图17，在step15中，在step14中形成的晶圆结构上进行金属 化形成金属化层116，这样就将所有的n 区域连接起来了，金属化层116 形成一个接触层/接触点，即源极接点。
[0086]
以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人 员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节 不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本 发明的保护范围。