半导体装置及半导体装置的制造方法与流程

1.本发明的各种实施方式总体上涉及电子装置，并且更具体地涉及半导体装置及半 导体装置的制造方法。


背景技术：

2.非易失性存储器装置与通电/断电情况无关地保留所存储的数据。近来，其中存 储器单元在基板上方形成为单层的二维非易失性存储器装置的集成度的增加已经受 到限制。因此，已经提出了其中存储器单元在垂直方向上层叠在基板上方的三维非易 失性存储器装置。
3.三维非易失性存储器装置可以包括彼此交替层叠的层间绝缘层和栅电极以及穿 过其中的沟道层，其中存储器单元沿着沟道层层叠。已经开发出各种结构和制造方法 以提高三维非易失性存储器装置的操作可靠性。


技术实现要素：

4.根据实施方式，一种半导体装置可以包括：层叠结构，其具有彼此交替层叠的导 电层和绝缘层；沟道层，其穿过层叠结构；铁电层，其围绕沟道层的侧壁；第一电介 质层，其围绕铁电层的侧壁；以及牺牲图案，其插置于第一电介质层和绝缘层之间， 牺牲图案包括比第一电介质层具有更高介电常数的材料。
5.根据实施方式，一种制造半导体装置的方法可以包括：形成具有彼此交替层叠的 第一材料层和第二材料层的层叠结构；形成穿过层叠结构的第一开口，第一开口具有 内壁，内壁具有比第一材料层进一步突出的第二材料层；在第一开口中形成牺牲层； 在牺牲层中形成第一电介质层，第一电介质层比牺牲层具有更低的介电常数；在第一 电介质层中形成铁电层；以及在铁电层中形成沟道层。
附图说明
6.图1a至图1c是例示根据本公开的实施方式的半导体装置的结构的图；
7.图2a至图2c是例示根据本公开的实施方式的半导体装置的结构的图；
8.图3a和图3b是例示根据本公开的实施方式的半导体装置的结构的图；
9.图4a和图4b是例示根据本公开的实施方式的半导体装置的结构的图；
10.图5a至图5c是例示根据本公开的实施方式的半导体装置的结构的图；
11.图6a至图6c是例示根据本公开的实施方式的半导体装置的结构的图；
12.图7a和图7b是例示根据本公开的实施方式的半导体装置的结构的图；
13.图8a和图8b是例示根据本公开的实施方式的半导体装置的结构的图；
14.图9a至图9e是例示根据本公开的实施方式的制造半导体装置的方法的图；
15.图10a至图10c是例示根据本公开的实施方式的制造半导体装置的方法的图；
16.图11a至图11d是例示根据本公开的实施方式的制造半导体装置的方法的图；
17.图12a至图12c是例示根据本公开的实施方式的制造半导体装置的方法的图；
18.图13a和图13b是例示根据本公开的实施方式的制造半导体装置的方法的图；
19.图14是例示根据本公开的实施方式的存储器系统的图；
20.图15是例示根据本公开的实施方式的存储器系统的图；
21.图16是例示根据本公开的实施方式的存储器系统的图；
22.图17是例示根据本公开的实施方式的存储器系统的图；以及
23.图18是例示根据本公开的实施方式的存储器系统的图。
具体实施方式
24.根据本说明书中所公开的构思的实施方式的示例的具体结构性描述或功能性描 述仅是为了描述根据构思的实施方式的示例而例示的，并且根据构思的实施方式的示 例可以以各种形式来施行，但是描述不限于本说明书中描述的实施方式的示例。
25.在实施方式的以下描述中，当参数被称为“预定”时，它可以旨在表示在过程或 算法中使用参数时提前确定该参数的值。可以在过程或算法开始时设置参数的值，或 者可以在执行过程或算法的时段期间设置参数的值。
26.将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中用于描述各种元件， 但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一元件区分 开。因此，在不背离本公开的教导的情况下，一些实施方式中的第一元件可以在其它 实施方式中被称为第二元件。
27.此外，将理解的是，当元件被称为“连接”或“联接”到另一元件时，其可以直 接连接或联接到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接
”ꢀ
或“直接联接”至另一元件时，则不存在中间元件。
28.各种实施方式涉及具有稳定的结构和改善的特性的半导体装置及其制造方法。
29.图1a至图1c是例示根据本公开的实施方式的半导体装置的结构的图。图1b和 图1c例示了图1a的a-a
′
截面。
30.参照图1a至图1c，半导体装置可以包括导电层11、沟道层15、铁电层14、第 一电介质图案17a和气隙ag。半导体装置还可以包括密封层12、掩模图案13、间 隙填充层16、第一电介质图案17b、牺牲图案18、第二电介质层19或其组合。
31.半导体装置可以包括层叠结构st和层叠的导电层11。根据实施方式，层叠结构 st可以包括彼此交替层叠的导电层11和气隙ag。掩模图案13可以位于层叠结构 st上方。掩模图案13可以包括氮化物、碳基材料或其组合。
32.导电层11可以是选择晶体管、存储器单元等的栅电极。导电层11可以包括诸如 钨或钼之类的金属，或者诸如多晶硅或硅化物之类的导电材料。气隙ag可以是未填 充有材料层的中空空间，并且可以填充有空气。
33.每个气隙ag可以包括插置于导电层11之间的第一部分p1和比导电层11朝向 沟道层15进一步突出的第二部分p2。在第三方向iii上，第二部分p2可以比第一部 分p1具有更大的宽度。导电层11和气隙ag可以在第三方向iii上层叠。
34.狭缝sl可以在第三方向iii上穿过层叠结构st。密封层12可以形成为填充狭缝 sl的一部分。密封层12可以包括诸如氧化物之类的绝缘材料。
35.密封层12可以包括第一密封层12a和第二密封层12b中的任一者或两者。第一 密封层12a可以包括形成在狭缝sl中的第一部分12a1和延伸到层叠的导电层11 中的第二部分12a2。第二部分12a2可以在第一电介质图案17a和17b之间延伸并 且接触铁电层14。气隙ag可以分别位于第二部分12a2中。
36.第二部分12a2可以包括平坦的内表面、倾斜的内表面或其组合。例如，当第二 部分12a2包括倾斜的内表面时，第二部分12a2的靠近狭缝sl的内表面的厚度可以 大于靠近沟道层15的内表面的厚度。第二密封层12b可以形成在狭缝sl中。气隙 ag的区域可以由第一密封层12a和第二密封层12b中的任一者或两者限定。
37.沟道层15可以在第三方向iii上穿过层叠结构st。多个沟道层15可以在第一方 向i和第二方向ii上布置，第二方向与第一方向i相交。第二方向ii可以与第一方向 i正交。第三方向iii可以与第一方向i和第二方向ii相交。根据实施方式，第三方向 iii可以从由第一方向i和第二方向ii限定的平面突出。沟道层15可以包括诸如硅、 锗或多晶硅之类的半导体材料，或者可以包括纳米结构。
38.沟道层15可以具有以下结构：具有敞开的中央区域的管状结构、具有实心的中 央区域的结构、或其组合。沟道层15可以具有不规则的内表面、不规则的外表面或 者不规则的内表面和外表面。当沟道层15的内表面或外表面具有不规则结构时，沟 道层15可以在与导电层11相对应的高度(level)处具有相对大的宽度，并且在与气 隙ag相对应的高度处可以具有相对小的宽度。
39.间隙填充层16可以形成在沟道层15中，并且间隙填充层16可以包括诸如氧化 物或氮化物之类的绝缘材料。
40.铁电层14可以形成为围绕沟道层15的侧壁。铁电层14可以插置于沟道层15 和导电层11之间以及沟道层15和气隙ag之间。另外，铁电层14可以插置于沟道 层15和掩模图案13之间。
41.铁电层14可以围绕气隙ag的第二部分p2。铁电层14可以包括围绕沟道层15 的侧壁的第一部分14p1和从第一部分14p1突出的第二部分14p2。铁电层14的第二 部分14p2可以在气隙ag的第二部分p2之间延伸。
42.铁电层14的侧壁可以包括限定在第二部分14p2之间的沟槽。沟槽可以位于与气 隙ag相对应的高度处。气隙ag和第一密封层12a中的任一者或两者可以分别位于 沟槽中。
43.铁电层14可以包括不规则或平坦的内表面。参照图1b，铁电层14的内表面可 以沿着气隙ag的第二部分p2的轮廓弯曲。参照图1c，铁电层14可以具有平坦的 内表面。铁电层14的内表面可以是经蚀刻的表面。沟道层15因此可以具有平坦的外 表面和内表面。
44.第一电介质图案17a可以插置于铁电层14和导电层11之间。第一电介质图案 17b可以插置于铁电层14和掩模图案13之间。第一电介质图案17a和17b可以包 括比铁电层14具有更大能带隙的材料。第一电介质图案17a和17b可以包括氧化物。 根据实施方式，第一电介质图案17a和17b可以包括氧化硅(sio2)。
45.每个第一电介质图案17a可以包括在第一方向i上的第一厚度t1和在第三方向 iii上的第一长度l1。导电层11可以在第三方向iii上具有第二厚度t2。第一长度 l1可以具有与第二厚度t2基本相同或小于第二厚度t2的值。
46.然而，当第一厚度t1太小时，可能难以防止存储器单元的栅极击穿。另一方面， 当
第一厚度t1太大时，铁电特性可能由于去极化场而劣化。因此，可以考虑存储器 单元的栅极击穿和由去极化场引起的铁电特性的劣化来确定第一厚度t1。第一厚度 t1可以在从到的范围内。
47.牺牲图案18可以插置于第一电介质图案17b和掩模图案13之间。牺牲图案18 可以是在制造工艺期间使用的保护层的残留物。牺牲图案18可以包括相对于氧化物 或氮化物具有高蚀刻选择性的材料。牺牲图案18可以包括比第一电介质图案17a和 17b具有更高介电常数的材料。牺牲图案18可以包括高k材料，并且可以包括钛(ti)、 锆(zr)或铪(hf)。根据实施方式，牺牲图案18可以包括掺杂有硅(si)的高k材 料。
48.第二电介质层19可以围绕铁电层14。第二电介质层19可以插置于铁电层14和 第一电介质图案17a之间以及铁电层14和气隙ag之间。第二电介质层19可以插 置于铁电层14和第一密封层12a之间。第二电介质层19可以改善铁电层14相对于 第一密封层12a以及第一电介质图案17a和17b的粘附力。
49.第二电介质层19可以包括比第一电介质图案17a和17b具有更高介电常数的材 料。根据实施方式，第二电介质层19可以包括高k材料，并且可以包括sio2、hfo2、 zro2、la2o3、tio2等。另选地，第二电介质层19可以包括比铁电层14具有更大能 带隙的材料。根据实施方式，第二电介质层19可以包括sio2。
50.根据上述结构，晶体管可以位于沟道层15和导电层11之间的交叉处。晶体管可 以是存储器单元或选择晶体管。每个存储器单元可以包括铁电层14，并且可以基于 铁电层14的极化状态来存储数据。
51.气隙ag可以存在于层叠的存储器单元之间。气隙ag可以比导电层11朝向沟 道层15进一步突出。因此，可以有效地控制存储器单元之间的空间区域中的边缘场。 可以减小存储器单元之间的干扰以及层叠的存储器单元之间的寄生电容器。
52.每个存储器单元可以包括第一电介质图案17a和第二电介质层19。当第一电介 质图案17a包括比铁电层14具有更大能带隙的材料时，可以确保存储器单元的栅极 击穿电压。以相同的方式，当第二电介质层19包括比铁电层14具有更大能带隙的材 料时，可以确保存储器单元的击穿电压。
53.当第二电介质层19包括高k材料时，可以减小施加到第二电介质层19的电场的 强度，并且可以增大施加到铁电层14的电场的强度。因此，可以降低在编程操作、 读取操作或擦除操作期间使用的操作电压的电压电平，并且可以改善存储器窗口。
54.图2a至图2c是例示根据本公开的实施方式的半导体装置的结构的图。图2b和 图2c示出了图2a的b-b
′
截面。在下文中，将省略以上已经提到的组件的任何重复 的详细描述。
55.参照图2a至图2c，半导体装置可以包括导电层11、沟道层15、铁电层14、第 一电介质图案17a和气隙ag。半导体装置还可以包括密封层12、掩模图案13、间 隙填充层16、第一电介质图案17b、牺牲图案18、第二电介质层19、第三电介质层 20或其组合。
56.第三电介质层20可以围绕沟道层15的侧壁。第三电介质层20可以插置于沟道 层15和铁电层14之间。可以通过第三电介质层20改善铁电层14和沟道层15之间 的粘附力。
57.可以沿着铁电层14的内表面形成第三电介质层20。参照图2b，铁电层14的内 表面可以具有其外表面的沟槽被转移到内表面的轮廓。铁电层14的内表面可以是弯 曲的，并且
第三电介质层20可以沿着铁电层14的弯曲的内表面共形地形成。参照图 2c，铁电层14可以具有平坦的内表面。铁电层14的内表面可以是经蚀刻的表面， 并且第三电介质层20可以沿着平坦的内表面共形地形成。因此，第三电介质层20 或沟道层15可以具有平坦的外表面和平坦的内表面。
58.与第二电介质层19相比，第三电介质层20可以包括基本上相同或不同的材料。 第三电介质层20可以包括比第一电介质图案17a具有更高介电常数的材料。根据实 施方式，第三电介质层20可以包括高k材料，并且可以包括sio2、hfo2、zro2、la2o3、 tio2等。另选地，第三电介质层20可以包括比铁电层14具有更大能带隙的材料。根 据实施方式，第三电介质层20可以包括sio2。
59.根据上述结构，存储器单元可以包括第一电介质图案17a和第二电介质层19， 或者第一电介质图案17a和第三电介质层20，或者第一电介质图案17a、第二电介 质层19和第三电介质层20。
60.图3a和图3b是例示根据本公开的实施方式的半导体装置的结构的图。图3b示 出了c-c
′
截面。在下文中，将省略以上已经提到的组件的任何重复的详细描述。
61.参照图3a和图3b，半导体装置可以包括导电层11、沟道层15、铁电图案24a、 第一电介质图案17a和气隙ag。半导体装置还可以包括密封层12、掩模图案13、 间隙填充层16、第一电介质图案17b、牺牲图案18、第二电介质图案19a、第二电 介质图案19b、铁电图案24b或其组合。
62.铁电图案24a可以形成为围绕沟道层15的侧壁。铁电图案24a可以位于与导电 层11相对应的高度并且可以彼此分离。铁电图案24b可以插置于沟道层15和掩模 图案13之间。
63.第一电介质图案17a可以插置于铁电图案24a与导电层11之间。第一电介质图 案17b可以插置于铁电图案24b与掩模图案13之间。
64.第二电介质图案19a可以插置于铁电图案24a和第一电介质图案17a之间。另 外，第二电介质图案19a可以在铁电图案24a和第一密封层12a之间延伸。第二电 介质图案19a可以具有c状的截面，使得每个第二电介质图案19a可以围绕每个铁 电图案24b。第二电介质图案19a可以仅插置于铁电图案24a和第一电介质图案17a 之间。第二电介质图案19a可以具有i状的截面。第二电介质图案19b可以插置于 铁电图案24b与第一电介质图案17b之间。
65.气隙ag可以插置于导电层11之间并且可以在铁电图案24a之间延伸。铁电图 案24a可以位于气隙ag的第二部分p2之间。
66.根据上述结构，存储器单元可以分别包括铁电图案24a。当层叠的存储器单元共 享铁电层时，可能发生层叠的存储器单元之间在第三方向iii上的干扰。例如，当在 对第一存储器单元进行编程之后对第二存储器单元进行编程时，通过由第一存储器单 元的编程操作引起的边缘场，比矫顽场(ec)大的电场可能被施加至空间区域中的铁 电层。另外，当第二存储器单元被编程为与第一存储器单元的极化状态不同的极化状 态时，通过由第二存储器单元的编程操作引起的边缘场，比矫顽场(ec)大的电场可 能被施加至第一存储器单元或空间区域的铁电层。结果，第一存储器单元的阈值电压 可能被改变并且编程擦除窗口可以被减小。随着层叠的存储器单元之间的距离减小， 这种干扰现象可能恶化。另外，边
缘场可能使得难以控制空间区域中的铁电层。因此， 根据实施方式，可以通过去除空间区域中的铁电层来形成铁电图案24a。由于存储器 单元分别包括铁电图案24a，因此可以减少或防止干扰，并且可以提高可靠性。
67.图4a和图4b是例示根据本公开的实施方式的半导体装置的结构的图。图4b示 出了图4a的d-d
′
截面。在下文中，将省略以上已经提到的组件的任何重复的详细描 述。
68.参照图4a和图4b，半导体装置可以包括导电层11、沟道层15、铁电图案24a、 第一电介质图案17a和气隙ag。半导体装置还可以包括密封层12、掩模图案13、 间隙填充层16、第一电介质图案17b、牺牲图案18、第二电介质图案19a、第二电 介质图案19b、铁电图案24b、第三电介质层20或其组合。
69.第三电介质层20可以围绕沟道层15的侧壁。第三电介质层20可以插置于沟道 层15与铁电图案24a和24b之间。第三电介质层20可以插置于沟道层15与气隙 ag之间以及沟道层15与第一密封层12a之间。可以通过第三电介质层20改善铁电 图案24a和24b与沟道层15之间的粘附力。第三电介质层20可以沿着铁电图案24a 和24b的内表面共形地形成。
70.根据上述结构，存储器单元可以包括第一电介质图案17a和第二电介质图案 19a，或者第一电介质图案17a和第三电介质层20，或者第一电介质图案17a、第 二电介质图案19a和第三电介质层20。
71.图5a至图5c是例示根据本公开的实施方式的半导体装置的结构的图。图5b和 图5c示出了图5a的e-e
′
截面。在下文中，将省略以上已经提到的组件的任何重复 的详细描述。
72.参照图5a至图5c，半导体装置可以包括层叠结构st、沟道层35、铁电层34、 第一电介质层37和牺牲图案38a。半导体装置还可以包括间隙填充层36、牺牲图案 38b、第二电介质层39或其组合。
73.层叠结构st可以包括彼此交替层叠的导电层31和绝缘层32。掩模图案33可以 位于层叠结构st上方。掩模图案33可以包括氮化物、碳基材料或其组合。
74.导电层31可以是选择晶体管、存储器单元等的栅电极。导电层31可以包括诸如 钨或钼之类的金属或者诸如多晶硅或硅化物之类的导电材料。绝缘层32可以使栅电 极彼此绝缘，并且可以包括诸如氧化物或氮化物之类的绝缘材料。
75.每个绝缘层32可以包括插置于导电层31之间的第一部分p1和比导电层31朝向 沟道层35进一步突出的第二部分p2。第二部分p2可以包括倒圆的边缘。在第三方 向iii上，第二部分p2的宽度可以与第一部分p1的宽度基本相同，大于第一部分p1 的宽度，或小于第一部分p1的宽度。
76.沟道层35可以在第三方向iii上穿过层叠结构st。多个沟道层35可以在第一方 向i和第二方向ii上布置。沟道层35可以包括诸如硅、锗或多晶硅之类的半导体材 料，或者可以包括纳米结构。
77.沟道层35可以具有以下结构：具有敞开的中央区域的管状结构、具有实心的中 央区域的结构、或其组合。沟道层35可以具有不规则的内表面、不规则的外表面、 或不规则的内表面和外表面。当沟道层35的内表面或外表面具有不规则性时，沟道 层35可以在与导电层31相对应的高度处具有相对大的宽度，而在与绝缘层32相对 应的高度处具有相对小的宽度。
37包括比铁电层34具有更大能带隙的材料时，可以确保存储器单元的栅极击穿电压。 以相同的方式，当第二电介质层39包括比铁电层34具有更大能带隙的材料时，可以 确保存储器单元的栅极击穿电压。
91.当第二电介质层39包括高k材料时，可以减小施加到第二电介质层39的电场的 强度，并且可以增加施加到铁电层34的电场的强度。因此，可以降低在编程操作、 读取操作或擦除操作期间使用的操作电压的电压电平，并且可以改善存储器窗口。
92.图6a至图6c是例示根据本公开的实施方式的半导体装置的结构的图。图6b和 图6c示出了图6a的f-f
′
截面。在下文中，将省略以上已经提到的组件的任何重复 的详细描述。
93.参照图6a至图6c，半导体装置可以包括层叠结构st、沟道层35、铁电层34、 第一电介质层37和牺牲图案38a。半导体装置还可以包括间隙填充层36、牺牲图案 38b、第二电介质层39、第三电介质层40或其组合。
94.第三电介质层40可以围绕沟道层35的侧壁。第三电介质层40可以插置于沟道 层35和铁电层34之间。可以通过第三电介质层40改善铁电层34和沟道层35之间 的粘附力。
95.第三电介质层40可以沿着铁电层34的内表面形成。参照图6b，铁电层34的内 表面可以具有其外壁的沟槽被转移到其内表面的轮廓。铁电层34的内表面可以是弯 曲的，并且第三电介质层40可以沿着铁电层34的弯曲的内表面共形地形成。参照图 6c，铁电层34可以具有平坦的内表面。铁电层34的内表面可以是经蚀刻的表面， 并且第三电介质层40可以沿着平坦的内表面共形地形成。
96.与第二电介质层39相比，第三电介质层40可以包括基本相同或不同的材料。第 三电介质层40可以包括比第一电介质层37具有更高介电常数的材料。根据实施方式， 第三电介质层40可以包括高k材料，并且可以包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第三电介质层40可以包括比铁电层34具有更大能带隙的材料。根据实 施方式，第三电介质层40可以包括sio2。
97.根据上述结构，存储器单元可以包括第一电介质层37和第二电介质层39，或者 第一电介质层37和第三电介质层40，或者第一电介质层37、第二电介质层39和第 三电介质层40。
98.图7a和图7b是例示根据本公开的实施方式的半导体装置的结构的图。图7b示 出了图7a的g-g
′
截面。在下文中，将省略以上已经提到的组件的任何重复的详细描 述。
99.参照图7a和图7b，半导体装置可以包括层叠结构st、沟道层35、铁电图案34a、 第一电介质层37和牺牲图案38a。半导体装置还可以包括铁电图案34b、间隙填充 层36、第二电介质图案39a、第二电介质图案39b或其组合。
100.铁电图案34a可以形成为围绕沟道层35的侧壁。铁电图案34a可以位于与导电 层31相对应的高度并且可以彼此分离。第一电介质层37可以插置于铁电图案34a 和导电层31之间以及沟道层35和绝缘层32之间。铁电图案34b可以插置于沟道层35和掩模图案33之间。第二电介质图案39b可以插置于铁电图案34b和第一电介质 层37之间。
101.绝缘层32可以插置于导电层31之间并且可以在铁电图案34a之间延伸。铁电 图案34a可以分别位于绝缘层32的第二部分p2之间。
102.根据上述结构，存储器单元可以分别包括铁电图案34a。尽管未示出，但是半导 体
装置还可以包括如图6a至图6c所示的围绕沟道层35的侧壁的第三电介质层40。
103.图8a和图8b是例示根据本公开的实施方式的半导体装置的结构的图。图8b示 出了图8a的h-h
′
截面。在下文中，将省略以上已经提到的组件的任何重复的详细描 述。
104.参照图8a和图8b，半导体装置可以包括层叠结构st、沟道层35、铁电层34、 第一电介质层37和牺牲图案38a。半导体装置还可以包括间隙填充层36、牺牲图案 38b、第二电介质层39、气隙ag、密封层42或其组合。
105.层叠结构st可以包括彼此交替层叠的导电层31和绝缘层。绝缘层可以包括气 隙ag。绝缘层可以是密封层42的一部分。狭缝sl可以在第三方向iii上穿过层叠 结构st，并且密封层42可以填充狭缝sl的至少一部分。密封层42可以包括第一密 封层42a和第二密封层42b中的任一者或两者。第一密封层42a可以填充狭缝sl 的一部分并且可以在层叠的导电层31之间延伸。第二密封层42b可以形成在狭缝sl 中。
106.气隙ag的区域可以由第一密封层42a和第二密封层42b中的任一者或两者限 定。气隙ag可以是未填充有材料层的中空空间，并且可以填充有空气。
107.每个气隙ag可以包括插置于导电层31之间的第一部分p1和第二部分p2，第 二部分p2比导电层31朝向沟道层35进一步突出。在第三方向iii上，第二部分p2 的宽度可以与第一部分p1的宽度基本相同，或大于第一部分p1的宽度。
108.每个牺牲图案38a可以分别围绕气隙ag的第二部分p2。牺牲图案38a可以插 置于第一电介质层37和第一密封层42a之间。
109.根据上述结构，气隙ag可以位于层叠的存储器单元之间，并且气隙ag可以比 导电层31朝向沟道层35进一步突出。因此，可以有效地控制存储器单元之间的空间 区域中的边缘场。此外，可以减小存储器单元之间的干扰以及层叠的存储器单元之间 的寄生电容器。
110.尽管未示出，但是半导体装置还可以包括如图6a至图6c所示的第三电介质层 40，该第三电介质层40插置于沟道层35和铁电层34之间。另外，半导体装置可以 包括图7a和图7b所示的铁电图案34a和34b代替铁电层34，或者图7a和图7b 所示的第二电介质图案39a和39b代替第二电介质层39。
111.图9a至图9e是例示根据本公开的实施方式的制造半导体装置的方法的图。在 下文中，将省略以上已经提到的组件的任何重复的详细描述。
112.参照图9a，可以形成层叠结构st。层叠结构st可以包括交替层叠的第一材料 层51和第二材料层52。第一材料层51可以包括相对于第二材料层52具有高蚀刻选 择性的材料。例如，第一材料层51可以包括诸如氮化物之类的牺牲材料，并且第二 材料层52可以包括诸如氧化物之类的绝缘材料。在另一示例中，第一材料层51可以 包括诸如多晶硅、钨或钼之类的导电材料，并且第二材料层52可以包括诸如氧化物 之类的绝缘材料。
113.第一开口op1可以形成为穿过层叠结构st，并且可以包括其中第二材料层52 比第一材料层51进一步突出的内壁。
114.根据实施方式，在将掩模图案53形成在层叠结构st上之后，可以通过使用掩 模图案53作为蚀刻阻挡层来蚀刻层叠结构st以形成开口。然后可以在通过开口暴 露出的第二材料层52上选择性地沉积第二材料。结果，可以形成具有其中第二材料 层52比第一材料层51进一步突出的内壁的第一开口op1。第二材料层52可以比掩 模图案53的侧壁进一步突出到第一开口op1中。另外，由于沉积工艺的特性，第二 材料层52的突出部分可以具有倒圆的
边缘。
115.根据实施方式，在将掩模图案53形成在层叠结构st上之后，可以通过使用掩 模图案53作为蚀刻阻挡层来蚀刻层叠结构st以形成开口。可以选择性地蚀刻通过 开口暴露出的第一材料层51。因此，可以形成具有其中第二材料层52比第一材料层 51进一步突出的内壁的第一开口op1。因此，第二材料层52的侧壁可以与掩模图案 53的侧壁对准。第一材料层51的侧壁可以比掩模图案53的侧壁与第一开口op1分 离开更多。另外，在蚀刻工艺期间，电场可以集中在第二材料层52的突出边缘周围， 使得边缘可以被圆化。
116.参照图9b，可以在第一开口op1中形成牺牲层58。牺牲层58可以沿着第一开 口op1的内表面共形地形成。牺牲层58可以在后续工艺中用作保护层。牺牲层58 可以包括相对于第一材料层51和第二材料层52具有高蚀刻选择性的材料。牺牲层 58可以包括高k材料，并且可以包括钛(ti)、锆(zr)或铪(hf)。根据实施方式， 牺牲层58可以包括掺杂有硅(si)的高k材料。
117.可以在牺牲层58中形成第一电介质层57，可以在第一电介质层57中形成铁电 层54，并且可以在铁电层54中形成沟道层55。铁电层54可以包括弯曲的或平坦的 内表面。然而，在将铁电层54的内表面蚀刻至预定厚度之后，可以形成沟道层55。 牺牲层58可以包括比第一电介质层57具有更高介电常数的材料。第一电介质层57 可以包括比铁电层54具有更大能带隙的材料。第一电介质层57可以包括诸如氧化硅 (sio2)之类的氧化物。
118.在形成铁电层54之前，可以在第一电介质层57中形成第二电介质层59。第二 电介质层59可以包括比第一电介质层57具有更高介电常数的材料。根据实施方式， 第二电介质层59可以包括高k材料，并且可以包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第二电介质层59可以包括比铁电层54具有更大能带隙的材料。根据实 施方式，第二电介质层59可以包括sio2。
119.另外，尽管未示出，但是在形成沟道层55之前，可以在铁电层54中形成第三电 介质层。第三电介质层可以包括比铁电层54具有更大能带隙的材料或比第一电介质 层57具有更高介电常数的材料。
120.间隙填充层56可以包括在沟道层55中。根据实施方式，在铁电层54中形成沟 道材料之后，可以在沟道材料中形成间隙填充层56。然后可以部分地蚀刻间隙填充 层56，并且可以在间隙填充层56被蚀刻掉的区域中附加地形成沟道材料，从而形成 沟道层55。
121.参照图9c，狭缝sl可以穿过掩模图案53和层叠结构st。随后，可以通过经由 狭缝sl选择性地蚀刻第一材料层51来形成第二开口op2。可以在第一材料层51包 括相对于牺牲层58和第二材料层52具有高蚀刻选择性的材料的条件下蚀刻第一材料 层51。因此，可以通过牺牲层58保护第一电介质层57。
122.参照图9d，可以通过第二开口op2选择性地蚀刻牺牲层58，以暴露出第一电介 质层57。结果，可以保留牺牲层58中在与第二材料层52相对应的位置处的部分以 形成牺牲图案58a。也可以保留牺牲层58中在与掩模图案53相对应的位置处的部分 以形成牺牲图案58b。
123.参照图9e，可以在第二开口op2中形成导电层61。根据实施方式，可以形成包 括诸如钨或钼之类的金属的导电层61。在形成导电层61之前，可以在第二开口op2 中形成由氮化钛、氮化钽或氮化钨形成的阻挡层。
124.根据上述制造方法，可以形成具有铁电层54的存储器单元。层叠的存储器单元 可以共享铁电层54。第二材料层52可以位于层叠的存储器单元之间，并且可以比导 电层61朝向沟道层55进一步突出。
125.图10a至图10c是例示根据本公开的实施方式的制造半导体装置的方法的图。 在下文中，将省略以上已经提到的组件的任何重复的详细描述。
126.图10a至图10c是例示跟随在如上参照图9a至图9e所描述的制造工艺之后执 行的工艺的图。参照图10a，可以通过狭缝sl选择性地蚀刻第二材料层52来形成 第三开口op3。可以在第二材料层52相对于牺牲图案58a和58b以及导电层61具 有高蚀刻选择性的条件下，蚀刻第二材料层52。因此，可以通过牺牲图案58a和58b 来保护第一电介质层57。
127.参照图10b，可以通过第三开口op3选择性地蚀刻牺牲图案58a和58b，以暴 露出第一电介质层57。因此，可以去除牺牲图案58a并且可以暴露出第一电介质层 57。另外，可以蚀刻牺牲图案58b中通过第三开口op3暴露出的部分，以形成牺牲 图案58c。牺牲图案58c可以插置于沟道层54和掩模图案53之间。
128.可以通过第三开口op3选择性地蚀刻第一电介质层57。可以蚀刻第一电介质层 57中通过第三开口op3暴露出的部分，并且可以暴露出第二电介质层59或铁电层 54。可以保留第一电介质层57中的插置于铁电层54和导电层61之间的部分，以形 成第一电介质图案57a。可以保留第一电介质层57中的插置于铁电层54和掩模图案 53之间的部分，以形成第一电介质图案57b。
129.当牺牲图案58a和58b以及第一电介质层57被蚀刻时，第三开口op3可以延 伸。每个延伸的第三开口op3
′
可以具有均匀宽度或者基于其面积而具有变化的宽度。 根据实施方式，每个延伸的第三开口op3
′
可以在第一电介质图案57a之间具有第一 宽度w1，并且在导电层61之间具有第二宽度w2。第一宽度w1可以大于第二宽度 w2。
130.尽管未示出，但是可以蚀刻通过第三开口op3
′
暴露出的第二电介质层59。结果， 可以去除第二电介质层59中通过第三开口op3
′
暴露出的部分，并且第二电介质层59 可以仅保留在铁电层54和导电层61之间。另选地，可以蚀刻通过第三开口op3
′
暴 露出的铁电层54和第二电介质层59。因此，铁电层54和第二电介质层59可以仅保 留在沟道层55和导电层61之间。
131.参照图10c，可以通过密封第三开口op3
′
在第三开口op3
′
中形成气隙ag。根据 实施方式，通过在狭缝sl中形成密封层62，可以在第三开口op3
′
中分别形成气隙 ag。密封层62可以包括诸如氧化物之类的绝缘材料。密封层62可以包括第一密封 层62a，并且还可以包括第二密封层62b。
132.可以沿着狭缝sl和第三开口op3
′
的内表面形成第一密封层62a。第一密封层 62a可以插置于导电层61之间以及第一电介质图案57a之间。第一密封层62a可以 接触第二电介质层59或铁电层54。
133.第一密封层62a可以通过沉积工艺形成。第一密封层62a可以具有均匀的厚度 或基于其面积而具有变化的厚度。第一密封层62a可以在第三开口op3
′
联接到狭缝 sl的部分处具有相对大的厚度。在每个第三开口op3
′
中，第一密封层62a可以具有 倾斜的内表面。可以通过第一密封层62a密封第三开口op3
′
中的至少一些。
134.然而，当存在未被第一密封层62a密封的第三开口op3
′
时，可以附加地形成第 二
密封层62b。可以沿着狭缝sl的内表面形成第二密封层62b。根据情况，第二密 封层62b可以延伸到第三开口op3
′
中。
135.根据上述制造方法，可以形成具有铁电层54的存储器单元。另外，气隙ag可 以位于层叠的存储器单元之间，并且可以比导电层61朝向沟道层55进一步突出。
136.图11a至图11d是例示根据本公开的实施方式的制造半导体装置的方法的图。 在下文中，将省略以上已经提到的组件的任何重复的详细描述。
137.参照图11a，可以形成层叠结构st。层叠结构st可以包括交替层叠的第一材料 层71和第二材料层72。第一材料层71可以包括相对于第二材料层72具有高蚀刻选 择性的材料。第一开口op1可以形成为穿过层叠结构st，并且可以包括其中第二材 料层72比第一材料层71进一步突出的内壁。
138.随后，可以在第一开口op1中形成牺牲层78。牺牲层78可以包括相对于第一材 料层71和第二材料层72具有高蚀刻选择性的材料。第一电介质层77可以形成在牺 牲层78中，并且铁电层74可以形成在牺牲层78中。牺牲层78可以包括比第一电介 质层77具有更高介电常数的材料。第一电介质层77可以包括比铁电层74具有更大 能带隙的材料。牺牲层78、第一电介质层77和铁电层74也可以形成在掩模图案73 的上表面上。
139.在形成铁电层74之前，可以在第一电介质层77中形成第二电介质层79。第二 电介质层79可以包括比第一电介质层77具有更高介电常数的材料。另选地，第二电 介质层79可以包括比铁电层74具有更大能带隙的材料。
140.参照图11b，可以通过蚀刻铁电层74来形成铁电图案74a和74b。在没有通过 使用单独的掩模图案的情况下，可以基于完全回蚀方法来蚀刻铁电层74。铁电层74 中相对突出到第一开口op1中的部分可以被。铁电图案74a可以形成在突出的第二 材料层72之间。另外，铁电图案74b可以形成在掩模图案73的侧壁上。
141.当蚀刻铁电层74时，可以暴露出第二电介质层79。可以蚀刻暴露出的第二电介 质层79，从而形成第二电介质图案79a和79b。第二电介质图案79a可以位于突出 的第二材料层72之间。第二电介质图案79a可以分别围绕铁电图案74a，并且可以 具有c状截面。第二电介质图案79b可以形成在掩模图案73的侧壁上，并且可以插 置于铁电图案74b和第一电介质层77之间。
142.尽管未示出，但是可以在第一开口op1中形成第三电介质层。第三电介质层可 以包括比铁电层74具有更大能带隙的材料或者比第一电介质层77具有更高介电常数 的材料。
143.参照图11c，可以在第一开口op1中形成沟道层75和间隙填充层76。可以穿过 掩模图案73和层叠结构st而形成狭缝sl。随后，可以通过经由狭缝sl选择性地 蚀刻第一材料层71来形成第二开口op2。可以在第一材料层71包括相对于牺牲层 78和第二材料层72具有高蚀刻选择性的材料的条件下蚀刻第一材料层71。
144.参照图11d，可以通过经由第二开口op2选择性地蚀刻牺牲层78来形成牺牲图 案78a和78b。结果，可以暴露出第一电介质层77。随后，可以在第二开口op2中 形成导电层81。
145.根据上述制造方法，可以形成分别包括铁电图案74a的存储器单元。
146.图12a至图12c是例示根据本公开的实施方式的制造半导体装置的方法的图。 在下文中，将省略以上已经提到的组件的任何重复的详细描述。
147.图12a至图12c是例示跟随在如上参照图11a至图11d所描述的制造工艺之后 执行的工艺的图。参照图12a，可以通过经由狭缝sl选择性地蚀刻第二材料层72 来形成第三开口op3。可以在第二材料层72相对于牺牲图案78a和78b以及导电层 81具有高蚀刻选择性的条件下蚀刻第二材料层72。
148.参照图12b，可以通过第三开口op3蚀刻牺牲图案78a和78b以及第一电介质 层77。结果，可以暴露出沟道层75，并且可以形成牺牲图案78c以及第一电介质图 案77a和77b。结果，第三开口op3
′
可以朝向沟道层75延伸。
149.随后，可以通过第三开口op3
′
蚀刻第二电介质图案79a和79b，或者第二电介 质图案79a和79b和铁电图案74a和74b。结果，第三开口op3
′
可以朝向沟道层75 进一步延伸。另外，即使在蚀刻铁电层74期间铁电图案74a和74b没有完全分离， 铁电图案74a和74b也可以通过附加蚀刻铁电层74而完全分离。
150.参照图12c，通过形成密封层82，可以形成分别位于第三开口op3
′
中的气隙ag。 密封层82可以包括第一密封层82a和第二密封层82b中的任一者或两者。
151.根据上述制造方法，可以形成分别包括铁电图案74a的存储器单元。另外，可 以形成位于导电层81中并且在铁电图案74a之间延伸的气隙ag。
152.图13a和图13b是例示根据本公开的实施方式的制造半导体装置的方法的图。 在下文中，将省略以上已经提到的组件的任何重复的详细描述。
153.图13a和图13b是例示跟随在如上参照图9a至图9e所描述的制造工艺之后执 行的工艺的图。参照图13a，可以通过经由狭缝sl选择性地蚀刻第二材料层52来 形成第三开口op3。可以在第二材料层52包括相对于牺牲图案58a和58b和导电层 61具有高蚀刻选择性的材料的条件下，蚀刻第二材料层52。因此，可以通过牺牲图 案58a和58b来保护第一电介质层57。
154.参照图13b，可以形成密封层62
′
，使得可以形成分别位于第三开口op3中的气 隙ag。密封层62
′
可以包括第一密封层62a
′
和第二密封层62b
′
中的任一者或两者。 可以在形成密封层62
′
之前蚀刻牺牲图案58a和58b。
155.然而，可以在参照图11a至11d所描述的制造工艺之后执行以上参照图13a和 图13b描述的工艺。另外，本公开中描述的实施方式可以彼此组合。
156.图14是例示根据本公开的实施方式的存储器系统1000的图。
157.参照图14，存储器系统1000可以包括被配置为存储数据的存储器装置1200和 执行存储器装置1200与主机2000之间的通信的控制器1100。
158.主机2000可以是被配置为将数据存储在存储器系统1000中或从存储器系统1000取回数据的装置或系统。主机2000可以生成针对各种操作的请求，并向存储器 系统1000输出所生成的请求。请求可以包括针对编程操作的编程请求、针对读取操 作的读取请求和针对擦除操作的擦除请求。主机2000可以通过使用快速外围组件互 连(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附 接scsi(sas)、快速非易失性存储器(nvme)、通用串行总线(usb)、多媒体卡 (mmc)、增强型小型磁盘接口(esdi)和集成驱动电子设备(ide)当中的至少一 种接口协议与存储器系统1000通信。
159.主机2000可以包括计算机、便携式数字装置、平板、数码相机、数字音频播放 器、电视、无线通信装置或蜂窝电话中的至少一个。然而，所公开的技术的实施方式 不限于此。
操作的控制器2100。
173.处理器4100可以根据通过输入装置4200输入的数据来通过显示器4300输出存 储器装置2200中所存储的数据。输入装置4200的示例可以包括诸如触摸板或计算机 鼠标之类的定点装置、小键盘、或键盘。
174.处理器4100可以控制存储器系统40000的整体操作并控制控制器2100的操作。 根据实施方式，能够控制存储器装置2200的操作的控制器2100可以被实现为处理器 4100的一部分，或者实现为与处理器4100分离的芯片。
175.图17是例示根据本公开的实施方式的存储器系统50000的图。
176.参照图17，存储器系统50000可以被实施为图像处理器，例如，数码相机、附 有数码相机的蜂窝电话、附有数码相机的智能电话或附有数码相机的台式pc。
177.存储器系统50000可以包括存储器装置2200和控制器2100，控制器2100控制 存储器装置2200的数据处理操作，例如，编程操作、擦除操作或读取操作。
178.存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。经转换 的数字信号可以传送给处理器5100或控制器2100。响应于处理器5100的控制，经 转换的数字信号可以通过显示器5300输出，或者通过控制器2100存储在存储器装置 2200中。另外，可以响应于处理器5100或控制器2100的控制，可以通过显示器5300 输出存储器装置2200中所存储的数据。
179.根据实施方式，能够控制存储器装置2200的操作的控制器2100可以形成为处理 器5100的一部分，或者与处理器5100分离的芯片。
180.图18是例示根据本公开的实施方式的存储器系统70000的图。
181.参照图18，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可 以包括存储器装置2200、控制器2100和卡接口7100。
182.控制器2100可以控制存储器装置2200与卡接口7100之间的数据交换。根据实 施方式，卡接口7100可以是但不限于安全数字(sd)卡接口或多媒体卡(mmc) 接口。
183.卡接口7100可以根据主机60000的协议来对主机60000和控制器2100之间的数 据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(usb) 协议和芯片间(ic)-usb协议。卡接口7100可以是指能够支持主机60000所使用的 协议的硬件、安装在硬件中的软件或信号传输方法。
184.当存储器系统70000连接到诸如pc、平板pc、数码相机、数字音频播放器、蜂 窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时， 主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和控制器2100 与存储器装置2200执行数据通信。
185.根据本发明的实施方式，可以提供具有稳定的结构和改善的可靠性的半导体装 置。
186.相关申请的交叉引用
187.本技术要求于2020年7月15日向韩国知识产权局提交的韩国专利申请no. 10-2020-0087832的优先权，其全部公开内容通过引用合并于此。