半导体装置及其制造方法与流程

半导体装置及其制造方法
1.相关申请案的引用
2.本技术案基于2020年7月7日提出申请的以往日本专利申请案第2020-117284号 的优先权利益，且追求该利益，其全部内容通过引用而包含于此。
技术领域
3.本发明的实施方式涉及一种半导体装置及其制造方法。


背景技术：

4.在半导体装置包含杂质原子的情况下，期望能够优化杂质原子对半导体装置的性能 所造成的影响。


技术实现要素：

5.根据一个实施方式，半导体装置具备包含沿第1方向交替地积层的多个电极层与多 个绝缘层的积层膜。进而，所述装置具备包含在所述积层膜内沿所述第1方向延伸的电 荷储存层与第1半导体层的柱状部。进而，所述装置具备第2半导体层或第1绝缘膜， 所述第2半导体层或第1绝缘膜设置在所述积层膜及所述柱状部上，包含与所述第1半 导体层中所包含的杂质原子相同的杂质原子，且在所述第1方向上具有所述杂质原子的 浓度斜率。
附图说明
6.图1是表示第1实施方式的半导体装置的结构的剖视图。
7.图2是表示第1实施方式的半导体装置的结构的放大剖视图。
8.图3(a)、(b)、图4(a)、(b)、图5(a)、(b)、图6(a)、(b)、图7(a)、(b)是表示第1实施 方式的半导体装置的制造方法的剖视图。
9.图8(a)～(c)是表示第1实施方式的半导体装置的制造方法的详情的剖视图。
10.图9(a)、(b)是用来说明第1实施方式的半导体装置内的磷原子浓度的曲线图。
11.图10(a)、(b)是表示第1实施方式的变化例的半导体装置的制造方法的剖视图。
12.图11是表示第2实施方式的半导体装置的结构的剖视图。
13.图12是表示第2实施方式的半导体装置的结构的放大剖视图。
14.图13(a)、(b)、图14(a)、(b)、图15(a)、(b)、图16(a)、(b)、图17(a)、(b)、图18(a)、 (b)、图19(a)、(b)、图20(a)、(b)、图21(a)、(b)是表示第2实施方式的半导体装置的制 造方法的剖视图。
15.图22是用来说明第2实施方式的半导体层等中所包含的磷原子浓度的曲线图。
16.图23是表示第3实施方式的半导体装置的结构的剖视图。
17.图24(a)、(b)是表示第3实施方式的半导体装置的制造方法的剖视图。
18.图25是表示第1实施方式的变化例的半导体装置的结构的剖视图。
具体实施方式
19.下面，参照附图对实施方式进行说明。在图1到图25中，相同的构成被标注相同 的符号，且重复的说明被省略。
20.(第1实施方式)
21.图1是表示第1实施方式的半导体装置的结构的剖视图。图1的半导体装置例如为 三维闪速存储器。
22.图1的半导体装置具备包含cmos(complementary metal oxide semiconductor，互 补金属氧化物半导体)电路的电路区域1、及包含存储单元阵列的阵列区域2。存储单元 阵列具备存储数据的多个存储单元，cmos电路具备控制存储单元阵列的动作的周边电 路。例如，如下所述，图1的半导体装置是通过将包含电路区域1的电路晶圆与包含阵 列区域2的阵列晶圆贴合而制造出来的。符号s表示电路区域1与阵列区域2的贴合 面。
23.图1中绘制出了相互垂直的x方向、y方向及z方向。本说明书中，将 z方向视 为上方向，将-z方向视为下方向。例如，cmos区域1是沿着阵列区域2的-z方向而 绘制的，因此位于阵列区域2之下。此外，-z方向可以与重力方向一致，也可以与重力 方向不一致。z方向是第1方向的例子。
24.如图1所示，电路区域1具备衬底11、晶体管12、层间绝缘膜13、多个接触插塞 14、包含多根配线的配线层15、介层插塞16及金属垫17。图1中绘制出了配线层15内 的多根配线中的3根、及设置在这些配线下的3个接触插塞14。衬底11是第1衬底的 例子。金属垫17是第1垫的例子。
25.如图1所示，阵列区域2具备层间绝缘膜21、金属垫22、介层插塞23、包含多根 配线的配线层24、多个接触插塞25、积层膜26、多个柱状部27、源极层28及绝缘膜 29。图1中绘制出了配线层24内的多根配线中的1根、以及设置在该配线上的3个接 触插塞25及3个柱状部27。金属垫22是第2垫的例子。
26.进而，积层膜26包含多个电极层31及多个绝缘层32。各柱状部27包含存储器绝 缘膜33、通道半导体层34、核心绝缘膜35及核心半导体层36。源极层28包含半导体 层37及金属层38。通道半导体层34是第1半导体层的例子。半导体层37是第2半导 体层的例子。
27.下面，参照图1对本实施方式的半导体装置的结构进行说明。
28.衬底11例如为si(硅)衬底等半导体衬底。晶体管12设置在衬底11上，包含栅极绝 缘膜与栅极电极。晶体管12例如构成所述cmos电路。层间绝缘膜13覆盖晶体管12 而形成在衬底11上。层间绝缘膜13例如为sio2膜(氧化硅膜)、或包含sio2膜与其他绝 缘膜的积层膜。
29.接触插塞14、配线层15、介层插塞16及金属垫17形成在层间绝缘膜13内。具体 来说，接触插塞14配置在衬底11上、或晶体管12的栅极电极上。如图1所示，衬底 11上的接触插塞14设置在晶体管12的源极区域及漏极区域(未图示)上。配线层15配 置在接触插塞14上。介层插塞16配置在配线层15上。金属垫17在衬底11的上方， 配置在介层插塞16上。金属垫17例如为cu(铜)层。
30.层间绝缘膜21形成在层间绝缘膜13上。层间绝缘膜21例如为sio2膜、或包含 sio2膜与其他绝缘膜的积层膜。
31.金属垫22、介层插塞23、配线层24及接触插塞25形成在层间绝缘膜21内。具体 来说，金属垫22在衬底11的上方，配置在金属垫17上。金属垫22例如为cu层。介 层插塞23配置
在衬底41上形成绝缘膜42，并在绝缘膜42上交替地形成多个牺牲层31'与多个绝缘层 32(图3(a))。结果，绝缘膜42上形成积层膜26'。积层膜26'包含沿z方向交替地积层的 多个牺牲层31'与多个绝缘层32。衬底41例如为si衬底等半导体衬底。衬底41是第2 衬底的例子。绝缘膜42例如为sin膜。牺牲层31'例如为sin。
51.接着，形成贯通积层膜26'及绝缘膜42的多个存储器孔h1，并在各存储器孔h1内 依次形成存储器绝缘膜33、通道半导体层34及核心绝缘膜35(图3(a))。结果，这些存储 器孔h1内形成沿z方向延伸的多个柱状部27。存储器绝缘膜33是通过在各存储器孔h1 内依次形成阻挡绝缘膜33a、电荷储存层33b及隧道绝缘膜33c而形成的(参照图2)。
52.接着，在积层膜26'及柱状部27上形成绝缘膜43(图3(a))。绝缘膜43例如为sio2膜。
53.接着，形成贯通绝缘膜43及积层膜26'的狭缝(未图示)，并利用狭缝通过湿式蚀刻 将牺牲层31'去除(图3(b))。结果，积层膜26'内的绝缘层32间形成多个空洞h2。
54.接着，经由狭缝在这些空洞h2内形成多个电极层31(图4(a))。结果，绝缘膜42与 绝缘膜43之间形成包含沿z方向交替地积层的多个电极层31与多个绝缘层32的积层 膜26。进而，在衬底41的上方，形成所述多个柱状部27贯通积层膜26的结构。此外， 在各空洞h2内形成电极层31时，是在各空洞h2内依次形成阻挡绝缘膜39、障壁金属 层31a及电极材层31b(参照图2)。
55.接着，将绝缘膜43去除，并将各柱状部27内的核心绝缘膜35的一部分去除，再 在核心绝缘膜35的已被去除一部分的区域嵌入核心半导体层36(图4(b))。结果，各柱状 部27被加工成包含存储器绝缘膜33、通道半导体层34、核心绝缘膜35及核心半导体 层36的结构。
56.接着，在积层膜26及柱状部27上形成层间绝缘膜21、金属垫22、介层插塞23、 配线层24及多个接触插塞25(图4(b))。这时，这些接触插塞25形成在各自所对应的柱 状部27的核心半导体层36上，配线层24、介层插塞23及金属垫22依次形成在这些接 触插塞25上。
57.图5(a)中绘制出了用来制造电路区域1的电路晶圆w1。图5(a)所示的电路晶圆w1 是通过在衬底11上形成晶体管12、层间绝缘膜13、多个接触插塞14、配线层15、介层 插塞16及金属垫17而制造出来的(参照图1)。这时，晶体管12形成在衬底1上，这些 接触插塞14形成在衬底1上或晶体管12上。进而，配线层15、介层插塞16及金属垫 17依次形成在这些接触插塞14上。衬底11是第1衬底的例子。
58.接着，使阵列晶圆w2反转方向，并通过机械压力将电路晶圆w1与阵列晶圆w2 贴合(图5(a))。结果，层间绝缘膜13与层间绝缘膜21黏接。接着，将电路晶圆w1与 阵列晶圆w2退火(图5(a))。结果，金属垫17与金属垫22接合。这样一来，衬底41上 的金属垫22贴合于衬底11上的金属垫17，衬底41上的层间绝缘膜21贴合于衬底11 上的层间绝缘膜13，衬底41积层于衬底11的上方。
59.接着，将衬底41去除(图5(b))。结果，绝缘膜42及各柱状部27露出于衬底11的 上方。衬底41例如是通过cmp(chemical mechanical polishing，化学机械抛光)而去除 的。在图5(b)的步骤中，也可以不仅通过cmp将衬底41去除，还通过cmp将衬底11 薄膜化。
60.接着，通过蚀刻将绝缘膜42、及各柱状部27的存储器绝缘膜33的一部分去除(图 6(a))。存储器绝缘膜33的被去除部分例如为从积层膜26露出的部分。结果，各柱状部 27的
通道半导体层34的一部分在比积层膜26高的位置，从存储器绝缘膜33露出。
61.接着，在积层膜26及柱状部27上形成源极层28的半导体层37(图6(b))。结果，各 柱状部27的通道半导体层34上形成半导体层37，因此半导体层37与各柱状部27的通 道半导体层34电连接。
62.在图6(b)的步骤中，半导体层37被形成为非晶半导体层。该非晶半导体层例如为 a-si(非晶硅)层。本实施方式中，例如是使用包含si(硅)元素与h(氢)元素的源气来形成 身为a-si层的半导体层37。因此，图6(b)的步骤中所形成的半导体层37包含h原子作 为杂质原子。该h原子较理想的是从半导体层37脱离。
63.接着，采用p(磷)离子，进行向半导体层37内的离子注入(图7(a))。结果，p原子作 为杂质原子导入半导体层37内。如下所述，该p原子具有促进h原子从半导体层37脱 离的作用。
64.接着，将半导体层37退火，来使h原子从半导体层37脱离(图7(a))。结果，半导 体层37内的至少一部分h原子从半导体层37脱离，半导体层37内的h原子浓度下 降。图7(a)的退火步骤是第1退火的例子。
65.本实施方式中，为了使作为杂质原子的h原子从半导体层37脱离，是向半导体层 37内导入其他杂质原子即p原子。本实施方式中，该p原子会残存在最终的半导体层 37内，也就是制造完成后的(成品)半导体装置的半导体层37内。另外，在所述离子注入 中，p离子有可能还会注入各柱状部27的通道半导体层34内、或所述多个绝缘层32中 至少最上层的绝缘层32内。该情况下，p原子最终还会残存在通道半导体层34内或该 绝缘层32内。此外，p原子也可以还导入积层膜26的其他绝缘层32内且最终残存于该 绝缘层32内。关于图7(a)的步骤的更详细情况，将在下文加以说明。
66.接着，通过激光退火将半导体层37退火(图7(b))。结果，半导体层37结晶，而从 非晶半导体层变成多晶半导体层。结晶后的半导体层37例如为多晶硅层。图7(b)的退 火步骤是第2退火的例子。
67.接着，在半导体层37上形成源极层28的金属层38，并在金属层38上形成绝缘膜 29(图7(b))。
68.然后，将电路晶圆w1及阵列晶圆w2切割成多个芯片。这些芯片是以使各芯片包 含电路区域1与阵列区域2的方式切割而成的。这样就制造出了图1的半导体装置。
69.图8是表示第1实施方式的半导体装置的制造方法的详情的剖视图。图8(a)到图8(c) 中绘制出了图7(a)的步骤的详情。
70.图8(a)中绘制出了注入离子前的半导体层37。因此，图8(a)的半导体层37是包含 h原子作为杂质原子的a-si层。
71.图8(b)中绘制出了向半导体层37内注入离子的情况。通过图8(b)的步骤，向半导体 层37内导入p原子作为杂质原子。图8(b)中进而示意性地绘制出了半导体层37内所包 含的si原子与h原子。si原子与h原子形成si-si键或si-h键。根据本实施方式，通 过向半导体层37内导入p原子，能够利用p原子将si-h键切断。因此，能够促进h原 子从半导体层37脱离。
72.从切断si-h键的观点来看，导入半导体层37内的杂质原子也可以是能够切断si-h 键的p原子以外的杂质原子。然而，如果向半导体层37内导入的是p原子，那么能够 使半导
体层37为n型半导体层，从而能够提高半导体层37的性能。因此，导入半导体 层37内的杂质原子较理想的是p原子。
73.本实施方式的p原子进而还导入各柱状部27的通道半导体层34内、及最上层的绝 缘层32内。根据本实施方式，通过向通道半导体层34内导入p原子，能够使通道半导 体层34为n型半导体层，从而能够提高通道半导体层34的性能。
74.本实施方式中，通道半导体层34内的p原子浓度是随距通道半导体层34上端的深 度而减少的。通道半导体层34的上端是通道半导体层34的 z方向的前端，如图8(b)所 示，位于半导体层37内。本实施方式的离子注入较理想的是，例如按通道半导体层34 内的p原子浓度在距通道半导体层34上端的深度为200nm的位置达到1
×
10
19
cm-3
以 上的条件来进行。该情况下，通道半导体层34内的p原子浓度在上端的地点与距上端 的深度为200nm的地点之间的整个区域内，都达到1
×
10
19
cm-3
以上。这种条件例如可 以通过调整离子注入的加速电压及剂量来设定。
75.根据本实施方式，能够将通道半导体层34内的p原子浓度在上端附近设定得较高， 由此能够提高通道半导体层34的性能。例如，通过将通道半导体层34内的p原子浓度 在上端附近设定得较高，能够产生充足的存储单元的删除电流即gidl(gate induceddrain leakage，栅致漏极泄漏)电流。
76.此外，半导体层37中所包含的p原子可以通过在图8(b)的步骤以后进行的退火而 扩散。因此，本实施方式中，也可以通过这种退火，使p原子从半导体层37向通道半 导体层34扩散。据此，成品半导体装置的通道半导体层34内的p原子可以源自于注入 离子时注入通道半导体层34内的p离子，也可以源自于通过之后的退火而扩散的p原 子。最上层的绝缘层32内的p原子也同样如此。不过，比起扩散，离子注入更易控制p 原子浓度，因此想要将通道半导体层34内的p原子浓度控制为所希望的浓度的情况下， 通道半导体层34内的p原子浓度较理想的是通过注入离子来调整。
77.另外，通道半导体层34中所包含的p原子也可以通过在图8(b)的步骤以后进行的 退火而扩散。该情况下，1
×
10
19
cm-3
以上的所述浓度较理想的是在成品半导体装置的通 道半导体层34中也成立。也就是说，在成品半导体装置中，通道半导体层34内的p原 子浓度较理想的是在距通道半导体层34上端的深度为200nm的位置达到1
×
10
19
cm-3
以 上。这种浓度例如可以通过将之后的扩散纳入考虑从而调整注入离子时通道半导体层34 内的p原子浓度来实现。
78.图8(c)中绘制出了半导体层37的退火(脱氢退火)情况。通过图8(c)的步骤，h原子 从半导体层37脱离，半导体层37内的h原子浓度下降。这时，已与si原子断开的h 原子容易从半导体层37脱离。
79.脱氢退火例如是以在小于400℃的温度下使半导体层37内的h原子浓度变成10％ 以下(优选5％以下)的方式进行的。脱氢退火可以使用退火炉来进行，也可以通过不会使 半导体层37溶解的程度的低强度激光退火来进行。另一方面，图7(b)的激光退火步骤 是以会使半导体层37的一部分或全部溶解的程度的高强度来进行的，由此使半导体层 37从a-si层变成多晶硅层。
80.假如半导体层37内残存有高浓度h原子，那么h原子在半导体层37内有可能形 成h2分子，从而使半导体层37内产生孔隙或发生激光退火时的消融。另一方面，半导 体层37
内的h原子也有可能通过400℃以上的高温退火而从半导体层37脱离。然而， 这种高温退火有可能会对身为cu层的金属垫17、22造成不良影响。
81.本实施方式中，是先向半导体层37内导入p原子，再通过之后的退火使h原子从 半导体层37脱离。由此，根据本实施方式，能够通过小于400℃的低温退火，使h原子 从半导体层37脱离。由此，既能抑制对金属垫17、22造成的不良影响，又能抑制半导 体层37内的孔隙或激光退火时的消融。
82.另外，本实施方式中，使用p原子作为用来促进h原子脱离的杂质原子。该p原子 还具有提高半导体层37及通道半导体层34的性能的作用。由此，根据本实施方式，通 过注入离子，能够同时实现促进脱离与提高性能2个目的。由此，无需分别进行用来提 高半导体层37及通道半导体层34的性能的离子注入与用来促进h原子脱离的离子注 入。从而，能够缩短制造半导体装置所需的时间。
83.图9是用来说明第1实施方式的半导体装置内的p(磷)原子浓度的曲线图。
84.图9(a)的纵轴表示图1的通道半导体层34内各地点的p原子浓度。图9(a)的横轴 表示图1的通道半导体层34内各地点距通道半导体层34上端的深度。该深度的方向与 z方向平行。下面，将p原子浓度表述为“p浓度”。
85.图9(a)的曲线a1～a5表示的是通道半导体层34内的p浓度分布的5个例子。通 道半导体层34内的p浓度分布可以设定成任意形态，例如可以设定成曲线a1～a5任 一曲线的形态。
86.曲线a1是倾斜的直线，p浓度线性减小。曲线a2是上凸的曲线，p浓度非线性减 小。曲线a3是下凹的曲线，p浓度非线性减小。曲线a4依次包含水平的直线部分与倾 斜的直线部分，p浓度先保持固定，然后从指定深度开始减小。曲线a5依次包含倾斜 的直线部分与水平的直线部分，p浓度先减小，在达到指定深度后保持固定。曲线a1～ a5是p浓度随深度而减小的减小函数。进而，曲线a1～a3是p浓度随深度而单调减 小的单调减小函数。就像这样，通道半导体层34内的p原子会在z方向上具有浓度斜 率。
87.如上所述，通道半导体层34内的p浓度较理想的是在距通道半导体层34上端的深 度为300nm的位置达到1
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10
18
cm-3
以上，更理想的是在距通道半导体层34上端的深度 为200nm的位置达到1
×
10
19
cm-3
以上。因此，要将通道半导体层34内的p浓度分布如 曲线a1所示的那样设定的情况下，曲线a1的300nm深度处的p浓度较理想的是设定 为1
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10
18
cm-3
以上。要将通道半导体层34内的p浓度分布如曲线a2～a5任一曲线所 示的那样设定的情况下，也同样如此。本实施方式的通道半导体层34内的p浓度分布 例如是按照高斯分布来设定的。
88.在图9(a)中，曲线a1～a5的0nm深度处的p浓度被设定为1
×
10
20
cm-3
，但也可 以设定为其他值。
89.图9(b)的纵轴表示图1的半导体层37及最上层的绝缘层32内各地点的p原子浓度 (p浓度)。图9(b)的横轴表示图1的半导体层37及最上层的绝缘层32内各地点距半导 体层37上表面的深度。该深度的方向也与z方向平行。此外，图9(b)的曲线图中所假 定的情况是，如上所述，将最上层的绝缘层32的厚度设定得比其他绝缘层32的厚度大。
90.图9(b)的曲线b1表示的是半导体层37及最上层的绝缘层32内的p浓度分布的例 子。半导体层37及最上层的绝缘层32内的p浓度分布可以设定成任意形态，例如可以 设定
成曲线b1的形态。
91.如曲线b1所示，半导体层37内的p浓度在任意地点都是1
×
10
19
cm-3
以上的高浓 度。这种p浓度例如可以通过将离子注入的加速电压设定得较高来实现。该情况下，不 仅半导体层37内的p浓度会变高，最上层的绝缘层32内的p浓度也会变高。如果将离 子注入的加速电压设定得较高，那么在成品半导体装置中，最上层的绝缘层32内(进而 其他绝缘层32内也)会包含p原子。如曲线b1所示，最上层的绝缘层32内的p浓度随 深度而减小。本实施方式的半导体层37及最上层的绝缘层32内的p浓度分布例如是按 照高斯分布来设定的。就像这样，半导体层37内及最上层的绝缘层32内的p原子会在 z方向上具有浓度斜率。
92.图10是表示第1实施方式的变化例的半导体装置的制造方法的剖视图。
93.图10(a)及图10(b)的步骤分别对应于图7(a)及图7(b)的步骤。图6(b)所示的半导体 层37也可以形成为由于柱状部27的突出部而具有存在凹凸的上表面。图10(a)中绘制 出了这样形成的半导体层37。该情况下，对该半导体层37进行离子注入及退火(图10(a))， 进而对该半导体层37进行激光退火(图10(b))。然后，在半导体层37上形成金属层38， 在金属层38上形成绝缘膜29，并通过cmp将绝缘膜29的上表面平坦化。此外，该cmp也可以省略。
94.如上所述，本实施方式中，是先形成半导体层38，再向半导体层38内导入p原子， 然后将半导体层38退火。由此，根据本实施方式，能够通过低温退火，使h原子从半 导体层38脱离。进而，根据本实施方式，能够通过导入用来使h原子脱离的p原子， 而向半导体层38及通道半导体层34内导入p原子，由此能够提高半导体层38及通道 半导体层34的性能。
95.这样一来，根据本实施方式，能够优化杂质原子(p原子及h原子)对半导体装置的 性能造成的影响。例如，既能享受p原子的优点，又能抑制h原子导致的问题。此外， 本实施方式的方法也可以应用于p原子及h原子以外的杂质原子。
96.(第2实施方式)
97.图11是表示第2实施方式的半导体装置的结构的剖视图。本实施方式的半导体装 置例如为三维闪速存储器，具有与第1实施方式的半导体装置(图1)不同的结构。下面， 以与第1实施方式的半导体装置的结构的不同点为中心，对本实施方式的半导体装置的 结构进行说明。
98.本实施方式的半导体装置如图11所示，具备衬底51、层间绝缘膜52、积层膜53、 层间绝缘膜54、多个柱状部55、层间绝缘膜56、多组绝缘膜57与配线层58、及多个 接触插塞59。层间绝缘膜56是第1绝缘膜的例子。
99.进而，积层膜53包含多个电极层61及多个绝缘层62。各柱状部55包含半导体层 63、存储器绝缘膜64、通道半导体层65、核心绝缘膜66及核心半导体层67。通道半导 体层65是第1半导体层的例子。
100.衬底51例如为si衬底等半导体衬底。层间绝缘膜52形成在衬底51上。层间绝缘 膜52例如为sio2膜。
101.积层膜53设置在层间绝缘膜52上，包含沿z方向交替地积层的多个电极层61与 多个绝缘层62。电极层61例如为包含w层的金属层，作为字线发挥作用。绝缘层62 例如为sio2膜。层间绝缘膜54形成在积层膜53上。层间绝缘膜54例如为sio2膜。
102.各柱状部55设置在层间绝缘膜52、积层膜53及层间绝缘膜54内，包含半导体层 63、存储器绝缘膜64、通道半导体层65、核心绝缘膜66及核心半导体层67。
103.半导体层63在层间绝缘膜52及积层膜53内设置在衬底51上，与衬底51电连接。 半导体层63形成各柱状部55的底部，具有沿z方向延伸的棒状形状。存储器绝缘膜64 形成在积层膜53及层间绝缘膜54的侧面，具有沿z方向延伸的管状形状。通道半导体 层65形成在存储器绝缘膜64的侧面、或半导体层63的上表面，具有沿z方向延伸的 管状形状。通道半导体层65与半导体层63电连接。核心绝缘膜66形成在通道半导体 层65的侧面或上表面，具有沿z方向延伸的棒状形状。核心半导体层67形成在通道半 导体层65的侧面、或核心绝缘膜66的上表面，具有沿z方向延伸的棒状形状。核心半 导体层67与通道半导体层65电连接。
104.半导体层63例如为通过从衬底61外延成长而形成的单晶硅层。存储器绝缘膜64 如下所述，例如依次包含阻挡绝缘膜、电荷储存层及隧道绝缘膜。阻挡绝缘膜例如为sio2膜。电荷储存层例如为sin膜。隧道绝缘膜例如为sio2膜或sion膜。通道半导体层65 例如为多晶硅层。核心绝缘膜66例如为sio2膜。核心半导体层66例如为多晶硅层。本 实施方式的三维闪速存储器的各存储单元由通道半导体层65、电荷储存层、电极层61 等构成。
105.层间绝缘膜56形成在层间绝缘膜54及柱状部55上。层间绝缘膜56例如为氧化硅 膜。各组绝缘膜57与配线层58依次形成在层间绝缘膜52、积层膜53、层间绝缘膜54 及层间绝缘膜56内，沿z方向延伸。配线层58与衬底电连接。
106.接触插塞59设置在层间绝缘膜56内，且配置在柱状部55上。各接触插塞59形成 在对应柱状部55的核心半导体层67上，由此与核心半导体层67、通道半导体层65、 半导体层63及衬底51电连接。接触插塞59是插塞的例子。
107.这里，对本实施方式的半导体装置中所包含的杂质原子进行说明。
108.本实施方式的层间绝缘膜56包含指定的杂质原子。该杂质原子例如为h(氢)原子。 本实施方式中，该杂质原子进而还包含在通道半导体层65中。关于本实施方式的层间 绝缘膜56与通道半导体层65包含相同的杂质原子的理由，将在下文加以说明。
109.图12是表示第2实施方式的半导体装置的结构的放大剖视图。
110.图12中绘制出了积层膜53内所包含的3个电极层61及3个绝缘层62、以及设置 在积层膜53内的1个柱状部55。该柱状部55内的存储器绝缘膜64如上所述，包含依 次形成在积层膜53侧面的阻挡绝缘膜64a、电荷储存层64b及隧道绝缘膜64c。阻挡绝 缘膜64a例如为sio2膜。电荷储存层64b例如为sin膜。隧道绝缘膜64c例如为sio2膜或sion膜。
111.另一方面，各电极层61包含障壁金属层61a及电极材层61b。障壁金属层61a例如 为tin膜。电极材层61b例如为w层。本实施方式的各电极层61如图12所示，隔着 阻挡绝缘膜68形成在上部的绝缘层62的下表面、下部的绝缘层62的上表面、及阻挡 绝缘膜64a的侧面。阻挡绝缘膜68例如为al2o3膜，与阻挡绝缘膜64a一起作为各存储 单元的阻挡绝缘膜发挥作用。因此，本实施方式的积层膜53除了电极层61及绝缘层62 以外，还包含阻挡绝缘膜68。阻挡绝缘膜68、障壁金属层61a及电极材层61b依次形 成在上部的绝缘层62的下表面、下部的绝缘层62的上表面、及阻挡绝缘膜64a的侧面。
112.图13到图21是表示第2实施方式的半导体装置的制造方法的剖视图。
113.首先，在衬底51上形成层间绝缘膜52，并在层间绝缘膜52上交替地形成多个牺牲 层61'与多个绝缘层62(图13(a))。结果，层间绝缘膜52上形成积层膜53'。积层膜53'包 含沿z方向交替地积层的多个牺牲层61'与多个绝缘层62。牺牲层61'例如为sin。接着， 在积层膜53'上形成层间绝缘膜54(图13(a))。
114.接着，形成贯通层间绝缘膜52、积层膜53'及层间绝缘膜54的多个存储器孔h3(图 13(b))。结果，这些存储器孔h3内露出衬底51的表面。接着，通过从衬底51外延成 长，而在各存储器孔h3内的衬底51上形成半导体层63(图14(a))。
115.接着，在衬底51的整面形成存储器绝缘膜64(图14(b))。结果，存储器绝缘膜64形 成在存储器孔h3的内部及外部，具体来说，形成在半导体层63的上表面、积层膜53' 及层间绝缘膜54的侧面、以及层间绝缘膜54的上表面。存储器绝缘膜64是通过在衬 底51的整面依次形成阻挡绝缘膜64a、电荷储存层64b及隧道绝缘膜64c而形成的(参 照图12)。
116.接着，将存储器绝缘膜64从半导体层63的上表面、及层间绝缘膜54的上表面去 除(图15(a))。结果，各存储器孔h3内露出半导体层63的上表面。
117.接着，在衬底51的整面形成通道半导体层65(图15(b))。结果，通道半导体层65形 成在存储器孔h3的内部及外部，具体来说，形成在半导体层63的上表面、存储器绝缘 膜64的侧面、及层间绝缘膜54的上表面。
118.接着，在各存储器孔h3内嵌入核心绝缘膜66(图16(a))。结果，核心绝缘膜66在 各存储器孔h3内，形成在通道半导体层65的上表面或侧面。
119.接着，通过回蚀将各存储器孔h3内的核心绝缘膜66的一部分去除(图16(b))。结 果，各存储器孔h3内的核心绝缘膜66上形成凹部h4。
120.接着，在衬底51的整面形成核心半导体层67(图17(a))。结果，各凹部h4内形成 核心半导体层67的一部分。在图17(a)的步骤中，核心半导体层67被形成为非晶半导 体层，且在之后的步骤中结晶而变成多晶半导体层。该非晶半导体层例如为a-si(非晶硅) 层。
121.接着，通过rie(reactive ion etching，反应性离子蚀刻)将凹部h4外的核心半导体 层67去除(图17(b))。结果，所述多个存储器孔h3内形成沿z方向延伸的多个柱状部 55。各柱状部55形成为包含半导体层63、存储器绝缘膜64、通道半导体层65、核心绝 缘膜66及核心半导体层67。
122.接着，在层间绝缘膜54及柱状部55上形成层间绝缘膜56(图18(a))。接着，通过 rie形成贯通层间绝缘膜52、积层膜53'、层间绝缘膜54及层间绝缘膜56的多个狭缝 h5(图18(b))。
123.接着，利用这些狭缝h5通过湿式蚀刻将牺牲层61'去除(图19(a))。结果，积层膜53' 内的绝缘层62间形成多个空洞h6。
124.接着，经由这些狭缝h5在这些空洞h6内形成多个电极层61(图19(b)))。结果，层 间绝缘膜52与层间绝缘膜54之间形成包含沿z方向交替地积层的多个电极层61与多 个绝缘层62的积层膜53。进而，在衬底51上，形成所述多个柱状部55贯通层间绝缘 膜52、积层膜53及层间绝缘膜54的结构。如图19(b)所示，层间绝缘膜56设置在这些 柱状部55上，且隔着层间绝缘膜54设置在积层膜53上。此外，在各空洞h6内形成电 极层61时，是在各空洞h6内依次形成阻挡绝缘膜68、障壁金属层61a及电极材层 61b(参照图12)。
125.接着，在各狭缝h5内形成绝缘膜57，再从各狭缝h5的底部将绝缘膜57去除，然 后在各狭缝h5内形成配线层58(图20(a))。结果，所述多个狭缝h5内形成所述多组绝 缘膜57与配线层58。各狭缝h5内的配线层58与衬底51电连接。
126.接着，在层间绝缘膜56、绝缘膜57及配线层58上形成半导体层71(图20(b))。在 图20(b)的步骤中，半导体层71被形成为非晶半导体层。该非晶半导体层例如为a-si层。 本实
施方式中，例如是使用包含si元素与h元素的源气来形成身为a-si层的半导体层 71。因此，图20(b)的步骤中所形成的半导体层71包含h原子作为杂质原子。半导体层 71是第1膜的例子。
127.接着，采用p(磷)离子，进行向半导体层71内的离子注入(图21(a))。结果，p原子 作为杂质原子导入半导体层71内。如在第1实施方式中针对半导体层37所说明的那 样，该p原子具有促进h原子从半导体层71脱离的作用。如下所述，本实施方式中， 有效利用从半导体层71脱离的h原子来终结悬键。
128.半导体层71可以基于任意目的而形成。例如，半导体层71可以基于用作衬底51上 的配线层的目的而形成，也可以基于在半导体装置的制造步骤中用作硬质掩模层的目的 而形成。前者的情况下，半导体层71会残存于成品半导体装置内，但后者的情况下，半 导体层71不会残存于成品半导体装置内。本实施方式的半导体层71是作为用来加工衬 底51上的未图示层的硬质掩模层而形成的，因此如下所述，不会残存于成品半导体装 置内。从而，本实施方式中，也可以形成金属层、绝缘膜或积层膜作为所述硬质掩模层， 以此来代替半导体层71。
129.另外，离子注入中所使用的离子也可以是能够促进h原子从半导体层71脱离的其 他离子。这种离子例如为b(硼)离子、as(砷)离子、si(硅)离子或o(氧)离子。例如，在使 用半导体层71作为配线层的情况下，也可以向si系的半导体层71内注入si离子。该 情况下，半导体层71及离子都由si元素构成，因此能够抑制离子对半导体层71造成的 不良影响。另一方面，在使用半导体层71作为配线层的情况下，也可以向半导体层71 内注入p离子、b离子或as离子，使半导体层71为p型半导体层或n型半导体层。
130.本实施方式的离子注入例如是使用高能离子注入机以60kev左右或小于60kev的 注入能量来进行的。另外，本实施方式的离子注入的剂量例如设定为1
×
10
15
cm-2
以上。
131.接着，将半导体层71退火，来使h原子从半导体层71脱离(图21(a))。结果，半导 体层71内的至少一部分h原子从半导体层71脱离，半导体层71内的h原子浓度下 降。
132.本实施方式中，从半导体层71脱离的h原子导入通道半导体层65内。本实施方式 的通道半导体层65为多晶硅层，包含si原子的悬键。根据本实施方式，通过从半导体 层71脱离的h原子，能够使通道半导体层65内的悬键终结。由此，能够提高通道半导 体层65及存储单元的可靠性。结果，在成品半导体装置中，本实施方式的通道半导体层 65包含h原子作为杂质原子。
133.悬键进而在通道半导体层65与隧道绝缘膜64c(参照图12)的界面处也会高密度地存 在。本实施方式中，从半导体层71脱离的h原子也会到达通道半导体层65与隧道绝缘 膜64c的界面处。根据本实施方式，通过从半导体层71脱离的h原子，能够使通道半 导体层65与隧道绝缘膜64c的界面处的悬键终结。结果，在成品半导体装置中，h原子 还会包含在通道半导体层65与隧道绝缘膜64c的界面处、及隧道绝缘膜64c内。
134.本实施方式中，从半导体层71脱离的h原子是经由层间绝缘膜56而到达通道半导 体层65及隧道绝缘膜64c的。因此，在本实施方式的成品半导体装置中，从半导体层 71脱离的h原子也存在于层间绝缘膜56内。本实施方式中，半导体层71的下表面与 层间绝缘膜56的上表面以较大的区域相接，因此从半导体层71脱离的h原子容易导入 层间绝缘膜56内。在本实施方式的成品半导体装置中，从半导体层71脱离的h原子也 可以进而存在于层间绝
缘膜54内、及所述多个绝缘层62中至少最上层的绝缘层62内。 此外，本实施方式的半导体层71、层间绝缘膜56、通道半导体层65及隧道绝缘膜64c 内的h原子基于与第1实施方式的半导体层37、最上层的绝缘层32及通道半导体层34 内的p原子相同的理由，会在z方向上具有浓度斜率。
135.将半导体层71退火的温度(退火温度)可以是任意温度。为了使h原子从半导体层 71高效脱离，较理想的是将退火温度设定得较高。但另一方面，如果退火温度过高，那 么又会有退火对半导体装置内的金属层造成不良影响的风险。因此，退火温度较理想的 是设定为不会对金属层造成不良影响的程度的高温。本实施方式的半导体层71的退火 温度例如设定为400℃～500℃。
136.在本实施方式的半导体层71是被作为用来加工衬底51上的未图示层的硬质掩模层 而形成的情况下，该加工结束，且在图21(a)的步骤结束后该半导体层71会被去除(图 21(b))。进而，在层间绝缘膜56内的柱状部55上形成开口部，并在开口部内形成接触 插塞59(图21(b))。结果，各接触插塞59形成在对应柱状部55的核心半导体层67上， 且与核心半导体层67电连接。
137.然后，在衬底51上形成各种配线层、插塞、层间绝缘膜等。这样就制造出了图11 的半导体装置。
138.这里，对本实施方式的半导体层71的更详细情况进行说明。
139.本实施方式中，利用从半导体层71脱离的h原子来终结悬键。由此，能够提高通 道半导体层65及隧道绝缘膜64c的可靠性、以及包含通道半导体层65及隧道绝缘膜 64c的存储单元的可靠性。
140.另外，本实施方式中，将用作硬质掩模的半导体层71还用来终结悬键。由此，根据 本实施方式，能够将半导体层71有效活用于这2个目的。也就是说，能够使半导体层 71不是仅仅用作硬质掩模后就被去除，而是还被用来终结悬键然后再去除。不过，本实 施方式中，也可以将半导体层71仅用来终结悬键。
141.另外，本实施方式中，从形成半导体层71的时间点开始，半导体层71就包含h原 子。然而，也可以在形成半导体层71后，通过热处理或等离子体处理等向半导体层71 内导入h原子。该情况下，向半导体层71内导入h原子后，要进行图21(a)的步骤中的 离子注入及退火。
142.另外，本实施方式中，也可以在图21(a)的步骤中的离子注入与退火之间，在半导体 层71上形成绝缘膜。由此，能够抑制退火时半导体层71内的h原子从半导体层71的 上表面释出，使其容易从半导体层71的下表面释出。换句话来说，能够通过所述绝缘膜 抑制h原子朝上方向扩散。结果，能够更有效率地终结悬键。该情况下，所述绝缘膜较 理想的是对h原子的扩散具有阻隔性。这种绝缘膜的例子有sin膜或al2o3膜。反之， 本实施方式中，也可以在半导体层71上形成对h原子的扩散具有阻隔性的半导体层或 金属层，以此来代替所述绝缘膜。此外，下述第3实施方式中会说明使用对h原子的扩 散具有阻隔性的阻隔层99的例子。
143.另外，本实施方式的半导体层71也可以包含能够终结悬键的h原子以外的原子。 这种原子的例子有f(氟)原子或cl(氯)原子。另外，半导体层71内的h原子可以是普通 的1h原子(轻氢原子)，也可以是2h原子(重氢原子：d原子)。无论使用所述哪一种杂质 原子，该
24(a))。接着，在层间绝缘膜88及接触插塞89上形成配线层90，在层间绝缘膜88及配 线层90上形成层间绝缘膜91，并在层间绝缘膜91内形成介层插塞92(图24(a))。接着， 在层间绝缘膜91及介层插塞92上形成配线层93，在层间绝缘膜91及配线层93上形成 层间绝缘膜94，并在层间绝缘膜94内形成介层插塞95(图24(a))。
167.接着，在层间绝缘膜94及介层插塞95上形成半导体层98(图24(a))。在图24(a)的 步骤中，半导体层98被形成为非晶半导体层。该非晶半导体层例如为a-si层。本实施 方式中，例如是使用包含si元素与h元素的源气来形成身为a-si层的半导体层98。因 此，图24(a)的步骤中所形成的半导体层98包含h原子作为杂质原子。半导体层98是 第1膜的例子。
168.接着，采用p(磷)离子，进行向半导体层98内的离子注入(图24(a))。结果，p原子 作为杂质原子导入半导体层98内。如在第1及第2实施方式中针对半导体层37、71所 说明的那样，该p原子具有促进h原子从半导体层98脱离的作用。如下所述，本实施 方式中，有效利用从半导体层98脱离的h原子来终结悬键。
169.半导体层98可以基于任意目的而形成。例如，半导体层98可以基于用作衬底51上 的配线层的目的而形成，也可以基于在半导体装置的制造步骤中用作硬质掩模层的目的 而形成。前者的情况下，半导体层98会残存于成品半导体装置内，但后者的情况下，半 导体层98不会残存于成品半导体装置内。本实施方式的半导体层98是作为用来加工衬 底51上的未图示层的硬质掩模层而形成的，因此如下所述，不会残存于成品半导体装 置内。从而，本实施方式中，也可以形成金属层、绝缘膜或积层膜作为所述硬质掩模层， 以此来代替半导体层98。
170.另外，离子注入中所使用的离子也可以是能够促进h原子从半导体层98脱离的其 他离子。这种离子例如为b(硼)离子、as(砷)离子、si(硅)离子或o(氧)离子。
171.本实施方式的离子注入例如是使用高能离子注入机以60kev左右或小于60kev的 注入能量来进行的。另外，本实施方式的离子注入的剂量例如设定为1
×
10
15
cm-2
以上。
172.接着，在半导体层98上形成绝缘膜99后，将半导体层98退火，来使h原子从半 导体层98脱离(图24(b))。结果，半导体层98内的至少一部分h原子从半导体层98脱 离，半导体层98内的h原子浓度下降。将半导体层98退火的温度(退火温度)可以是任 意温度，例如设定为400℃～500℃。绝缘膜99是第2膜的例子。
173.本实施方式中，从半导体层98脱离的h原子导入衬底81内。本实施方式的衬底81 为si衬底，在晶体管的通道区域等中包含si原子的悬键。根据本实施方式，通过从半 导体层98脱离的h原子，能够使衬底81内的悬键终结。由此，能够提高通道区域及晶 体管的可靠性。结果，在成品半导体装置中，本实施方式的衬底81包含h原子作为杂 质原子。
174.悬键进而在衬底81与栅极绝缘膜82的界面处也会高密度地存在。本实施方式中， 从半导体层98脱离的h原子也会到达衬底81与栅极绝缘膜82的界面处。根据本实施 方式，通过从半导体层98脱离的h原子，能够使衬底81与栅极绝缘膜82的界面处的 悬键终结。结果，在成品半导体装置中，h原子还会包含在衬底81与栅极绝缘膜82的 界面处、及栅极绝缘膜82内。
175.本实施方式中，从半导体层98脱离的h原子是经由层间绝缘膜94而到达衬底81 及栅极绝缘膜82的。因此，在本实施方式的成品半导体装置中，从半导体层98脱离的 h原子也存在于层间绝缘膜94内。本实施方式中，半导体层98的下表面与层间绝缘膜 94的上表面以
较大的区域相接，因此从半导体层98脱离的h原子容易导入层间绝缘膜 94内。在本实施方式的成品半导体装置中，从半导体层98脱离的h原子也可以进而存 在于层间绝缘膜91内及层间绝缘膜88内。
176.本实施方式中，在图24(b)的步骤中，退火前会在半导体层98上形成绝缘膜99。由 此，能够抑制退火时半导体层98内的h原子从半导体层98的上表面释出，使其容易从 半导体层98的下表面释出。换句话来说，能够通过绝缘膜99抑制h原子朝上方向扩 散。结果，能够更有效率地终结悬键。本实施方式的绝缘膜99对h原子的扩散具有阻 隔性。这种绝缘膜99的例子有sin膜或al2o3膜。此外，本实施方式中，也可以在半导 体层98上形成对h原子的扩散具有阻隔性的半导体层或金属层，以此来代替绝缘膜99。
177.在本实施方式的半导体层98是被作为用来加工衬底81上的未图示层的硬质掩模层 而形成的情况下，该加工结束，且在图24(a)及图24(b)的步骤结束后该半导体层98会被 去除。本实施方式中，绝缘膜99也同样会在去除半导体层98前被去除。
178.然后，在层间绝缘膜94及介层插塞95上形成配线层96，在配线层96上形成钝化 膜97，并加工钝化膜97而使接合垫从钝化膜97露出(参照图21)。这样就制造出了图21 的半导体装置。
179.这里，对本实施方式的半导体层98的更详细情况进行说明。
180.本实施方式中，利用从半导体层98脱离的h原子来终结悬键。由此，能够提高通 道区域(衬底81)及栅极绝缘膜82的可靠性、以及包含通道区域及栅极绝缘膜82的晶体 管的可靠性。
181.另外，本实施方式中，将用作硬质掩模的半导体层98还用来终结悬键。由此，根据 本实施方式，能够将半导体层98有效活用于这2个目的。也就是说，能够使半导体层 98不是仅仅用作硬质掩模后就被去除，而是还被用来终结悬键然后再去除。不过，本实 施方式中，也可以将半导体层98仅用来终结悬键。
182.另外，本实施方式中，从形成半导体层98的时间点开始，半导体层98就包含h原 子。然而，也可以在形成半导体层98后，通过热处理或等离子体处理等向半导体层98 内导入h原子。该情况下，向半导体层98内导入h原子后，要进行图24(a)的步骤中的 离子注入、及图24(b)的步骤中的退火。
183.另外，本实施方式的半导体层98也可以包含能够终结悬键的h原子以外的原子。 这种原子的例子有f原子或cl原子。另外，半导体层71内的h原子可以是普通的1h(轻 氢)原子，也可以是2h(重氢：d)原子。无论使用所述哪一种杂质原子，该杂质原子都既 可以从形成半导体层98的时间点开始就包含在半导体层98内，也可以在形成半导体层 98后导入半导体层98内。例如，在半导体层98包含f原子的情况下，从半导体层98 脱离的f原子会导入衬底81内，终结悬键，且包含在成品半导体装置的衬底81等中。
184.另外，本实施方式的p原子是通过图24(a)的步骤中的离子注入，导入半导体层98 内的。这时，p原子有可能还导入半导体层98以外的层内。在本实施方式的离子注入 中，p原子例如有可能还导入层间绝缘膜94、层间绝缘膜91、层间绝缘膜88、栅极电 极84、衬底81等内。该情况下，p原子会包含在成品半导体装置的层间绝缘膜94等中。
185.如上所述，本实施方式中，是先形成半导体层98，再向半导体层98内导入p原子， 然后将半导体层98退火。由此，根据本实施方式，能够通过从半导体层98脱离的h原 子，向
衬底81(通道区域)等内导入h原子，从而能够使衬底81等内的悬键终结。由此， 能够提高衬底81等的可靠性。
186.这样一来，根据本实施方式，能够优化杂质原子(p原子及h原子)对半导体装置的 性能造成的影响。例如，能够利用p原子产生用来终结悬键的h原子，并通过这样产生 的h原子终结悬键。此外，本实施方式的方法如上所述，也可以应用于p原子及h原 子以外的杂质原子。另外，导入半导体层98内的原子也可以像所述si原子一样，是杂 质原子以外的原子。
187.此外，第1～第3实施方式中，离子注入中所使用的原子是种类与所被脱离的原子 不同的原子。例如，通过在离子注入中使用p原子，h原子得以脱离。然而，离子注入 中所使用的原子也可以是种类与所被脱离的原子相同的原子。例如，通过向第2实施方 式的半导体层71内注入h离子，也可以使h原子从半导体层71脱离。
188.在将其应用于第1实施方式的半导体层37的情况下，如果向半导体层37内注入h 离子，那么尽管所希望的是使半导体层37内的h原子浓度减小，但可想而知半导体层 37内的h原子浓度会增加。然而，所注入的1个h离子一般会将多个si-h键切断。因 此，比起注入半导体层71内的h离子的个数，从半导体层71脱离的h原子的个数更 多。由此，能够使半导体层37内的h原子浓度减小。
189.在离子注入中使用h离子的话，由于h离子较轻，因此具有容易将h离子注入到 较深的位置的优点。例如，向积层膜26、26'、53、53'任一膜的内部注入离子的情况下， 使用h离子较为理想。该情况下的h离子可以是普通的1h(轻氢)离子，也可以是2h(重 氢：d)离子。
190.此外，为了使半导体层71内的h原子容易向半导体层71外脱出，也可以在进行用 来使h原子脱离的退火前，在半导体层71内形成穴或槽等凹部。半导体层71以外的层 也同样如此。
191.另外，要使h原子从积层膜26、26'、53、53'这样的厚膜脱离的情况下，也可以将 厚膜分成多个部分来形成。该情况下，也可以依次重复进行形成厚膜的一部分的步骤、 向该一部分注入离子的步骤、及将该一部分退火的步骤。该情况下，与厚膜整体的厚度 相比，该一部分的厚度较薄，因此容易进行离子注入。
192.上文对若干个实施方式进行了说明，但这些实施方式只是作为例子而提出的，并非 要限定发明的范围。这些实施方式可以按照其他不同的实施方式加以实施，且可以在不 脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变形包含在发 明的范围及主旨中，同样包含在权利要求书所记载的发明及其同等的范围内。