一种半导体器件及其制备方法与流程

1.本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。


背景技术：

2.3d nand存储器件还包括控制芯片，控制芯片一般采用互补金属氧化物半导体(complementary metal oxide semiconductor,cmos)。在cmos中会同时存在高压金属氧化物半导体晶体管(how voltage metal oxide semiconductor,hvmos)和低压金属氧化物半导体晶体管(low voltage metal oxide semiconductor,lvmos)。cmos中还可能存在超低压金属氧化物半导体晶体管(low low voltage metal oxide semiconductor,llvmos)，llvmos的电压比lvmos的电压更低。
3.在目前的3d-nand工艺中，hvmos、lvmos和llvmos器件的电压不同，因此其结构特性会有所区别，比如hvmos比lvmos和llvmos的结深更深，结深越深，则在隔离结构中需要形成更深的凹槽来满足器件结深的要求。
4.技术问题
5.本发明的目的在于提供一种半导体器件及其制备方法，旨在同时形成第一凹槽和第二凹槽时实现第一凹槽的深度大于第二凹槽的深度，以满足器件需求。
6.技术解决方案
7.一方面，本发明提供一种半导体器件的制备方法，包括：
8.提供衬底，所述衬底包括第一器件区和第二器件区；
9.在所述第一器件区的衬底中形成第一隔离结构，且在所述第二器件区的衬底中形成第二隔离结构；
10.对所述第一隔离结构进行离子注入；
11.然后对所述第一隔离结构和第二隔离结构进行回蚀，以在所述第一隔离结构中形成第一凹槽，且在所述第二隔离结构中形成第二凹槽，所述第一凹槽在垂直于所述衬底的纵向上的深度大于所述第二凹槽在所述纵向上的深度。
12.进一步优选的，所述第一凹槽在所述纵向上的深度小于所述第一隔离结构在所述纵向上的深度；所述第二凹槽在所述纵向上的深度小于所述第二隔离结构在所述纵向上的深度。
13.进一步优选的，所述在所述第一器件区的衬底中形成第一隔离结构，且在所述第二器件区的衬底中形成第二隔离结构的步骤包括：
14.对所述第一器件区的衬底进行刻蚀，以形成第一沟槽；
15.对所述第一器件区和第二器件区的衬底进行刻蚀，以在所述第一沟槽的位置对应形成第一隔离槽和在所述第二器件区形成第二隔离槽；
16.在所述第一隔离槽和第二隔离槽中分别填充第一绝缘层和第二绝缘层，以在所述第一器件区的衬底中形成第一隔离结构，且所述第二器件区的衬底中形成第二隔离结构；
17.其中，所述第一隔离槽在所述纵向上的深度大于所述第二隔离槽在所述纵向上的
深度，且所述第一隔离槽与第二隔离槽的深度之差等于所述第一沟槽在所述纵向上的深度。
18.进一步优选的，还包括：
19.在所述第一凹槽的侧壁形成第一栅氧化层；
20.在所述第二凹槽的侧壁形成第二栅氧化层；
21.其中，所述第一栅氧化层的面积大于所述第二栅氧化层的面积。
22.进一步优选的，还包括：
23.在所述第一器件区的衬底表面形成所述第一栅氧化层；
24.在所述第二器件区的衬底表面形成所述第二栅氧化层。
25.进一步优选的，还包括：
26.在所述第一栅氧化层的表面形成第一栅极层，以形成包括所述第一栅氧化层和第一栅极层的第一栅极结构；
27.在所述第二栅氧化层的表面形成第二栅极层，以形成包括所述第二栅氧化层和第二栅极层的第二栅极结构。
28.另一方面，本发明提供一种根据上述任一项所述的半导体器件的制备方法所形成的半导体器件，包括：
29.衬底，所述衬底包括第一器件区和第二器件区；
30.位于所述第一器件区的衬底中的第一隔离结构，所述第一隔离结构包括位于底部的第一绝缘层；
31.位于所述第二器件区的衬底中的第二隔离结构，所述第二隔离结构包括位于底部的第二绝缘层；
32.位于所述第一器件区与所述第一隔离结构之间且位于所述第一绝缘层上的第一栅极结构；
33.位于所述第二器件区与所述第二隔离结构之间且位于所述第二绝缘层上的第二栅极结构；
34.其中，所述第一绝缘层中具有注入离子，且所述第二绝缘层中不具有所述注入离子；所述第一栅极结构在垂直于所述衬底的纵向上的深度大于所述第二栅极结构在所述纵向上的深度。
35.进一步优选的，所述第一隔离结构在所述纵向上的深度大于所述第二隔离结构在所述纵向上的深度。
36.进一步优选的，还包括：
37.位于所述第一器件区的衬底表面的所述第一栅极结构；
38.位于所述第二器件区的衬底表面的所述第二栅极结构。
39.进一步优选的，所述第一栅极结构包括第一栅氧化层和位于所述第一栅氧化层表面的第一栅极层；所述第二栅极结构包括第二栅氧化层和位于所述第二栅氧化层表面的第二栅极层。
40.进一步优选的，所述第一栅氧化层的面积大于所述第二栅氧化层的面积。
41.有益效果
42.本发明提供一种半导体器件及其制备方法，先提供包括第一器件区和第二器件区
的衬底，在第一器件区的衬底中形成第一隔离结构，且在第二器件区的衬底中形成第二隔离结构，然后对第一隔离结构进行离子注入，之后对第一隔离结构和第二隔离结构进行回蚀，以在第一隔离结构中形成第一凹槽且在第二隔离结构中形成第二凹槽。由于在回蚀之前对第一隔离结构进行了离子注入，离子注入工艺对第一隔离结构的轰击作用会使第一隔离结构的晶格被打散，因此在回蚀工艺中第一隔离结构的刻蚀速率大于第二隔离结构的刻蚀速率，从而形成的第一凹槽的深度大于第二凹槽的深度，以满足器件需求。
附图说明
43.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
44.图1是本发明实施例提供的半导体器件的制备方法的流程示意图；
45.图2a-2k是本发明实施例提供的半导器件制备过程中的结构示意图。
46.本发明的实施方式
47.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
48.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
49.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
50.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
51.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
52.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
53.请参阅图1，图1是本发明实施例提供的半导体器件的制备方法的流程示意图，请
同时参阅图2a-2k，图2a-2k是本发明实施例提供的半导器件制备过程中的结构示意图，该半导体器件的制备方法包括以下步骤s1-s4。
54.步骤s1：提供衬底10，所述衬底10包括第一器件区101和第二器件区102。
55.衬底10可以为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。
56.衬底10可以包括第一器件区101和第二器件区102，第一器件区101可以为高压器件，即可以在第一器件区101形成hvmos；第二器件区102可以为低压器件，即可以在第二器件区102形成lvmos和llvmos。其中，hvmos具有高压阱区(或高压有源区)，lvmos和llvmos具有低压阱区(或低压有源区)，且高压阱区的结深比低压阱区的结深更深。在本实施例中，还需要在每个器件区形成隔离结构(如浅沟槽隔离(shallow trench isolation,sti))以隔离多个有源区，由于高压有源区的结深较深，因此第一器件区的隔离结构的深度也较深，而且在所述隔离结构中recess形成凹槽的深度也需要更深，以满足器件性能的需求。本实施例主要对隔离结构相关的具体形成工艺进行说明。
57.步骤s2：在所述第一器件区101的衬底10中形成第一隔离结构1012，且在所述第二器件区102的衬底10中形成第二隔离结构1022。
58.在步骤s2之前，如图2a所示，可以先在衬底10上形成位于第一器件区101的第一栅氧化层121，以及位于第二器件区102的第二栅氧化层122，其中，第一栅氧化层121的厚度大于第二栅氧化层122的厚度。
59.在一具体实施例中，步骤s2可以包括：
60.1)对所述第一器件区101的衬底10进行刻蚀，以形成第一沟槽1011(如图2a-2b所示)。
61.具体的，先形成位于衬底10或栅氧化层(包括第一栅氧化层121和第二栅氧化层122)上的硬掩模层13和位于硬掩模层13上的光刻胶层141，所述光刻胶层141在对应第一器件区101的位置形成有第一开口1410；然后基于第一开口1410对衬底10进行刻蚀，以形成第一沟槽1011，第一沟槽1011的深度为h0。可以采用干法刻蚀工艺形成第一沟槽1011，第一沟槽1011的深度h0可以为需要说明的是，本文中的“深度”指的是从衬底10的上表面沿垂直于衬底10的纵向向下延伸的距离。
62.2)对所述第一器件区101和第二器件区102的衬底10进行刻蚀，以在所述第一沟槽1011的位置对应形成第一隔离槽1010和在所述第二器件区102形成第二隔离槽1020(如图2c-2d所示)。
63.具体的，在光刻胶层141对应第二器件区102的位置形成第二开口1411，然后基于所述第一开口1410和第二开口1411继续对衬底10进行刻蚀，就可以在第一沟槽1011的位置形成第一隔离槽1010且在第二器件区102形成第二隔离槽1020，最后去除所述光刻胶层141。第一隔离槽1010在所述纵向上的深度h1大于所述第二隔离槽1020在所述纵向上的深度h2，且第一隔离槽1010与第二隔离槽1020的深度之差等于所述第一沟槽1011在所述纵向上的深度h0。例如，第一隔离槽1010的深度h1可以为第二隔离槽1020的深
度h2为第一沟槽1011的深度h0则可以为
64.3)在所述第一隔离槽1010和第二隔离槽1020中分别填充第一绝缘层1013和第二绝缘层1021，以在所述第一器件区101的衬底10中形成第一隔离结构1012，且所述第二器件区102的衬底10中形成第二隔离结构1022(如图2e所示)。
65.其中，第一绝缘层1013和第二绝缘层1021的材料可以相同，都可以为氧化硅。
66.步骤s3：对所述第一隔离结构1012进行离子注入。
67.如图2f所示，继续在硬掩模层13上形成光刻胶层141，所述光刻胶层141在对应第一隔离结构1012的位置具有第一开口1410。可以采用离子注入(implant)工艺对第一隔离结构1012进行轰击，使第一隔离结构1012的晶格被打散，从而可以改变第一隔离结构1012的致密性，进而可以增大刻蚀第一隔离结构1012时的刻蚀速率。由于第二隔离结构1022被光刻胶层141遮挡住，因此第二隔离结构1022不会进行离子注入工艺。
68.步骤s4：然后对所述第一隔离结构1012和第二隔离结构1022进行回蚀，以在所述第一隔离结构1012中形成第一凹槽1014，且在所述第二隔离结构1022中形成第二凹槽1023，所述第一凹槽1014在垂直于所述衬底10的纵向上的深度h3大于所述第二凹槽1023在所述纵向上的深度h4。
69.如图2g所示，对第一隔离结构1012和第二隔离结构1022再次进行刻蚀(回蚀)以在第一隔离结构1012和第二隔离结构1022中分别形成第一凹槽1014和第二凹槽1023。由于第一隔离结构1012的刻蚀速率大于第二隔离结构1022的刻蚀速率，所以刻蚀形成的第一凹槽1014的深度h3大于第二凹槽1023的深度h4。
70.在步骤s4之后，请参见图2h-2k，本实施例提供的半导体器件的制备方法还包括：1)在所述第一凹槽1014的侧壁形成所述第一栅氧化层121，在所述第二凹槽1023的侧壁形成第二栅氧化层122(如图2h所示)，可以采用炉管氧化工艺将第一凹槽1014和第二凹槽1023侧壁露出的衬底10表面进行氧化，以在第一凹槽1014和第二凹槽1023的侧壁分别形成第一栅氧化层121和第二栅氧化层122，因此第一栅极层121位于第一凹槽1014的侧壁和衬底10的表面，第二栅氧化层122位于第二凹槽1023的侧壁和衬底10的表面。2)在所述第一栅氧化层121的表面形成第一栅极层151，所述第一栅氧化层121和所述第一栅极层151组成第一栅极结构；在所述第二栅氧化层122的表面形成第二栅极层152，所述第二栅氧化层122和第二栅极层152组成第二栅极结构。具体的，在第一凹槽1014及第一器件区101的衬底10表面形成第一栅极层151，在第二凹槽1023及第二器件区102的衬底10表面形成第二栅极层152，其中，第一栅极层151和第二栅极层152的材料可以包括多晶硅，第一栅极层151的厚度可以大于第二栅极层152的厚度(如图2i所示)。然后对第一栅极层151和第二栅极层152进行刻蚀，以在第一栅极层151中形成第一隔离沟槽1510和第二栅极层152中形成第二隔离沟槽1520，第一隔离沟槽1510贯穿第一栅极层151将其分隔成左右两部分，第二隔离沟槽1520贯穿第二栅极层152将其分隔成左右两部分，因此形成了位于第一栅氧化层121表面的第一栅极层151和位于第二栅氧化层122表面的第二栅极层152(如图2j所示)，且第一栅极层151在第一隔离结构1012中被第一隔离沟槽1510隔离，第二栅极层152在第二隔离结构1022中被第二隔离沟槽1520隔离；4)在第一隔离沟槽1510和第二隔离沟槽1520中填充绝缘材料154(如图2k所示)，如二氧化硅。
71.由于第一凹槽1014的深度大于第二凹槽1023的深度，所以在第一凹槽1014侧壁形
成的第一栅氧化层121的面积大于在第二凹槽1023侧壁形成的第二栅氧化层122的面积，这样可以提高第一器件区101中器件的速度。
72.该制备方法还包括在多个第一隔离结构1012之间形成高压阱区，在多个第二隔离结构1022之间形成低压阱区。
73.本发明实施例提供的半导体器件的制备方法，先提供包括第一器件区101和第二器件区102的衬底10，再在第一器件区101的衬底10中形成第一隔离结构1012，且在第二器件区102的衬底10中形成第二隔离结构1022，接着对第一隔离结构1012进行离子注入，然后对所述第一隔离结构1012和第二隔离结构1022进行回蚀，以在所述第一隔离结构1012中形成第一凹槽1014，且在所述第二隔离结构1022中形成第二凹槽1023。由于经过离子轰击的第一隔离结构1012的刻蚀速率较快，因此第一凹槽1014的深度大于第二凹槽1023的深度，这样可以满足第一器件区101结深较深的要求，从而满足器件性能的需求。
74.本发明实施例还提供一种采用上述制备方法形成的半导体器件，如图2k所示，该半导体器件100包括：衬底10，所述衬底10包括第一器件区101和第二器件区102；位于所述第一器件区101的衬底10中的第一隔离结构1012，所述第一隔离结构1012包括位于底部的第一绝缘层1013；位于所述第二器件区102的衬底10中的第二隔离结构1022，所述第二隔离结构1022包括位于底部的第二绝缘层1021；位于所述第一器件区101与所述第一隔离结构1012之间且位于所述第一绝缘层1013上的第一栅极结构，所述第一栅极结构包括第一栅氧化层121和位于所述第一栅氧化层121表面的第一栅极层151；以及位于所述第二器件区102与所述第二隔离结构1022之间且位于所述第二绝缘层1021上的第二栅极结构，所述第二栅极结构包括第二栅氧化层122和位于所述第二栅氧化层122表面的第二栅极层152。其中，所述第一栅极结构(或第一栅氧化层121)在垂直于所述衬底10的纵向上的深度h3大于所述第二栅极结构(或第二栅氧化层122)在所述纵向上的深度h4，所述第一绝缘层1013中具有注入离子，且所述第二绝缘层1021中不具有所述注入离子。由于第一栅氧化层121的深度h3大于所述第二栅氧化层122的深度h4，所以第一栅氧化层121的面积大于所述第二栅氧化层122的面积。
75.优选的，所述第一隔离结构1012在所述纵向上的深度h1大于所述第二隔离结构1022在所述纵向上的深度h2。
76.该半导体器件100还包括：位于所述第一器件区101的衬底10表面的所述第一栅极结构；位于所述第二器件区102的衬底10表面的所述第二栅极结构。
77.该半导体器件100由上述实施例提供的半导体器件的制备方法来形成，因此具有与上述实施例相同的有益效果，在此实施例中不再赘述。
78.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。