一种多层集成电路系统的验证方法与流程

1.本发明涉及集成电路技术领域，具体涉及一种多层集成电路系统的验证方法。


背景技术：

2.随着集成电路的集成度越来越高，集成电路技术按照”摩尔定律”的发展日益趋缓，封装技术的重要性凸显，尤其是使用硅通孔tsv技术的2.5d集成电路(2.5d-ic)和3d集成电路(3d-ic)及其三维系统整合相关的先进封装技术由于能大幅缩短芯片信号传送距离、提升频宽效能、降低功耗并节省面积、同时还可将异质芯片垂直整合，得到更高的处理速度和频宽等优势，已日益成为集成电路突破和延续”摩尔定律”的重要技术。
3.其中，2.5d集成电路通常指具有硅通孔(tsv,through silicon via)、重布线层(rdl,redistribution layer)、硅中介层(interposer)和芯片到芯片(die-to-die)互连等关键特征的半导体集成系统；它具有减小芯片尺寸、提高带宽、降低功耗、设计复用以及异质芯片集成等诸多优点，图1为2.5d集成电路的示意图。3d集成电路通常指不再使用内置硅通孔tsv的无源硅中介层(interposer),而是直接将通过内置tsv垂直互连的有源芯片进行层间堆叠的三维集成系统，它具有集成度高、功耗低、带宽高、面积小、互连线短、支持异构集成等特点，图2为3d集成电路的示意图。三维系统集成技术主要包括前段的各种芯片堆叠技术:诸如芯片与芯片，芯片与晶片，晶片与晶片等堆叠技术；以及后段芯片系统封装整合技术:诸如，业界主流的cowos(chip-on-wafer-on-substrate)封装技术，集成扇出型(info,integrated fan-out)技术和系统整合芯片soic(system-on-integrated-chips)技术等。
4.虽然2.5d和3d集成电路集成系统，能够延续、拓展和超越摩尔定律，但同样的先进的2.5d集成电路和3d集成电路对集成和封装技术提出了更高的要求，例如芯片堆叠技术会随着堆叠层数的增加而难度加大，更需要芯片的减薄工艺；三维集成电路对硅通孔tsv垂直互连器件的精细加工制造技术要求也越来越高，同时它的引入也会增加芯片设计的复杂度；同质和异质需求也对系统集成技术提出新的要求。因此，因此，当前三维集成电路技术还不够成熟，其系统的散热、分析、测试和验证技术等都面临着新的挑战。而现有商业eda工具和设计方法只能支持单颗芯片系统中的物理设计规则检查drc和逻辑功能验证等，并不能有效地应用到三维芯片集成系统，尤其是将芯片或晶圆堆叠键合在一起时，容易出现微凸点(ubump)、对齐错位偏移、悬空和缺失等物理缺陷，甚至出现重布线层rdl逻辑连线错误等，这就可能会导致三维集成系统不能正常工作甚至失效，要充分地利用三维集成与封装技术就必须开发全新的eda工具和探索全新的设计方法与流程。


技术实现要素：

5.鉴于背景技术的不足，本发明是提供了一种多层集成电路系统的验证方法，来检测和验证2.5d或者3d集成电路中的芯片垂直互联、堆叠和布局布线中的设计违例。
6.为解决以上技术问题，本发明提供了如下技术方案：一种多层集成电路系统的验
证方法，包括如下步骤：
7.s1：验证多层集成电路系统的每层堆叠层的芯片和器件版图和原理图是否符合设计规则，如果符合则执行步骤s2，反之对不符合设计规则的堆叠层进行修改，然后重新执行步骤s1，直至多层集成电路系统的每层堆叠层符合设计规则；
8.s2：生成系统网表合成文件，所述系统网表合成文件用于描述和定义多层集成电路系统的每层堆叠层上的芯片的布局布图关系以及每层堆叠层之间的连接关系；
9.s3：将集成电路系统的每个堆叠层的版图进行合成并封装为一个整体的三维版图；
10.s4：生成系统规则合成文件，所述系统规则合成文件作为所述三维版图进行验证的验证标准；
11.s5：对所述三维版图进行验证，验证所述三维版图是否符合所述系统规则合成文件中的验证标准。
12.在某种实施方式中，步骤s2生成系统规则合成文件的步骤具体如下：
13.s20：将每个堆叠层的上的芯片或者器件的网表文件作为输入，提取出芯片网表、内置无源tsv的硅中介层的逻辑网表或者tsv互连有源芯片的网表和封装基板的网表，所述芯片网表至少包括芯片的信号端口、时钟端口、电源端口和接地端口信息，所述内置无源tsv的硅中阶层的逻辑网表或者tsv互连有源芯片的网表至少包括微凸点到c4-bump的互连关系信息，所述封装基板的网表至少包括bga ball在封装基板上的分布信息；
14.s21：将每个堆叠层上的芯片或者器件的标准aif格式文件作为输入，提取三维集成电路系统上的bump信息，所述bump信息至少包括bump的名字和位置信息；
15.s22：将每个堆叠层上的芯片和器件的布局/布图文件作为输入，至少提取出芯片或者器件的位置、大小和方位信息；
16.s23：根据步骤s20、s21和s22中提取到的信息生成系统网表合成文件。
17.在某种实施方式中，步骤s3生成三维版图的步骤具体如下：
18.s30：定义多层集成电路系统中每个堆叠层的堆叠位置；
19.s31：在所述系统网表合成文件上查找每个堆叠层上的金属层信息和标识层信息来识别堆叠层，将识别后的堆叠层按照所述每个堆叠层的堆叠位置进行堆叠，生成三维版图。
20.在某种实施方式中，步骤s4中的系统规则合成文件包括芯片堆叠和布放的描述文件、物设计理规则、连线关系文件和版图标识文件。
21.在某种实施方式中，步骤s5中对所述三维版图进行验证的步骤如下：根据所述系统规则合成文件对多层集成电路系统分别执行物理规则检查和版图原理图比对检查，物理规则检查包括检查芯片和器件的布放位置、布放间隔和布放间距是否符合要求，包括检查每层堆叠层上的凸点是否错位，版图原理图比对检查是将所述三维版图与所述系统网表合成文件进行比对检查，从而判断多层集成电路系统上用于连接堆叠层的凸点是否出现开路或者短路。
22.在某种实施方式中，步骤s5中在进行物理规则检查和版图原理图比对检查时，如果三维版图上的芯片或者器件的布放位置、布放间隔和布放间距不符合要求、堆叠层上的凸点出现错位、用于连接堆叠层的凸点出现开路或者短路，则输出相应的错误信息。
bump与封装基板电连接。3d集成电路系统的i/o bump的连接示意图参照图5。
45.本实施例中的半导体的多层集成电路系统的验证方法是以2.5d集成电路系统和3d集成电路系统为例。
46.如图7所示，一种多层集成电路系统的验证方法，包括以下步骤：
47.s1：验证多层集成电路系统的每层堆叠层的芯片和器件的版图和原理图是否符合设计规则，如果符合则执行步骤s2，反之对不符合设计规则的堆叠层进行修改，然后重新执行步骤s1，直至多层集成电路系统的每层堆叠层符合设计规则；
48.具体地，步骤s1中至少验证芯片和器件的布局、ip模板的布放、布线宽度和布线间距是否符合设计规则；
49.s2：生成系统网表合成文件，系统网表合成文件用于描述和定义多层集成电路系统的每层堆叠层上的芯片的布局布图关系以及每层堆叠层之间的连接关系；
50.具体地，步骤s2包括以下步骤：
51.s20：将每个堆叠层的上的芯片或者器件的网表文件作为输入，提取出芯片网表、内置无源tsv的硅中阶层的逻辑网表或者tsv互连有源芯片的网表和封装基板的网表，芯片网表至少包括芯片的信号端口、时钟端口、电源端口和接地端口信息，所述内置无源tsv的硅中介层的逻辑网表或者tsv互连有源芯片的网表至少包括微凸点到c4-bump的互连关系信息，所述封装基板的网表至少包括bga ball在封装基板上的分布信息；其中芯片网表至少包括系统级芯片soc的网表或者高带宽显存hbm芯片的网表；
52.参照图8，当集成电路系统为2.5d集成电路系统时，2.5d集成电路系统的每个堆叠层上的芯片或者器件的网表文件包括soc芯片的网表、hbm的网表、硅中介层的网表、芯片堆叠到晶圆片上的网表和系统级封装sip的网表，其中soc芯片的网表和hbm的网表是芯片网表，芯片堆叠到晶圆片上的网表和系统级封装sip的网表是封装基板的网表；参照图9，当集成电路系统为3d集成电路系统时，3d集成电路系统的每个堆叠层上的芯片或者器件的网表文件包括堆叠中每个芯片的网表、芯片堆叠到芯片上的网表和系统及封装sip的网表，其中堆叠中每个芯片的网表为芯片网表，芯片堆叠到芯片上的网表为tsv互连有源芯片的网表，系统级封装sip的网表是封装网表。
53.s21：将每个堆叠层上的芯片或者器件的标准aif格式文件作为输入，提取三维集成电路系统上的bump信息，所述bump信息至少包括bump的名字和位置信息；
54.在图8中，2.5d集成电路系统的每个堆叠层上的芯片或者器件的aif文件包括soc芯片的aif、hbm的aif、硅中介层的aif、集成扇出info的aif和系统集成封装sip的aif，在图9中，3d集成电路系统的每个堆叠层上的芯片或者器件的aif文件包括堆叠中每个芯片的aif、芯片堆叠到芯片的aif和系统级封装sip的aif。
55.s22：将每个堆叠层上的芯片和器件的布局/布图文件作为输入，至少提取出芯片或者器件的名字、大小和方位信息；
56.在图8中，2.5d集成电路系统中提取的芯片或者器件的位置、大小和方位信息包括soc芯片、hbm芯片、硅中介层以及基板的位置、大小和方位信息，其中大小信息包括物理尺寸大小，位置信息包括x、y坐标信息，方位信息包括旋转或者翻转视图信息和方位信息。在图9中，3d集成电路系统中提取的芯片或者器件的位置、大小和方位信息包括堆叠中每颗芯片以及基板的位置、大小和方位信息。
57.s23：根据步骤s20、s21和s22中提取到的信息生成系统网表合成文件。
58.s3：将集成电路系统的每个堆叠层的版图进行合成并封装为一个整体的三维版图；
59.具体地，步骤s3如下：
60.s30：定义多层集成电路系统中每个堆叠层的堆叠位置；
61.s31：在系统网表合成文件上查找每个堆叠层上的金属层信息和标识层信息来识别堆叠层，将识别后的堆叠层按照每个堆叠层的堆叠位置进行堆叠，生成三维版图。
62.参照图10，在生成基于硅中介层的2.5d集成电路系统地三维版图时，将芯片版图包括soc芯片版图和hbm芯片版图、硅中介层版图和基板版图作为输入文件，通过扫描对这些版图进行界面信息提取即获取该堆叠层的金属层信息和标识层信息来识别这些版图，然后按照堆叠描述文件即限定每个堆叠层的堆叠位置进行合成，生成三维版图，该三维版图作为2.5d集成电路系统的验证输入。
63.参照图4和图6，在2.5d集成电路系统中，共有三级层间版图界面信息，包括第一层级/顶层的芯片界面信息，其拥有微凸点ubump与接触层layer和标识层text；第二层级/中间层硅中介层interposer版图界面信息，其前面(front side)拥有微凸点ubump与接触层layer和标识层text，同时其背面(back side)拥有c4-bump和接触层layer和标识层text，或者集成扇出rdl重布线层版图界面，其背面同样拥有c4-bump和接触层layer和标识层text；以及第三层级/底层的封装基板,其背面拥有球栅阵列焊球bgaball与接触层layer和标识层text。因此通过提取每个堆叠层的金属层信息和标识层信息可以识别该堆叠层。
64.参照图11，在生成基于集成扇出info封装的2.5d集成电路系统的三维版图时，将图10中硅中介层版图替换为集成扇出info版图，后续的三维版图生成原理和图10中的生成原理相同，这里不做过多描述。
65.参照图12，在生成3d集成电路系统的三维版图时，将芯片版图和基板版图作为输入文件，然后通过界面信息提取和堆叠描述文件将输入的版图生成三维版图。
66.s4：生成系统规则合成文件，系统规则合成文件作为三维版图进行验证的验证标准；
67.参照图13，系统规则合成文件包括芯片部分与堆叠的描述文件、连线检测规则文件、包括芯片堆叠和布放的描述文件、物设规则检测文件、连线检查规则文件和版图标识文件。
68.s5：对三维版图进行验证，验证三维版图是否符合所述系统规则合成文件中的验证标准；
69.具体如下：根据系统规则合成文件对多层集成电路系统分别执行物理规则检查和版图原理图比对检查，物理规则检查包括检查芯片和器件的布放位置、布放间隔和布放间距是否符合要求，包括检查每层堆叠层上的凸点是否错位，版图原理图比对检查是将三维版图与系统网表合成文件进行比对检查，从而判断多层集成电路系统上用于连接堆叠层的凸点是否出现开路或者短路。
70.参照图14，图14中的堆叠层上设有两个芯片，对该堆叠层进行物理规则检查包括检查两个芯片之间的距离d7、芯片与堆叠层上边缘的距离d1和d2、芯片的与堆叠层下边缘的距离d5和d4、芯片与堆叠层左边缘的距离d6和芯片与堆叠层右边缘的距离d3是否符合要
求。
71.另外，在实际使用时，步骤s5中在进行物理规则检查和版图原理图比对检查时，如果三维版图上的芯片或者器件的布放位置、布放间隔和布放间距不符合要求、堆叠层上的凸点出现错位、用于连接堆叠层的凸点出现开路或者短路，则输出相应的错误信息，错误信息包括错误处的具体位置以及错误类型。参照图15，图15中的用于连接堆叠层之间的凸点不符合要求的类型有凸点未对齐、凸点缺失或者悬空、凸点短路和凸点开路。另外在检测凸点有没有对其时可以以上下用于连接的两个凸点的中心的横向距离进行判断，如果两个凸点的中心的横向距离超过判断阈值，则认为两凸点未对齐。
72.最后，在步骤s5中，当对三维多层堆叠的集成电路版图和原理图进行3dlvs检查时，参考图16，如果顶层芯片、中间层芯片/器件以及底层封装基板的各个接口存在短路或开路情况时，相当于系统内各层互联线存在开路或者短路，就可以根据连线规则检查输出错误的信息。
73.在实际使用时，根据错误信息，先使用eda工具来分析和修改三维版图，然后对修改后的三维版图重新执行步骤s3，进行校验迭代，以此实现多层集成电路系统的验证、分析和修改。
74.综上，在对多层集成电路系统进行验证和分析时，本发明通过生成系统网表合成文件来表述多层集成电路系统每层堆叠层上的芯片的布局布图关系以及每层堆叠层之间的连接关系，然后根据输入的堆叠层的版图生成三维版图，根据系统规则合成文件中的规则和系统网表合成文件对三维版图进行验证，来判断三维版图中是否有不符合要求的违例，实现多层集成电路系统的验证和分析。
75.上述依据本发明为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。