绝缘体上半导体结构的制造方法与流程

1.本发明涉及半导体器件制作技术领域，特别涉及一种绝缘体上半导体结构的制造方法。


背景技术：

2.绝缘体上半导体，例如绝缘体上硅(silicon-on-insulator，soi)、绝缘体上锗、绝缘体上硅锗等，均是具有独特的“底层半导体层/绝缘埋层/顶层半导体层”三层结构的半导体材料，它通过绝缘埋层(通常为二氧化硅sio2)实现了器件(形成在顶层半导体层中)和衬底(即底层半导体层)的全介质隔离，能够彻底消除了体硅等形成的cmos电路中的寄生闩锁效应，且基于绝缘体上半导体衬底制作的电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。因此，绝缘体上半导体衬底在微电子领域得到了广泛的使用。
3.然而，传统技术制造的绝缘体上半导体衬底存在顶层半导体层较厚且表面存在缺陷等问题，无法满足器件性能进一步提高的需求，因此亟待改进。


技术实现要素：

4.本发明的目的在于提供一种绝缘体上半导体结构的制造方法，能够使得绝缘体上半导体结构中的顶层半导体的膜厚较薄，以满足高性能的器件的制造需求。
5.为解决上述技术问题，本发明提供一种绝缘体上半导体结构的制造方法，包括以下步骤：
6.提供第一晶圆；
7.对所述第一晶圆进行p型离子注入，以在所述第一晶圆的预设深度形成第一离子掺杂层，且位于所述第一离子掺杂层顶部以上的第一晶圆部分为表面晶圆层，位于所述第一离子掺杂层底部以下的第一晶圆部分为基底晶圆层；
8.在所述表面晶圆层的表面上形成第一氧化键合层；
9.提供第二晶圆，并在所述第二晶圆的表面上形成第二氧化键合层；
10.键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一晶圆键合到所述第二晶圆上；
11.去除所述基底晶圆层，以暴露出所述第一离子掺杂层；
12.通过刻蚀工艺去除所述第一离子掺杂层，以暴露出所述表面晶圆层。
13.可选地，所述表面晶圆层为第二离子掺杂层，掺杂类型为p型或n型，掺杂浓度范围为：5e 14cm-3
～5e 16cm-3
。
14.可选地，在对所述第一晶圆进行p型离子注入之前，所述第一晶圆是整体掺杂的，或者，仅有所述表面晶圆层所在区域是掺杂的，或者，仅有所述表面晶圆层的顶部至所述离子掺杂层的底部的区域是掺杂的。
15.可选地，所述第一离子掺杂层的离子掺杂浓度范围为：5e 17cm-3
～5e 19cm-3
。
16.可选地，去除所述第一离子掺杂层的刻蚀工艺包括选择性湿法刻蚀工艺。
17.可选地，所述选择性湿法刻蚀工艺的刻蚀剂包括硝酸、氢氟酸和醋酸中的至少一种，溶液中硝酸、氢氟酸和醋酸的摩尔比为1:10:60～1:1:1，工艺温度为25℃～45℃，刻蚀时间1分钟至10分钟。
18.可选地，在对所述第一晶圆进行p型离子注入之前，先对所述第一晶圆进行表面清洗，并进一步在所述第一晶圆的表面上形成衬垫氧化层。
19.可选地，在形成所述第一离子掺杂层之后，且在形成所述第一氧化键合层之前，先去除所述衬垫氧化层。
20.可选地，通过采用不同的离子注入参数，来对所述第一晶圆进行多步p型离子注入，各步p型离子注入在所述第一晶圆中形成不同深度的p型离子掺杂，进一步对所述第一晶圆进行退火处理，以使得所有的所述的p型离子掺杂层扩散形成所述第一离子掺杂层。
21.可选地，采用工艺温度低于600℃的气相沉积工艺来形成所述第一氧化键合层和/或所述第二氧化键合层。
22.可选地，在键合所述第一氧化键合层和所述第二氧化键合层之后，对键合之后的整个结构进行退火加固，退火温度为300℃～1100℃，退火时间为30分钟～180分钟，退火气体包括氮气、氩气和氢气中的至少一种。
23.可选地，所述第二晶圆包括单晶硅层和位于所述单晶硅层和所述第二氧化键合层之间的微晶层；所述微晶层包括多晶硅层、硅锗合金层和锗层中的至少一种。
24.可选地，所述第一氧化键合层和所述第二氧化键合层的材质均包括二氧化硅。
25.可选地，去除所述基底晶圆层的工艺包括机械研磨工艺或刻蚀工艺。
26.可选地，所述的制造方法，在去除所述第一离子掺杂层并暴露出所述表面晶圆层之后，还包括：测量所述表面晶圆层的厚度，并根据所述测量结果，采用离子束对所述表面晶圆层的整体表面或者局部表面进行离子反应处理，以对所述表面晶圆层进一步表面修整。
27.可选地，所述离子束气体包含nf3、cf4、chf3、氧气、氮气和氩气中的至少一种，能量在5瓦～500瓦，单片晶圆处理时间1分钟～30分钟。
28.可选地，在去除所述第一离子掺杂层并暴露出所述表面晶圆层之后且在对所述表面晶圆层进一步表面修整之前，先对所述表面晶圆层的表面进行化学机械抛光。
29.可选地，所述的制造方法，在去除所述第一离子掺杂层并暴露出所述表面晶圆层之后，还包括：通过表面氧化处理工艺和/或各向异性刻蚀工艺，去除所述表面晶圆层表面上的损伤。
30.可选地，所述表面氧化处理工艺的步骤包括：先对所述表面晶圆层进行氧化处理，以在所述表面晶圆层上形成再生氧化层，工艺温度为700℃～1100℃，再生氧化层的厚度100埃～500埃；然后，采用包括湿法刻蚀、干法刻蚀或者化学机械抛光中的至少一种工艺，去除所述再生氧化层。
31.可选地，所述各向异性刻蚀工艺的步骤包括：采用碱性溶液各向异性刻蚀所述表面晶圆层的表面，以去除所述表面晶圆层表面上的损伤层。
32.与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
33.1、可以利用第一离子掺杂层的深度和厚度来限定待形成的绝缘体上半导体结构
的顶层半导体层的厚度，有利于形成膜厚更薄、更均匀的顶层半导体层，且还能在去除基底晶圆层的工艺中，利用该第一离子掺杂层作为停止层和保护层，来避免去除基底晶圆层的工艺对绝缘体上半导体结构的顶层半导体层产生不必要的损伤。
34.2、因为该第一离子掺杂层是p型离子掺杂的，相对现有的一些采用氧、氮、氢等其他离子注入而形成的腐蚀阻挡层而言，该第一离子掺杂层一方面，能作为腐蚀增强层，通过选择性湿法腐蚀工艺等刻蚀工艺快速去除且能避免对待形成的绝缘体上半导体结构的顶层半导体层造成不必要的损伤，以使得顶层半导体层更薄、膜厚更均匀。
35.3、提供的第二晶圆的表面上的第二氧化键合层下设置有微晶层，该微晶层能够在第二晶圆中形成富陷阱层(trap rich layer)，能够阻碍绝缘体上半导体结构中的自由载流子流动，降低绝缘体上半导体结构中的寄生现象，提高绝缘体上半导体结构的电学性能。
36.4、在去除所述第一离子掺杂层并暴露出所述表面晶圆层之后，还测量所述表面晶圆层的厚度，并根据所述测量结果，采用离子束对所述表面硅层的整体表面或局部表面进行离子轰击，来对所述表面晶圆层进一步表面修整，以使得形成的绝缘体上半导体结构的顶层半导体层的厚度进一步减薄，膜厚均一性进一步提高。
37.5、在去除所述第一离子掺杂层并暴露出所述表面晶圆层之后，还通过表面氧化处理工艺和/或各向异性刻蚀工艺，去除所述表面晶圆层表面上的损伤，以有利于提高基于该绝缘体上半导体结构形成的器件的性能。
附图说明
38.图1是本发明具体实施例的绝缘体上半导体结构的制造方法流程图。
39.图2至图10是本发明具体实施例的绝缘体上半导体结构的制造方法中的器件剖面结构示意图。
40.其中的附图标记如下：
41.10-第一晶圆；100-基底晶圆层；101-第一离子掺杂层；102-表面晶圆层；102a-顶层半导体层；11-衬垫氧化层；12-第一氧化键合层；13-再生氧化层；20-第二晶圆；200-单晶硅层；201-微晶层；21-第二氧化键合层。
具体实施方式
42.以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
43.请参考图1，本发明一实施例提供一种绝缘体上半导体结构的制造方法，包括以下步骤：
44.s1，提供第一晶圆；
45.s2，对所述第一晶圆进行p型离子注入，以在所述第一晶圆的预设深度形成第一离子掺杂层，且位于所述第一离子掺杂层顶部以上的第一晶圆部分为表面晶圆层，位于所述第一离子掺杂层底部以下的第一晶圆部分为基底晶圆层；
46.s3，在所述表面晶圆层的表面上形成第一氧化键合层；
47.s4，提供第二晶圆，并在所述第二晶圆的表面上形成第二氧化键合层；
48.s5，键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一晶圆键合到所述第二晶圆上；
49.s6，去除所述基底晶圆层，以暴露出所述第一离子掺杂层；
50.s7，通过刻蚀工艺去除所述第一离子掺杂层，以暴露出所述表面晶圆层。
51.请参考图2，在步骤s1中，首先，提供第一晶圆10，第一晶圆10的基材材料可以是本领域技术人员任意所熟知的用于制作绝缘体上半导体衬底的顶层半导体层的材料，例如是硅、锗、锗硅等，当第一晶圆10的基材为单晶硅时，本实施例制作的绝缘体上半导体结构即为绝缘体上硅结构，当第一晶圆10的基材为锗时，本实施例制作的绝缘体上半导体结构即为绝缘体上锗结构，当第一晶圆10的基材为硅锗时，本实施例制作的绝缘体上半导体结构即为绝缘体上硅锗结构。第一晶圆10可以是整体轻掺杂有p型离子或n型离子的晶圆，也可以是由位于底部的未掺杂的基材和位于未掺杂的基材上的轻掺杂层组成的晶圆，该轻掺杂层可以是后续划分出的表面晶圆层102所在区域，也可以是后续形成的表面晶圆层102和离子掺杂层101层叠的厚度区域，且该轻掺杂层中掺杂有n型离子或p型离子。其中n型离子包括磷、砷、锑等，p型离子包括硼、铟、镓等，第一晶圆10中的轻掺杂区域中掺杂的n型离子或p型离子的掺杂浓度低于1e 16cm-3
。第一晶圆10的表面可以是经过机械抛光的。然后，可以采用化学试剂(例如sc1、sc2、spm、dhf、有机溶剂等)、去离子水等清洗液对所述第一晶圆10进行表面清洗，在清洗过程中可以伴有超声振动、加热、抽真空等物理措施，以去除表面杂质和缺陷。其中，sc1溶液是由nh4oh、h2o2和h2o组成的混合溶液，sc2溶液是由hcl、h2o2和h2o组成的混合溶液，或者是hcl溶液，spm溶液是由h2so4、h2o2和h2o组成的混合溶液，dhf是hf溶液，或者是由hf、h2o2和h2o组成的混合溶液。之后，可以通过热氧化工艺，在第一晶圆10的表面上形成衬垫氧化层11，衬垫氧化层11能够防止第一晶圆10表面受到污染，并能在后续离子注入过程中保护第一晶圆10，并改善离子注入时的隧道穿透效应。所述热氧化工艺的温度是700℃～1100℃，衬垫氧化层11的厚度是100埃～500埃。对比气相沉积工艺，热氧化工艺具有致密性高、离子污染少的优点。
52.请参考图3，在步骤s2，采用p型离子对所述第一晶圆10进行离子注入，以在所述第一晶圆10的预设深度形成第一离子掺杂层101，且位于所述第一离子掺杂层101顶部以上的第一晶圆部分为表面晶圆层102，该表面晶圆层102用于制作绝缘体上半导体结构的顶层硅，位于所述第一离子掺杂层101底部以下的第一晶圆部分为基底晶圆层100。即在形成第一离子掺杂层101的同时，所述第一晶圆10被划分为由基底晶圆层100、第一离子掺杂层101和表面晶圆层102组成的三明治结构。其中，基底晶圆层100的厚度例如是10微米(μm)～80微米，表面晶圆层102的厚度例如是200埃～10微米，即第一离子掺杂层101的底部高度可以为10微米～80微米，顶部高度可以为200埃～10微米。本步骤中，利用p型离子来形成第一离子掺杂层101，除了可以将第一晶圆10分为依次层叠的基底晶圆层100、第一离子掺杂层101和表面晶圆层102之外，还可以精确定义出表面晶圆层102的厚度(即待形成的绝缘体上半导体结构的顶层半导体层的厚度)，有利于形成更薄、膜厚更均匀的顶层半导体层，并且又可以避免采用氧、氮、氢等其他离子注入时扩散到表面晶圆层102中，而影响最后形成的绝缘体上半导体结构中的顶层半导体层的性能。
53.可选地，当初始提供的第一晶圆10整体是轻掺杂的或者所述第一晶圆10的顶层一
定厚度(即表面晶圆层102和离子掺杂层101层叠的厚度)内的部分是轻掺杂的时，可以选用与所述第一晶圆10同类型的离子来进行离子注入，以形成所述第一离子掺杂层101，以提高形成第一离子掺杂层101的效率，例如当开始提供的第一晶圆10为p型离子轻掺杂的，则采用p型离子对第一晶圆10进行离子注入，以形成p型离子重掺杂的第一离子掺杂层101。其中，表面晶圆层102和基底晶圆层100的p型离子的掺杂浓度均低于所述第一离子掺杂层101中的p型离子的掺杂浓度，所述第一离子掺杂层101是重掺杂的，离子掺杂浓度高于1e 17cm-3
，例如为5e 17cm-3
～5e 19cm-3
。
54.本步骤中，为了保证形成的第一离子掺杂层101的厚度，可以通过采用不同的离子注入参数，来对所述第一晶圆10进行多步p型离子注入(也可以称为多次p型离子注入)，各步p型离子注入在所述第一晶圆10中形成不同深度的p型离子掺杂层(未图示，也可以称为p型离子掺杂带)，进一步对所述第一晶圆10进行退火处理，以使得所有的所述的p型离子掺杂层扩散并形成所述第一离子掺杂层101。每步离子注入均采用高能量、高剂量且0～7度的注入角度来实现。可选地，相邻两步p行离子注入的能量不同，注入剂量相同，以使得相邻两步p行离子注入形成的两层p型离子掺杂层的深度不同，但是厚度相同。在完成最后一步p型离子注入之后，才对所述第一晶圆10进行高温退火处理，退火温度例如为600℃以上，退火时间120分钟以上，退火氛围为包括氦(he)、氖(ne)、氩(ar)、氪(kr)、氙(xe)、氮气(n2)等至少一种惰性气体的氛围，以使得注入的p型离子扩散到位，相邻两步p行离子注入形成的两层p型离子掺杂层能够上下相接，由此，各步p型离子注入形成的不同深度的p型离子掺杂层在扩散后连为一体而形成第一离子掺杂层101，且第一离子掺杂层101中的p型离子分布均匀。第一离子掺杂层101的厚度是5微米～20微米，更厚的第一离子掺杂层有利于防止机械减薄时将第一离子掺杂层全部磨掉。
55.请参考图4，在步骤s3中，首先，通过湿法腐蚀或者干法刻蚀等工艺去除衬垫氧化层12，例如当湿法刻蚀去除衬垫氧化层12时，刻蚀剂选用氢氟酸，刻蚀温度室温，刻蚀时间为10秒～100秒，具体例如为60秒。然后，采用工艺温度低于600℃的原子层沉积工艺或化学气相沉积工艺等，在表面晶圆层102的表面上形成第一氧化键合层12。形成第一氧化键合层12的工艺温度控制在600℃以下，可以避免第一离子掺杂层101中的离子向上扩散到表面晶圆层102，以及向下扩散到基底晶圆层101中，使得第一离子掺杂层101分别与表面晶圆层102和基底晶圆层101的界面变得模糊，导致后续步骤s6的工艺不能很好地停止第一离子掺杂层101的表面，以及后续步骤s7中的刻蚀工艺不能很好地停止在表面晶圆层102的表面，进而最终影响形成的绝缘体上半导体结构中的顶层半导体层的性能。第一氧化键合层12的材质可以包括二氧化硅和氮氧化硅中的至少一种。第一氧化键合层12的厚度是2000埃～5000埃，厚度太薄，不能提供足够的键合相融界面；而厚度太厚的话，键合强度会有不同程度的降低。
56.请参考图5，在步骤s4中，首先，提供第二晶圆20，所述第二晶圆20可以是本领域技术人员所熟知的任意合适的基底材料，例如单晶硅、锗、硅锗等。本实施例中，第二晶圆20包括位于底部的单晶硅层200以及位于单晶硅层200表面上的微晶层201，其中微晶层201可以包括多晶硅层、硅锗合金层和锗层中的至少一种。该微晶层201的晶粒大小为1纳米～10微米，该微晶层201能够在第二晶圆20中形成富陷阱层(trap rich layer)，由此能够阻碍后续形成的绝缘体上半导体结构中的自由载流子流动，降低绝缘体上半导体结构中的寄生现
象，提高绝缘体上半导体结构的电学性能。微晶层201的厚度是1微米～5微米，其形成工艺例如低压化学气相沉积的多晶硅工艺或者离子注入工艺。微晶层厚度需要控制在1微米以上，是为了有足够多陷阱(trap)能力，而超过5微米厚度的多晶硅在制造工艺的稳定性和良率上存在问题。
57.请继续参考图5，在步骤s4中，继续采用热氧化工艺或者化学气相沉积工艺等工艺，在微晶层201的表面上形成第二氧化键合层21，第二氧化键合层21的材质可以包括二氧化硅和氮氧化硅中的至少一种。第二氧化键合层21的厚度是2000埃～5000埃。厚度太薄，不能提供足够的键合相融界面；而厚度太厚的话，键合强度会有不同程度的降低。
58.需要说明的是，步骤s4只要在步骤s5之前完成即可，其可以在步骤s3之后进行，也可以在步骤s1之后且在步骤s3之前进行，还可以和步骤s3同时进行，又可以先于步骤s1进行。可选地，在步骤s2之后，将去除衬垫氧化层12的第一晶圆10和第二晶圆20放入同一个沉积工艺设备中，来采用相同的工艺条件，同时形成第一氧化键合层12和第二氧化键合层21，由此简化工艺，提高效率，即此时步骤s4和步骤s3同步进行，由此形成的第一氧化键合层12和第二氧化键合层21的厚度和性能基本一致，有利于提高键合性能。
59.请参考图6，在步骤s5中，通过晶圆键合工艺将第一氧化键合层12与第二氧化键合层21键合在一起，并进行退火加固，以使得第一晶圆10可靠地键合到第二晶圆20上。
60.需要说明的是，本步骤中，退火温度太高会导致基底晶圆层100、第一离子掺杂层101和表面晶圆层102之间发生离子再分布，而退火温度太低，不足以使得第一氧化键合层12与第二氧化键合层21可靠地键合在一起。而且退火温度太高、退火时间太长，会导致第一离子掺杂层101中的离子掺杂的纵向扩散，对离子扩散深度控制带来影响，严重时会导致最终形成的绝缘体上半导体结构的顶层半导体层的厚度不可控。另一方面，由于第一离子掺杂层101的离子注入深度范围很窄，即使采用多次离子注入的方式来形成第一离子掺杂层101，其实际上也是在多个深度梯度内进行离子注入，来形成相应的掺杂区(也可以称为掺杂带)，在第一离子掺杂层101的厚度范围内，形成的各个深度的离子掺杂区的浓度是不均匀的，本步骤中的退火工艺还能进一步把第一离子掺杂层101中的这些不均匀掺杂带“抹平”，形成一个均匀的、有相当宽度的离子掺杂层，有利于后续的步骤s6中去除基底晶圆层100和第一离子掺杂层101，且有利于控制剩余的表面晶圆层的厚度。所以选择一个合适的退火温度和退火时间是比较关键的。可选地，退火温度为300℃～1100℃，退火时间为30分钟～180分钟，退火气体包括氦(he)、氖(ne)、氩(ar)、氪(kr)、氙(xe)、氮气(n2)等中的至少一种惰性气体。作为一种示例，退火温度为300℃～500℃，退火时间为30分钟～150分钟。
61.此外，本步骤中，第一氧化键合层12与第二氧化键合层21可采用气相沉积工艺形成，相对热氧化工艺形成的氧化层的致密性低，能够在较低的退火温度下进行原子扩散，进而使得键合结合力较高。
62.请参考图7，在步骤s6中，通过物理的或化学的机械抛光工艺、湿法腐蚀或干法刻蚀工艺等背面减薄工艺，去除第一晶圆10的基底晶圆层100，以裸露出第一离子掺杂层101。本步骤中，由于基底晶圆层100和第一离子掺杂层101的材质不同，因此第一离子掺杂层101可以作为背面减薄工艺的停止点，以避免该背面减薄工艺对表面晶圆层102产生损伤。
63.请参考图8，在步骤s7中，在去除基底晶圆层100后，采用第一离子掺杂层101和表面晶圆层102具有高刻蚀选择比的选择性湿法腐蚀，来去除第一离子掺杂层101，该步骤中
可以进行一定程度的过刻蚀，以在去除离子掺杂层101之后进一步减薄表面晶圆层102。剩余的表面晶圆层102的厚度可以为200埃～10微米。其中，当采用选择性湿法刻蚀工艺去除第一离子掺杂层101时，所采用的刻蚀剂包括硝酸、氢氟酸和醋酸中的至少一种，例如为硝酸、氢氟酸和醋酸的混合溶液，溶液中硝酸、氢氟酸和醋酸的摩尔比为1:10:60～1:1:1，具体可以是15：25：60，工艺温度为25℃～45℃，刻蚀时间1分钟～10分钟。此种混合溶液对高浓度掺杂p si的蚀刻率很快(大于10微米/分钟)，对低浓度掺杂p-si的蚀刻率很低(小于0.01微米/分钟)，从而在刻蚀到表面晶圆层102时，实现了刻蚀反应自停止。
64.可选地，在去除第一离子掺杂层101之后，进一步通过精细化学机械抛光工艺，对表面晶圆层102的表面进行化学机械抛光，以去除选择性湿法刻蚀工艺后在表面晶圆层102上的残留物，并进一步对表面晶圆层102进行厚度减薄。
65.进一步，在去除第一离子掺杂层101之后且在对表面晶圆层102进行抛光减薄之后，还测量表面晶圆层102的厚度，并根据所述测量结果对所述表面晶圆层102进一步表面修整(trimming)，以使得表面晶圆层102的厚度达到要求，且膜厚均一性进一步提高。该厚度测量和表面修整的过程可以多次循环执行，直至所述表面晶圆层102的整体厚度和均一性都满足要求。可选地，根据所述测量结果，采用“离子束表面处理机”对所述表面晶圆层102的整体表面或者局部表面进行离子反应处理，以对所述表面晶圆层102进一步表面修整，离子束气体包含nf3、cf4、chf3、氧气、氮气、氩气等中的至少一种，能量范围在5瓦～500瓦，单片晶圆处理时间1分钟～30分钟，根据实际要求调整能量大小和处理时间长短。采用离子束对表面硅层102进行表面修整的工艺，相对现有的精细化学机械抛光，精度更高，因此能够控制剩余的表面晶圆层102(即绝缘体上硅结构的顶层硅)更薄，膜厚更均匀。
66.至此，请参考图8和图10，形成了绝缘体上半导体结构及其顶层半导体层102a，其中，第二晶圆20为绝缘体上半导体结构的底层半导体层，第二氧化键合层21和第一氧化键合层12为绝缘体上半导体结构的绝缘埋层，暴露出的表面晶圆层102为绝缘体上半导体结构的顶层半导体层102a。该绝缘体上半导体结构的顶层半导体层102a的厚度可达
67.可选地，请参考图9和图10，在采用离子束对所述表面晶圆层102表面修整之后，进一步通过表面氧化处理工艺和/或各向异性刻蚀工艺，去除和修复所述表面晶圆层102的表面损伤。一种去除和修复所述表面晶圆层102的表面损伤的示例方法是，先对表面晶圆层102的表面进行高温氧化处理，工艺温度为700℃～1100℃，以在所述表面晶圆层102上形成再生氧化层13，再生氧化层13的厚度50埃～500埃。使用高温氧化的条件除了生长再生氧化层13外，可以对键合界面同时进行加固，氧化厚度考虑到了表面损伤层的深度。然后再采用包括湿法刻蚀、干法刻蚀或者精细化学机械抛光中的至少一种工艺，去除所述再生氧化层13。另一种去除和修复所述表面晶圆层102的表面损伤的示例方法是，使用四甲基氢氧化铵tmah等碱性溶液对表面晶圆层102的表面进行各向异性刻蚀，刻蚀时间15秒到2分钟，刻蚀温度常温，例如为25℃～45℃，以去除和修复表面晶圆层102的表面损伤。碱性溶液对硅各向异性刻蚀的特点使晶圆表面形成按晶向分布的规则晶面，从而在去除表面损伤层后得到较完美的晶圆表面。根据实际要求调整刻蚀时间长短。
68.可选地，通过表面氧化处理工艺和/或各向异性刻蚀工艺，去除和修复所述表面晶圆层102的表面损伤之后，还包括：采用去离子水等清洗液，对所述表面晶圆层102进行湿法
清洗，以去除表面污染。
69.综上所述，本发明的技术方案，通过对第一晶圆进行p型离子注入，形成了第一离子掺杂层，并将所述第一晶圆划分为由基底晶圆层、第一离子掺杂层和表面晶圆层组成的三明治结构，后通过表面晶圆层表面上形成的第一氧化键合层以及第二晶圆表面上形成的第二氧化键合层，将第一晶圆键合到第二晶圆上，之后先去除基底晶圆层，再通过刻蚀工艺去除第一离子掺杂层，从而形成绝缘体上半导体结构。其中第一离子掺杂层的深度和厚度限定了绝缘体上半导体结构的顶层半导体层厚度，且该第一离子掺杂层为腐蚀增强层，能通过刻蚀工艺快速去除且不会对顶层半导体层造成不必要的损伤，以使得顶层半导体层更薄、膜厚更均匀，能满足高性能的器件的制造需求。
70.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。