图案化的方法与流程

1.本发明涉及一种图案化的方法。


背景技术：

2.随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展。在这趋势之下，半导体器件的关键尺寸亦逐渐缩小，进而使得光刻工艺愈来愈困难。在现有光刻工艺中，缩小关键尺寸的方法包括使用较大数值孔径(numerical aperture，na)的光学器件、较短的曝光波长(例如euv)或是除了空气以外的界面介质(例如水浸入)。随着现有光刻工艺的分辨率接近理论极限，制造商已开始转向双重图案化(double-patterning，dp)方法来克服光学极限，进而提升半导体器件的集成密度。
3.然而，在目前的双重图案化方法中，核心图案的侧壁上的间隙壁的形貌具有较差的粗糙度。因此，目前的双重图案化方法仍需面临一些挑战。


技术实现要素：

4.本发明提供一种图案化的方法，其可改善核心图案的侧壁上的间隙壁的粗糙度，以使后续形成的目标图案具有较好的侧壁均匀度。
5.本发明提供一种图案化的方法包括以下步骤。在目标层上依序形成经掺杂多晶硅层、核心层以及未掺杂多晶硅层。图案化未掺杂多晶硅层，以形成多晶硅图案。以多晶硅图案为掩膜，进行第一刻蚀工艺，以移除部分核心层并形成核心图案。进行第二刻蚀工艺，以移除多晶硅图案。进行原子层沉积工艺，以于核心图案与经掺杂多晶硅层上形成间隙壁材料。移除部分间隙壁材料，以于核心图案的侧壁上形成间隙壁。移除部分核心图案及其下方的经掺杂多晶硅层。
6.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
7.图1a至图1n是本发明一实施例的半导体结构的制造流程的剖面示意图。
具体实施方式
8.参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。
9.图1a至图1n是本发明一实施例的半导体结构的制造流程的剖面示意图。此半导体结构可以是存储器的控制栅极(cg)，但本发明不以此为限。在其他实施例中，此半导体结构也可以是存储器的接触窗、动态随机存取存储器(dram)的有源区(aa)、逻辑器件的内连线结构或其组合。
10.请参照图1a，本实施例提供一种半导体结构的制造方法，其步骤如下。首先，提供目标层100。在一些实施例中，目标层100可以是多晶硅层，其可用以当作存储器的控制栅极。但本发明不以此为限，在其他实施例中，目标层100也可以是金属层(例如钨层)、硅基底、介电层或其组合。
11.接着，在目标层100上依序形成氮化物层102、氧化物层104、经掺杂多晶硅层106、核心层108、未掺杂多晶硅层110、硬掩膜层112以及光刻胶图案118。在一实施例中，氮化物层102可以是氮化硅，其厚度为1nm至1000nm。氧化物层104可以是等离子增强正硅酸乙酯(peteos)层，其厚度为1nm至1000nm。经掺杂多晶硅层106可使用掺质进行离子注入工艺来形成，其厚度为1nm至1000nm。在本实施例中，所述掺质可以是n型以和/或p型掺质，例如是bf
2
、b

、f

、p

或其组合。核心层108可以是低压正硅酸乙酯(lpteos)层、任何氧化硅或其组合，其厚度为1nm至1000nm。未掺杂多晶硅层110可以是本征(intrinsic)多晶硅层，其厚度为1nm至1000nm。硬掩膜层112可包括碳化物层114与位于碳化物层114上的抗反射层116。碳化物层114的材料包括旋涂碳(spin-on-carbon，soc)；而抗反射层116的材料包括氮氧化硅。硬掩膜层112的厚度为1nm至1000nm。光刻胶图案118可包括正型光刻胶或是负型光刻胶，其厚度为1nm至1000nm。
12.值得注意的是，在本实施例中，经掺杂多晶硅层106与未掺杂多晶硅层110具有不同掺杂浓度。具体来说，经掺杂多晶硅层106的掺杂浓度可大于未掺杂多晶硅层110的掺杂浓度。因此，本实施例可拉大经掺杂多晶硅层106与未掺杂多晶硅层110在后续第二刻蚀工艺中的刻蚀选择比，以避免下层的经掺杂多晶硅层106被移除，详细内容请参照以下段落。
13.请参照图1b与图1c，以光刻胶图案118为掩膜，图案化硬掩膜层112与未掺杂多晶硅层110，以形成多晶硅图案210与硬掩膜图案212(其包括碳化物图案214与抗反射图案216)。在一实施例中，核心层108可视为上述的图案化工艺中的刻蚀停止层。在此情况下，核心层108的顶面外露于多晶硅图案210与硬掩膜图案212。然后，移除光刻胶图案118与硬掩膜图案212。
14.请参照图1c至图1e，以多晶硅图案210为掩膜，进行第一刻蚀工艺，以移除部分核心层108并形成核心图案208。具体来说，第一刻蚀工艺包括进行干式刻蚀步骤，以于核心层108a中形成开口10。在此情况下，如图1d所示，核心层108a的侧壁108s与多晶硅图案210a的侧壁210s齐平。第一刻蚀工艺还包括进行湿式刻蚀步骤，以修整(trim)核心层108a，以使核心图案208的侧壁208s内凹于多晶硅图案210的侧壁210s。从另一角度来看，开口10扩大为开口12，使得核心图案208的宽度小于核心层108a的宽度。在一实施例中，经掺杂多晶硅层106可视为上述的第一刻蚀工艺中的刻蚀停止层。也就是说，在上述的第一刻蚀工艺中，大部分的核心层108被移除，而经掺杂多晶硅层106不被移除或仅少量移除。
15.请参照图1e至图1f，进行第二刻蚀工艺，以移除多晶硅图案210a。在一实施例中，上述的第二刻蚀工艺可以是湿式刻蚀工艺，其包括使用氢氧化铵(nh4oh)、四甲基氢氧化铵(tetramethylazanium hydroxide，tmah)或其组合的刻蚀溶液。在上述的第二刻蚀工艺中，多晶硅图案210a的刻蚀速率大于经掺杂多晶硅层106的刻蚀速率。也就是说，在上述的第二刻蚀工艺中，多晶硅图案210a被完全移除，而经掺杂多晶硅层106不被移除或仅少量移除。如图1f所示，开口12可向下延伸，以于经掺杂多晶硅层106上形成凹陷14。但本发明不以此为限，在其他实施例中，外露于开口12的经掺杂多晶硅层106的顶面亦可以是平坦的表面。
在本实施例中，在上述的第二刻蚀工艺中，经掺杂多晶硅层106与多晶硅图案210a的刻蚀选择比为15至100，以确保多晶硅图案210a被完全移除，而经掺杂多晶硅层106仍保留且覆盖下方的氧化物层104。
16.请参照图1g，进行原子层沉积(ald)工艺，以于核心图案208与经掺杂多晶硅层106上形成间隙壁材料120。间隙壁材料120共形地覆盖核心图案208的表面与经掺杂多晶硅层106的表面。在本实施例中，间隙壁材料120可以是介电材料，例如是ald氮化硅、任何氮化硅(例如，化学气相沉积(cvd)氮化硅)或其组合。此ald氮化硅不仅具有较好的阶梯覆盖率(step coverage)还具有较佳的表面均匀度(uniformity)。具体来说，本实施例的间隙壁材料120的表面粗糙度可小于3nm。此表面粗糙度可视为间隙壁材料120的表面的最高点与最低点的高度差。在一些实施例中，间隙壁材料120可具有均匀的厚度，此厚度为1nm至100nm。
17.请参照图1g与图1h，移除部分间隙壁材料120，以于核心图案208的侧壁上形成间隙壁220。具体来说，可通过各向异性刻蚀工艺(例如是反应性离子刻蚀法(rie))移除核心图案208的顶面上以及经掺杂多晶硅层106的顶面上的间隙壁材料120。在一实施例中，间隙壁220包括彼此相对的第一侧壁220s1与第二侧壁220s2。第一侧壁220s1接触核心图案208的侧壁且相对于核心图案208的底面是垂直的。第二侧壁220s2远离核心图案208的侧壁且相对于核心图案208的底面是倾斜的。在本实施例中，倾斜的第二侧壁220s2可以是弧面。
18.请参照图1i，在核心图案208上依序形成介电层122、掩膜层124以及光刻胶图案126。在一实施例中，介电层122可以是旋涂碳(soc)层，其填入开口12中且延伸覆盖核心图案208的顶面。掩膜层124可以是旋涂硅抗反射层(spin on silicon arc，sosa)，其厚度为1nm至100nm。光刻胶图案126可包括正型光刻胶或是负型光刻胶，其厚度为1nm至1000nm。
19.值得注意的是，在本实施例中，光刻胶图案126覆盖核心图案208的第一部分208a，而未覆盖核心图案208的第二部分208b。光刻胶图案126的侧壁可对应于开口12。如图1i所示，第一部分208a的宽度w1可大于第二部分208b的宽度w2。在一实施例中，宽度w1与宽度w2的比为1至10000。
20.请参照图1i与图1j，以光刻胶图案126当作掩膜，移除部分掩膜层124与部分介电层122，以暴露出第二部分208b及其侧壁上的间隙壁220b。在此情况下，如图1j所示，光刻胶图案126亦被移除。
21.请参照图1j与图1k，移除核心图案208的第二部分208b，以于间隙壁220b之间形成开口16。开口16暴露出经掺杂多晶硅层106的顶面。在此情况下，如图1k所示，掩膜层124亦被移除，而第一部分208a与间隙壁220a仍被介电层122所覆盖。
22.请参照图1k与图1l，移除覆盖第一部分208a与间隙壁220a的介电层122。在此情况下，如图1l所示，第一部分208a仍存在于间隙壁220a之间。
23.请参照图1l与图1m，以第一部分208a、间隙壁220a以及间隙壁220b为掩膜，移除部分经掺杂多晶硅层106，以形成多晶硅图案206。在一实施例中，氧化物层104可视为上述的移除工艺中的刻蚀停止层。在此情况下，氧化物层104的顶面外露于多晶硅图案206，如图1m所示。多晶硅图案206包括第一部分206a与第二部分206b。多晶硅图案206的第一部分206a位于核心图案208的第一部分208a以及间隙壁220a的正下方，且第一部分206a的宽度w3可以是核心图案208的第一部分208a以及间隙壁220a的宽度总合。多晶硅图案206的第二部分206b位于间隙壁220b的正下方，且第二部分206b的宽度w4小于第一部分206a的宽度w3。
24.请参照图1m与图1n，在移除核心图案208的第一部分208a、间隙壁220a以及间隙壁220b之后，以多晶硅图案206为掩膜，移除部分氧化物层104，以形成氧化物图案204。在此情况下，氧化物图案204暴露出氮化物层102的顶面，如图1n所示。氧化物图案204包括第一部分204a与第二部分204b。第一部分204a的宽度w5大于第二部分204b的宽度w6。从另一角度来看，第二部分204b的布局密度(或图案密度)可大于第一部分204a的布局密度(或图案密度)。因此，第一部分204a可用以当作周边电路的布局；而第二部分204b则可用以当作存储器数组的布局。在替代实施例中，氧化物图案204的第一部分204a的宽度w5大于核心图案208的第一部分208a的宽度w1(如图1i所示)；而氧化物图案204的第二部分204b的宽度w6小于核心图案208的第二部分208b的宽度w2。也就是说，在经过本实施例的自对准双重图案化(self-aligning double patterning，sadp)方法之后，可增加或减少半导体结构的布局密度(或图案密度)，以达到更灵活的布局设计。
25.此外，在形成氧化物图案204之后，可图案化下方的氮化物层102与目标层100，藉此形成目标图案(未示出)。此目标图案可复制氧化物图案204。在此情况下，此目标图案的布局密度(或图案密度)可大于或是小于核心图案208的布局密度(或图案密度)。
26.综上所述，本发明实施例可通过在核心层的下方与上方分别形成经掺杂多晶硅层与未掺杂多晶硅层，以拉大经掺杂多晶硅层与未掺杂多晶硅层在第二刻蚀工艺中的刻蚀选择比。因此，在第二刻蚀工艺中，可完全移除上层的未掺杂多晶硅层，同时保留下层的经掺杂多晶硅层。另外，本发明实施例可通过原子层沉积(ald)工艺来形成间隙壁材料，以在核心图案的侧壁上获得形貌较好的间隙壁。在此情况下，以间隙壁为掩膜来移除下层的目标层时，可形成侧壁形貌较佳的目标图案。
27.虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。