半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.2020年6月16日在韩国知识产权局提交的题为“semiconductor device(半导体器件)”的韩国专利申请no.10
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2020
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0073052通过引用整体并入本文。
技术领域
3.示例实施例涉及一种半导体器件。


背景技术：

4.为了提供更小的体积并处理更大容量的数据，半导体器件可以被形成为具有增加的集成密度。作为用于提高半导体器件的集成密度的一种方法，已经考虑了使用晶片结合方法将半导体结构彼此结合的半导体器件。


技术实现要素：

5.实施例涉及一种半导体器件，包括：第一半导体结构，包括衬底和设置在所述衬底上的电路器件；以及第二半导体结构，连接到所述第一半导体结构并且在所述第一半导体结构上。所述第二半导体结构可以包括:第一存储器单元结构，包括在与所述衬底的上表面垂直的第一方向上堆叠并且彼此分隔开的第一栅电极、穿透所述第一栅电极的第一沟道结构、以及设置在所述第一沟道结构下方的第一位线；第二存储器单元结构，设置在所述第一存储器单元结构的上方，并且包括在与所述衬底的所述上表面垂直的所述第一方向上堆叠并且彼此分隔开的第二栅电极、穿透所述第二栅电极的第二沟道结构、以及设置在所述第二沟道结构的上方的第二位线；以及源极导电层，设置在所述第一存储器单元结构和所述第二存储器单元结构之间。所述第一沟道结构和所述第二沟道结构可以包括在所述第一沟道结构和所述第二沟道结构之间连接的沟道层。所述源极导电层可以包围所述沟道层并且可以与所述沟道层接触。
6.实施例还涉及一种半导体器件，包括：第一栅电极，在第一方向上堆叠并且彼此分隔开；第一沟道结构，穿透所述第一栅电极并且包括第一沟道层和第一沟道填充绝缘层；第二栅电极，在所述第一栅电极上方在所述第一方向上堆叠并且彼此分隔开，第二沟道结构，穿透所述第二栅电极并且包括第二沟道层和第二沟道填充绝缘层；以及中央布线层，设置在所述第一栅电极和所述第二栅电极之间并且连接到所述第一沟道层和所述第二沟道层。所述第一沟道层和所述第二沟道层可以在由所述中央布线层包围的区域中彼此连接，并且所述第一沟道填充绝缘层和所述第二沟道填充绝缘层可以在由所述中央布线层包围的区域中彼此连接。
7.实施例还涉及一种半导体器件，包括：第一半导体结构，包括衬底和设置在所述衬底上的电路器件；以及第二半导体结构，在所述第一半导体结构上结合到所述第一半导体结构。所述第二半导体结构可以包括:第一存储器单元结构，包括在与所述衬底的上表面垂直的第一方向上堆叠并且彼此分隔开的第一栅电极、穿透所述第一栅电极的第一沟道结
构、以及设置在所述第一沟道结构下方的第一布线层；第二存储器单元结构，设置在所述第一存储器单元结构的上方，并且包括在所述第一方向上堆叠并且彼此分隔开的第二栅电极、穿透所述第二栅电极的第二沟道结构、以及设置在所述第二沟道结构的上方的第二布线层；以及中央布线层，设置在所述第一存储器单元结构和所述第二存储器单元结构之间并且连接到所述第一沟道结构和所述第二沟道结构。所述第一沟道结构和所述第二沟道结构的第一区域可以在所述第一沟道结构和所述第二沟道结构之间连续地延伸。
附图说明
8.通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
9.图1是示出根据示例实施例的半导体器件的示意框图；
10.图2是示出根据示例实施例的半导体器件的布置的示意布局图；
11.图3a和图3b是示出根据示例实施例的半导体器件的存储器单元阵列的等效电路图；
12.图4是示出根据示例实施例的半导体器件的示意截面图；
13.图5是示出根据示例实施例的半导体器件的一部分的放大示意图；
14.图6a和图6b是示出根据示例实施例的半导体器件的一部分的放大示意截面图；
15.图7是示出根据示例实施例的半导体器件的放大示意截面图；
16.图8是示出根据示例实施例的半导体器件的示意截面图；
17.图9a和图9b是示出根据示例实施例的半导体器件的示意截面图；
18.图10a和图10b是示出根据示例实施例的半导体器件的示意透视图；以及
19.图11a至图11m是示出制造根据示例实施例的半导体器件的方法的示意截面图。
具体实施方式
20.在下面的描述中，参考附图使用诸如“上”、“上部”、“上表面”、“上端”、“下”、“下部”、“下表面”、“下端”和“侧表面”之类的术语。
21.图1是示出根据示例实施例的半导体器件的示意框图。
22.参考图1，半导体器件10可以包括存储器单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入及输出缓冲器(输入/输出缓冲器)35、控制逻辑部36和电压生成器37。
23.存储器单元阵列20可以包括多个存储器块，并且每个存储器块可以包括多个存储器单元。多个存储器单元可以通过串选择线ssl、字线wl和接地选择线gsl连接到行解码器32，并且可以通过位线bl连接到页缓冲器34。在一个示例实施例中，布置在同一行中的存储器单元可以连接到同一字线wl，并且布置在同一列中的存储器单元可以连接到同一位线bl。
24.行解码器32可以通过解码输入地址addr，生成和传输用于字线wl的驱动信号。行解码器32可以响应于控制逻辑部36的控制，将从电压生成器37生成的字线电压提供给所选择的字线wl和未选择的字线wl。
25.页缓冲器34可以通过位线bl连接到存储器单元阵列20，并且可以读取存储在存储
器单元中的数据。页缓冲器34可以临时存储要存储在存储器单元中的数据，或可以读出存储在存储器单元中的数据。页缓冲器34可以包括列解码器和读出放大器。列解码器可以选择性地激活位线bl，并且读出放大器可以读出由列解码器所选择的位线bl的电压，以及可以在读操作期间读取存储在所选择的存储器单元中的数据。
26.输入/输出缓冲器35可以接收数据data并且可以在编程操作期间将数据data传输到页缓冲器34，并且在读操作期间，输入/输出缓冲器35可以将从页缓冲器34接收的数据data输出到外部实体。输入/输出缓冲器35可以将输入地址或输入命令传输到控制逻辑部36。
27.控制逻辑部36可以控制行解码器32和页缓冲器34的操作。控制逻辑部36可以从外部实体接收控制信号和外部电压，并且可以根据控制信号操作。控制逻辑部36可以响应于控制信号来控制读操作、写操作和/或擦除操作。
28.例如，电压生成器37可以使用外部电压生成内部操作所需要的电压，例如，编程电压、读电压、擦除电压等。由电压生成器37生成的电压可以通过行解码器32被传输到存储器单元阵列20。
29.图2是示出根据示例实施例的半导体器件的布置的示意布局图。
30.参考图2，半导体器件10a可以包括在垂直方向上堆叠的第一半导体结构s1和第二半导体结构s2。在一个示例实施例中，第二半导体结构s2可以被堆叠在第一半导体结构s1上。第一半导体结构s1可以包括图1中的外围电路30，并且第二半导体结构s2可以包括图1中的存储器单元阵列20。
31.第一半导体结构s1可以包括行解码器dec、页缓冲器pb、以及一个或多个其他外围电路opc。行解码器dec可以与参考图1在上述示例实施例中描述的行解码器32相对应，并且页缓冲器pb可以是与页缓冲器34相对应的区域。此外，其他外围电路opc可以是包括图1所示的控制逻辑部36和电压生成器37的区域，并且可以包括，例如，锁存电路、高速缓存电路或读出放大器。其他外围电路opc可以包括图1所示的输入/输出缓冲器35，并且可以包括静电放电(esd)器件或数据输入/输出电路。在一个示例实施例中，输入/输出缓冲器35可以被设置为在其他外围电路opc的周界上形成单独的区域。
32.第一半导体结构s1中的各个电路区域dec、pb和opc的至少一部分可以设置在第二半导体结构s2的存储器单元阵列mca1和存储器单元阵列mca2下方。在一个示例实施例中，页缓冲器pb和其他外围电路opc可以被设置为，例如，在存储器单元阵列mca1和存储器单元阵列mca2下方在垂直方向上与存储器单元阵列mca1和存储器单元阵列mca2重叠。然而，在一个示例实施例中，包括在第一半导体结构s1中的电路和其中形成的布置可以变化，因此，与存储器单元阵列mca1和存储器单元阵列mca2重叠的电路也可以变化。此外，在一个示例实施例中，电路区域dec、pb和opc可以具有图2所示的布置形状根据存储器单元阵列mca1和存储器单元阵列mca2的数量和尺寸重复地布置的形状。
33.第二半导体结构s2可以包括存储器单元阵列mca1和存储器单元阵列mca2。存储器单元阵列mca1和存储器单元阵列mca2可以包括垂直地堆叠的第一存储器单元阵列mca1和第二存储器单元阵列mca2，并且第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个可以设置在相同的平面上、并排设置和彼此分隔地设置。例如，多个第一存储器单元阵列mca1可以设置在第一平面上、并排设置和彼此分隔地设置，并且多个第二存储器单元
阵列mca2可以设置在第二平面上，例如，在垂直方向上在第一平面下方、并排设置和彼此分隔地设置。在一个示例实施例中，存储器单元阵列mca1和存储器单元阵列mca2的数量、存储器单元阵列mca1和存储器单元阵列mca2的层的数量、以及存储器单元阵列mca1和存储器单元阵列mca2的布置形式可以变化。
34.在一个示例实施例中，用于向外部器件发送电信号和从外部器件接收电信号的焊盘(pad)区还可以设置在存储器单元阵列mca1和存储器单元阵列mca2的至少一侧上。在半导体器件10a中，焊盘区域可以电连接到输入和输出电路，例如，数据输入/输出电路，与第一半导体结构s1的其他外围电路opc中的电路之中的图1所示的输入/输出缓冲器35相对应。
35.图3a和图3b是示出根据示例实施例的半导体器件的单元阵列的等效电路图。
36.参考图3a，存储器单元阵列20a可以包括：多个第一存储器单元串st1，并且多个第一存储器单元串st1可以包括彼此串联的第一存储器单元mc1；以及，串联连接到第一存储器单元mc1的两端的第一接地选择晶体管gst1、以及第一串选择晶体管sst1_1和第二串选择晶体管sst1_2。多个第一存储器单元串st1可以并联地分别连接到第一位线bl1_0至第一位线bl1_2中的各个第一位线。多个第一存储器单元串st1可以共同连接到公共源极线csl。因此，多个第一存储器单元串st1可以设置在多个第一位线bl1_0至第一位线bl1_2与单个公共源极线csl之间。在示例实施例中，多个公共源极线csl可以被二维地布置。
37.此外，存储器单元阵列20a可以包括设置在公共源极线csl上方的多个第二存储器单元串st2。多个第二存储器单元串st2可以包括：彼此串联连接的第二存储器单元mc2；以及，串联连接到第二存储器单元mc2的两端的第二接地选择晶体管gst2、以及第二串选择晶体管sst2_1和第二串选择晶体管sst2_2。多个第二存储器单元串st2可以并联地分别连接到第二位线bl2_0至第二位线bl2_2。多个第二存储器单元串st2可以共同连接到公共源极线csl。因此，多个第二存储器单元串st2可以设置在多个第二位线bl2_0至bl2_2与单个公共源极线csl之间。
38.设置在存储器单元阵列20a的中央的公共源极线csl可以共同电连接到(上)第一存储器单元串st1和(下)第二存储器单元串st2。第一存储器单元串st1和第二存储器单元串st2可以具有围绕公共源极线csl的基本上对称的电路结构。第一存储器单元串st1和第二存储器单元串st2可以分别由第一位线bl1_0至第一位线bl1_2和第二位线bl2_0至第二位线bl2_2独立驱动。在下面的描述中，将一起描述第一存储器单元串st1和第二存储器单元串st2。
39.彼此串联连接的存储器单元mc1和存储器单元mc2可以分别通过用于选择存储器单元mc1和存储器单元mc2的字线wl1_0至字线wl1_n和字线wl2_0至字线wl2_n控制。存储器单元mc1和存储器单元mc2中的每一个可以包括数据存储元件。存储器单元mc1和存储器单元mc2设置在距公共源极线csl基本相同距离处的栅电极可以共同连接到字线wl1_0至字线wl1_n和字线wl2_0至字线wl2_n中的一个，并且可以处于等电位状态。在另一个实现中，即使当存储器单元mc1和存储器单元mc2的栅电极设置在距公共源极线csl基本相同的距离处时，也可以独立地控制设置在不同行或列中的栅电极。
40.接地选择晶体管gst1和接地选择晶体管gst2可以通过接地选择线gsl1和接地选择线gsl2控制，并且可以连接到公共源极线csl。串选择晶体管sst1_1、串选择晶体管sst1_
2、串选择晶体管sst2_1和串选择晶体管sst2_2可以通过串选择线ssl1_1、串选择线ssl1_2、串选择线ssl2_1和串选择线ssl2_2控制，并且可以连接到第一位线bl1_0至第一位线bl1_2和第二位线bl2_0至第二位线bl2_2。图2示出单个接地选择晶体管gst1和单个接地选择晶体管gst2、以及彼此串联连接的双串选择晶体管sst1_1和sst1_2、双串选择晶体管sst2_1和sst2_2被分别连接到多存储器单元mc1和多存储器单元mc2的结构，但是单个串选择晶体管可以连接到多存储器单元mc1和多存储器单元mc2，或多个接地选择晶体管可以连接到多存储器单元mc1和多存储器单元mc2。一条或多条虚设线dwl1和dwl2或缓冲器线还可以设置在字线wl1_0至字线wl1_n和字线wl2_0至字线wl2_n的最上面的字线wl1_n和最上面的字线wl2_n与串选择线ssl1_1、串选择线ssl1_2、串选择线ssl2_1和串选择线ssl2_2之间。在示例实施例中，一条或多条虚设线也可以设置在最下面的字线wl1_0和最下面的字线wl2_0与接地选择线gsl1和接地选择线gsl2之间。在一个示例实施例中，术语“虚设”被用于指代具有与其他组件的结构和形状相同或类似的结构和形状却不具有器件中的实质功能的元件。
41.当通过串选择线ssl1_1、串选择线ssl1_2、串选择线ssl2_1和串选择线ssl2_2将信号施加到串选择晶体管sst1_1、串选择晶体管sst1_2、串选择晶体管sst2_1、串选择晶体管sst2_2时，通过第一位线bl1_0至第一位线bl1_2和第二位线bl2_0至第二位线bl2_2施加的信号可以被传输到彼此串联连接的存储器单元mc1和存储器单元mc2，从而可以执行数据读操作和写操作。此外，通过经由衬底施加预定的擦除电压，可以执行用于擦除写入到存储器单元mc1和存储器单元mc2中的数据的擦除操作。在另一个实现中，可以通过擦除晶体管执行擦除操作，擦除晶体管可以设置在接地选择晶体管gst1和接地选择晶体管gst2的外侧和/或串选择晶体管sst1_1、串选择晶体管sst1_2、串选择晶体管sst2_1和串选择晶体管sst2_2的外侧，并且可以被用于使用栅极感应漏极泄漏(gidl)现象的擦除操作。在一个示例实施例中，存储器单元阵列20a可以包括至少一个虚设存储器单元串。
42.参考图3b，在存储器单元阵列20b中，公共位线bl0至公共位线bl2可以代替图3a所示的公共源极线csl被设置在中央。公共位线bl0至公共位线bl2可以共同电连接到(上)第一存储器单元串st1和(下)第二存储器单元串st2。第一存储器单元串st1和第二存储器单元串st2可以具有围绕公共位线bl0至公共位线bl2的基本上对称的电路结构。第一存储器单元串st1和第二存储器单元串st2可以分别连接到第一公共源极线csl1和第二公共源极线cls2。
43.图4是示出根据示例实施例的半导体器件的示意截面图。图5是示出根据示例实施例的半导体器件的一部分的放大示意图。具体地，图5示出图4所示的区域“a”。
44.参考图4和图5，半导体器件100可以包括竖直地堆叠的第一半导体结构s1和第二半导体结构s2。类似于图2中的第一半导体结构s1，第一半导体结构s1可以包括外围电路区域peri。类似于图2所示的第二半导体结构s2，第二半导体结构s2可以包括第一存储器单元区域cell1和第二存储器单元区域cell2。
45.第一半导体结构s1可以包括：衬底101；衬底101中的源/漏极区105和器件隔离层110；设置在衬底101上的电路器件120；电路接触插塞160；电路布线线170；第一结合焊盘180；以及外围绝缘层190。
46.衬底101可以具有在x方向和y方向上延伸的上表面。可以通过器件隔离层110在衬
底101上限定有源区。包括杂质的源极区/漏极区105可以被设置在有源区的一部分中。衬底101可以包括半导体材料，例如iv族半导体、iii
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v族化合物半导体或ii
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vi族化合物半导体。在一个示例实施例中，衬底101可以被设置为单晶体晶片。
47.电路器件120可以包括晶体管，例如平面晶体管。每个电路器件120可以包括电路栅极介电层122、间隔物层124和电路栅电极125。源极区/漏极区105可以被设置在衬底101中的电路栅电极125的两侧。
48.外围绝缘层190可以设置在衬底101上的电路器件120上。电路接触插塞160可以穿透外围绝缘层190并且可以连接到源/漏极区105和电路栅电极125。电路接触插塞可以包括从衬底101依次设置的第一至第四电路接触插塞162、164、166和168。电信号可以通过电路接触插塞160施加到电路器件120。在附图中未示出的区域中，电路接触插塞160还可以连接到电路栅电极125。电路布线线170可以连接到电路接触插塞160，并且可以包括形成多个层的第一至第三电路布线线172、174和176。
49.第一结合焊盘180可以布置为连接到第四电路接触插塞168，使得第一结合焊盘180的上表面可以穿过外围绝缘层190显露至第一半导体结构s1的上表面。第一结合焊盘180可以与第二半导体结构s2的第二结合焊盘280一起用作结合层，用于使第一半导体结构s1与第二半导体结构s2结合。第一结合焊盘180可以具有比其他布线结构的总平面尺寸更大的总平面尺寸，以提供与第二半导体结构s2的结合和根据该结合的电连接路径。第一结合焊盘180可以设置在与第二结合焊盘280相对应的位置中，并且可以具有与第二结合焊盘280的尺寸基本上相同或类似的尺寸。例如，第一结合焊盘180可以包括诸如铜(cu)之类的导电材料。
50.第二半导体结构s2可以包括：可以是中央布线层的源极导电层260；以及，围绕源极导电层260竖直地堆叠的第一存储器单元区域cell1和第二存储器单元区域cell2。
51.第一存储器单元区域cell1可以包括：在垂直方向或z方向上堆叠并且彼此分隔地设置的栅电极230；与栅电极230交替地堆叠的层间绝缘层220；穿透栅电极230的第一沟道结构ch1；穿透栅电极230的分离绝缘层210的下区域；以及设置在第一沟道结构ch1下方的第一布线结构l1。第一存储器单元区域cell1可以还包括：设置在源极导电层260的下表面上的第一水平导电层212；以及单元区域绝缘层290。第一沟道结构ch1中的每一个可以包括：栅极介电层245；沟道层240；沟道填充绝缘层250；以及从栅电极230依次设置的第一沟道焊盘255l。第一布线结构li可以包括：第一接触插塞272；第二接触插塞274；第一位线270l；第三接触插塞276；以及设置在单元区域绝缘层290中并且从第一沟道结构ch1向下依次堆叠的第二结合焊盘280。
52.第二存储器单元区域cell2可以包括：在z方向上堆叠并且彼此分隔地设置的栅电极230；与栅电极230交替地堆叠的层间绝缘层220；穿透栅电极230的第二沟道结构ch2；穿透栅电极230的分离绝缘层210的上区域；以及设置在第二沟道结构ch2上方的第二布线结构ui。第二存储器单元区域cell2可以还包括：设置在源极导电层260的上表面上的第二水平导电层214；支撑层203；以及，最上面的栅电极230上的衬底绝缘层202；以及单元区域绝缘层290。第二沟道结构ch2中的每一个可以包括：栅极介电层245；沟道层240；沟道填充绝缘层250；以及从栅电极230依次设置的第二沟道焊盘255u。第二布线结构ui可以包括：第一接触插塞272；第二接触插塞274；第二位线270u；第三接触插塞276；以及设置在单元区域绝
缘层290中并且从第二沟道结构ch2向上依次堆叠的上布线线275。
53.栅电极230可以在z方向上堆叠，并且可以在第一存储器单元区域cell1和第二存储器单元区域cell2中彼此分隔开，以使栅电极230可以与层间绝缘层220一起形成堆叠结构。栅电极230可以包括：形成接地选择晶体管、存储器单元和串选择晶体管的电极。构成存储器单元的栅电极230的数量可以根据半导体器件100的容量确定。在一个示例实施例中，形成串选择晶体管和地选择晶体管的栅电极230可以是一个或两个或更多个，并且可以具有与存储器单元的栅电极230的结构相同或不同的结构。此外，栅电极230可以还包括：设置在构成串选择晶体管和形成用于使用gidl现象的擦除操作的擦除晶体管的栅电极230上方的栅电极230。栅电极230的一部分(例如，邻近形成串选择晶体管或接地选择晶体管的栅电极230的栅电极230)可以被配置为虚设栅电极。
54.例如，栅电极230可以包括金属材料，例如钨(w)。在一个示例实施例中，栅电极230可以包括多晶硅或金属硅化物材料。在一个示例实施例中，栅电极230可以还包括扩散屏障层，并且扩散屏障层可以包括例如氮化钨(wn)、氮化钽(tan)、氮化钛(tin)或其组合。
55.层间绝缘层220可以设置在栅电极230之间。类似于栅电极230，层间绝缘层220可以被设置为在z方向上彼此分隔开。层间绝缘层220可以包括诸如氧化硅或氮化硅之类的绝缘材料。
56.在第二存储器单元区域cell2中，还可以在最上面的层间绝缘层220上设置支撑层203和衬底绝缘层202。可以设置支撑层203和衬底绝缘层202以促进制造工艺。支撑层203可以设置在栅电极230上方以及第二位线270u和第二沟道焊盘255u下方，以使支撑层203可以包围第二沟道结构ch2。支撑层203可以包括例如多晶硅，并且衬底绝缘层202可以包括诸如氧化硅或氮化硅之类的绝缘材料。
57.第一沟道结构ch1和第二沟道结构ch2中的每一个可以形成单个存储器单元串。第一沟道结构ch1和第二沟道结构ch2可以形成行和列以穿透栅电极230，并且可以彼此分隔地设置。第一沟道结构ch1和第二沟道结构ch2可以设置为形成网格图案，或者可以在一个方向上以锯齿形状设置。第一沟道结构ch1和第二沟道结构ch2具有柱形状，并且可以具有根据长宽比倾斜的侧表面。第一沟道结构ch1和第二沟道结构ch2可以具有在相同的方向上倾斜的侧表面。在一个示例实施例中，第一沟道结构ch1和第二沟道结构ch2两者可以具有宽度朝着衬底101增大的倾斜的侧表面。在一个示例实施例中，第一沟道结构ch1和第二沟道结构ch2的一部分可以被配置为虚设沟道。
58.沟道层240可以设置在第一沟道结构ch1和第二沟道结构ch2中，并且可以配置为在第一沟道结构ch1和第二沟道结构ch2之间彼此连接。因此，每个沟道层240可以在彼此竖直地邻近的第一沟道结构ch1和第二沟道结构ch2之中连续地延伸。在一个示例实施例中，当第一沟道结构ch1的沟道层240被称为第一沟道层并且第二沟道结构ch2的沟道层240被称为第二沟道层时，第一沟道层和第二沟道层可以在由源极导电层260包围的区域中彼此连接。
59.在第一沟道结构ch1和第二沟道结构ch2中，沟道层240可以配置为具有包围沟道填充绝缘层250的环形状，但是在一个示例实施例中，沟道层240可以具有没有内部的沟道填充绝缘层250的诸如圆柱或棱柱之类的柱形状。沟道层240可以包括诸如多晶硅或单晶硅之类的半导体材料，并且半导体材料可以是非掺杂材料，但是所述材料可以变化。在一个示
例实施例中，半导体材料可以包括p型或n型杂质。沟道层240可以与第一沟道结构ch1和第二沟道结构ch2之间的源极导电层260直接接触并且连接到源极导电层260。沟道层240可以连接到邻近第一位线270l和第二位线270u的端部上的第一沟道焊盘255l和第二沟道焊盘255u。
60.栅极介电层245可以分别设置在栅电极230和沟道层240之间。然而，与沟道层240不同，栅极介电层245可以彼此分隔开，在第一沟道结构ch1和第二沟道结构ch2之间没有彼此连接。在一个示例实施例中，当第一沟道结构ch1的栅极介电层245被称为第一栅极介电层并且第二沟道结构ch2的栅极介电层245被称为第二栅极介电层时，第一栅极介电层和第二栅极介电层可以竖直地(例如，在z方向上)彼此分隔开。
61.如图5所示，栅极介电层245可以包括从沟道层240依次堆叠的隧穿层241、电荷存储层242和阻挡层243。隧穿层241可以将电荷隧穿到电荷存储层242，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或其组合。电荷存储层242可以被配置为电荷俘获层或浮栅导电层。阻挡层243可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k介电材料或其组合。在一个示例实施例中，阻挡层243可以还包括：沿栅电极230在水平方向上延伸的层。在一个示例实施例中，整个阻挡层243可以被设置为沿栅电极230在水平方向上延伸。
62.沟道填充绝缘层250可以被设置为填充沟道层240的内侧。沟道填充绝缘层250可以配置为在第一沟道结构ch1和第二沟道结构ch2之间彼此连接。因此，沟道填充绝缘层250可以在由第一沟道结构ch1和第二沟道结构ch2之间的源极导电层260包围的区域中连续地延伸。沟道填充绝缘层250可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或其组合。
63.第一沟道焊盘255l和第二沟道焊盘255u可以设置为分别覆盖沟道填充绝缘层150的下表面和上表面并且电连接到沟道层240。第一沟道焊盘255l和第二沟道焊盘255u可以包括例如掺杂的多晶硅。
64.分离绝缘层210可以被设置为穿透第一存储器单元区域cell1和第二存储器单元区域cell2的栅电极230并且可以在x方向上延伸。分离绝缘层210可以具有倾斜的侧表面，以使分离绝缘层210中的每一个的宽度可以向上减小，例如，以使上宽度小于下宽度。分离绝缘层210中的每一个可以包括：通过穿透第一存储器单元区域cell1延伸的下区域；以及源极导电层260；以及，通过穿透第二存储器单元区域cell2延伸的上区域。上区域可以部分地凹陷进支撑层203。在另一个实现中，上区域可以完全穿透支撑层203。下区域和上区域可以与源极导电层260的上表面相对应的高度处彼此连接，以使下区域和上区域可以形成单个分离绝缘层210。因此，分离绝缘层210可以具有下区域和上区域之间的宽度改变的(例如，更窄的)弯曲部。
65.分离绝缘层210可以包括诸如氧化硅或氮化硅之类的绝缘材料。在一个示例实施例中，还可以在分离绝缘层210中设置导电层。在这种情况下，导电层可以用作连接到半导体器件100的源极导电层260的接触插塞或者可以是不具有任何电气功能的层。
66.源极导电层260可以被设置为在第一沟道结构ch1和第二沟道结构ch2之间在z方向上与第一沟道结构ch1和第二沟道结构ch2重叠。源极导电层260可以具有在y方向上彼此邻近地设置的分离绝缘层210之间在xy平面上延伸的平板形状。源极导电层260可以对第一
沟道结构ch1和第二沟道结构ch2施加电信号，并且可以用作图3a所示的公共源极线csl。由于第一存储器单元区域cell1和第二存储器单元区域cell2共享源极导电层260的结构，半导体器件100可以以更高的密度集成。
67.源极导电层260的外表面的至少一部分可以与分离绝缘层210接触。如图5所示，源极导电层260的内表面可以包围沟道层240并且可以与彼此竖直地邻近的第一沟道结构ch1和第二沟道结构ch2之间的沟道层240直接接触。利用包围沟道层240并且连接到沟道层240的源极导电层260，源极导电层260可以稳定地电连接到第一沟道结构ch1和第二沟道结构ch2。在源极导电层260与沟道层240接触的区域中，可以从沟道层240的周围去除栅极介电层245。因此，源极导电层260可以具有平板形状，并且可以具有朝着第一沟道结构ch1向下突出的区域和朝着第二沟道结构ch2向上突出的区域。
68.在一个示例实施例中，源极导电层260的向上突出的区域中的面对第二沟道结构ch2(例如，与其重叠的)上表面的总宽度l1可以大于向下突出的区域中的面对第一沟道结构ch1的下表面的总宽度l2。“总宽度”是指包括设置在其中的沟道填充绝缘层250和沟道层240的源极导电层260的两个端部之间的最大宽度。
69.在一个示例实施例中，源极导电层260可以具有：在沿y方向与第一沟道结构ch1和第二沟道结构ch2分隔开的区域中的第一厚度t1、沟道层240的外侧的大于第一厚度t1的第二厚度t2、以及与沟道层240接触的区域中的大于第二厚度t2的第三厚度t3。可以在制造工艺期间随着栅极介电层245被去除以竖直扩展形式形成上述结构。在一个示例实施例中，随着源极导电层260扩展同时向上凹陷进栅极介电层245所形成的第一长度d1可以与随着源极导电层260扩展同时向下凹陷进栅极介电层245所形成的第二长度d2相同或类似。
70.例如，源极导电层260可以包括半导体材料或金属材料，例如，多晶硅(si)、钨(w)、铝(al)、铜(cu)、氮化钨(wn)、氮化钽(tan)、氮化钛(tin)或其组合。当源极导电层260包括多晶硅时，多晶硅可以是掺杂层。在一个示例实施例中，源极导电层260可以具有多层结构。
71.第一水平导电层212和第二水平导电层214可以设置在第一沟道结构ch1和第二沟道结构ch2之间的源极导电层260的下表面和上表面上。第一水平导电层212和第二水平导电层214可以包括相同的材料，并且可以包括与层间绝缘层220的材料不同的材料。在一个示例实施例中，第一水平导电层212和第二水平导电层214可以包括多晶硅。在一个示例实施例中，第一水平导电层212和第二水平导电层214可以包括与源极导电层260的材料相同的材料。然而，即使在这种情况下，第一水平导电层212和第二水平导电层214也可以在与用于形成源极导电层260的工艺不同的工艺中形成，以使它们之间的边界可以是明显的。
72.第一布线结构li和第二布线结构ui可以包括分别将第一存储器单元区域cell1和第二存储器单元区域cell2连接到外围电路区域peri的布线。
73.第一接触插塞272和第二接触插塞274可以将第一沟道焊盘255l和第二沟道焊盘255u连接到第一位线270l和第二位线270u。第三接触插塞276可以分别将第一位线270l和第二位线270u连接到第二结合焊盘280和上布线线275。
74.第一位线270l和第二位线270u可以是布线层，并且可以被设置为，分别通过第一沟道结构ch1下方和第二沟道结构ch2上方的第一接触插塞272和第二接触插塞274连接到第一沟道焊盘255l和第二沟道焊盘255u。例如，第一位线270l和第二位线270u可以在y方向上延伸。上布线线275可以被设置为通过第二位线270u上的第三接触插塞276连接到第二位
线270u。
75.第一接触插塞272、第二接触插塞274、第三接触插塞276、第一位线270l和第二位线270u、以及上布线线275可以包括半导体材料，例如，多晶硅或诸如钨(w)、铝(al)、铜(cu)、氮化钨(wn)、氮化钽(tan)、氮化钛(tin)之类的金属材料或其组合。
76.第二结合焊盘280可以设置在第三接触插塞276下方，以使第二结合焊盘280的下表面可以穿过单元区域绝缘层290显露至第二半导体结构s2的下表面。第二结合焊盘280可以与第一结合焊盘180一起，用作用于使第一半导体结构s1和第二半导体结构s2结合在一起的结合层。第二结合焊盘280可以具有比其他布线结构的总平面尺寸更大的总平面尺寸，以提供与第一半导体结构s1的结合和根据该结合的电连接路径。例如，第二结合焊盘280在平面上可以具有四边形形状、圆形形状或卵形形状，并且可以布置为形成特定的图案。例如，第二结合焊盘280可以包括诸如铜(cu)之类的导电材料。
77.在一个示例实施例中，第一布线结构li和第二布线结构ui所包括的布线线和接触插塞的层的数量和布置可以变化。在一个示例实施例中，布线线还可以设置在第二结合焊盘280和第一位线270l之间。
78.单元区域绝缘层290可以被设置为覆盖栅电极230，并且第一布线结构li和第二布线结构ui可以设置在单元区域绝缘层290中。例如，单元区域绝缘层290可以由绝缘材料形成，并且可以包括氧化硅、氮化硅和碳化硅中的至少一种。单元区域绝缘层290可以包括在不同的工艺中形成的多个层。在一个示例实施例中，下单元区域绝缘层290可以包括，在其上设置第二结合焊盘280的下端上的具有预定厚度的结合介电层。结合介电层可以还可以设置在第一半导体结构s1的上表面上，从而可以实现介电结合。例如，结合介电层还可以用作第二结合焊盘280的扩散屏障层，并且可以包括sio、sin、sicn、sioc、sion和siocn中的至少一种。
79.例如，第一半导体结构s1和第二半导体结构s2可以通过第一结合焊盘180和第二结合焊盘280之间的结合，例如，铜(cu)到铜(cu)结合，彼此结合。在一个示例实施例中，通过第一结合焊盘180和第二结合焊盘280之间的结合、以及通过设置在第一结合焊盘180和第二结合焊盘280的周围的外围绝缘层190和第二单元区绝缘层290之间的介电材料到介电材料结合的混合结合，第一半导体结构s1和第二半导体结构s2也可以彼此结合。
80.图6a和图6b是示出根据示例实施例的半导体器件的一部分的放大示意截面图，以放大形式示出了与图4中的区域a相对应的区域。
81.参考图6a，在半导体器件100a中，源极导电层260a可以具有比图5所示的示例实施例更向上和向下扩展的形状。源极导电层260a可以延伸源极导电层260a不与栅电极230接触的范围中的不同的长度，以使源极导电层260a可以具有比前一示例实施例更高的上表面和更低的下表面。在本示例实施例中，(随着源极导电层260a扩展同时向上凹陷进栅极介电层245而延伸的)第一长度d1'可以小于(随着源极导电层260a扩展同时向下凹陷进栅极介电层245而延伸的)第二长度d2'。然而，在一个示例实施例中，第一长度d1'和第二长度d2'的相对尺寸可以根据栅极介电层245的厚度等变化。
82.参考图6b，在半导体器件100b中，源极导电层260b可以包括内部导电层262和沿内部导电层262的外表面延伸的屏障层264。屏障层264可以与沟道层240接触。在一个示例实施例中，内部导电层262可以包括钨(w)，并且屏障层264可以包括氮化钨(wn)、氮化钽
(tan)、氮化钛(tin)或其组合。
83.图7是示出根据示例实施例的半导体器件的放大示意截面图。
84.参考图7，与图4中的示例实施例不同，半导体器件100c可以不包括支撑层203并且可以不包括衬底绝缘层202。因此，最上面的层间绝缘层220可以具有比其他更低的间绝缘层220的厚度更大的厚度。第二沟道焊盘255u可以设置在最上面的层间绝缘层220中。根据最上面的层间绝缘层220的厚度，第二沟道焊盘255u可以具有比图4所示的示例实施例中更小的厚度。
85.图8是示出根据示例实施例的半导体器件的示意截面图。
86.参考图8，在半导体器件100d中，第二半导体结构s2可以包括：作为中央布线层的公共位线270d；以及，围绕公共位线270d竖直地堆叠的第一存储器单元区域cell1和第二存储器单元区域cell2。半导体器件100d可以还包括布线绝缘层295，并且第一布线结构lid和第二布线结构uid可以分别包括第一源极导电层260l和第二源极导电层260u。
87.公共位线270d可以在第一沟道结构ch1和第二沟道结构ch2之间在z方向上与第一沟道结构ch1和第二沟道结构ch2重叠并且可以沿第一沟道结构ch1和第二沟道结构ch2的周围设置。公共位线270d可以设置为分离绝缘层210之间的单个层。公共位线270d可以对第一沟道结构ch1和第二沟道结构ch2施加电信号并且可以用作图3b所示的公共位线bl0至公共位线bl2。通过包括第一存储器单元区域cell1和第二存储器单元区域cell2共享公共位线270d的结构，半导体器件100d可以以更高的密度集成。
88.公共位线270d的外表面可以与分离绝缘层210接触。公共位线270d的内表面可以包围彼此竖直地相邻的第一沟道结构ch1和第二沟道结构ch2之间的沟道层240并且可以与沟道层240直接接触。利用包围沟道层240和并且连接到沟道层240的公共位线270d，公共位线270d可以稳定地电连接到第一沟道结构ch1和第二沟道结构ch2。在公共位线270d与沟道层240接触的区域中，沟道层240的周围的栅极介电层245可以去除。公共位线270d可以具有第一沟道结构ch1和第二沟道结构ch2之间的较厚的区域。然而，在一个示例实施例中，公共位线270d的厚度可以沿y方向变化。
89.布线绝缘层295可以插入在形成竖直地邻近公共位线270d的各个串选择晶体管的栅电极230之中。布线绝缘层295可以将在y方向上彼此邻近的第一沟道结构ch1和第二沟道结构ch2之间的栅电极230彼此隔离，以使第一沟道结构ch1和第二沟道结构ch2可以独立控制。在一个示例实施例中，布线绝缘层295的布置形式和尺寸可以变化。布线绝缘层295可以包括诸如氧化硅或氮化硅之类的绝缘材料。
90.第一源极导电层260l和第二源极导电层260u可以在第一沟道焊盘255l的下方和第二沟道焊盘255u的上方以平板的形式设置，从而分别连接到第一沟道焊盘255l和第二沟道焊盘255u。第一源极导电层260l和第二源极导电层260u可以分别通过接触插塞276连接到第二结合焊盘280和上布线线275。然而，在一个示例实施例中，第一源极导电层260l和第二源极导电层260u的布置形式和与第一布线结构lid和第二布线结构uid中的其他布线层的连接形式可以变化。
91.图9a和图9b是示出根据示例实施例的半导体器件的示意截面图。
92.图9a示出半导体器件100e中的第一存储器单元区域cell1和第二存储器单元区域cell2的第一焊盘区pad1和第二焊盘区pad2。第一焊盘区pad1和第二焊盘区pad2可以是在
一个方向(例如，x方向)上设置栅电极230的端部的区域。半导体器件100e可以还包括：连接到第一焊盘区pad1和第二焊盘区pad2中的栅电极230的单元接触插塞235。
93.在第一焊盘区pad1和第二焊盘区pad2中，栅电极230可以在x方向上延伸不同的长度，例如，以使栅电极230可以以阶梯形状形成阶梯部分。在第一存储器单元区域cell1的第一焊盘区pad1和第二存储器单元区域cell2的第二焊盘区pad2中，栅电极230均可以形成相同的阶梯形状。如图9a所示，在第一焊盘区pad1和第二焊盘区pad2中的栅电极230中，彼此对应的来自上部的两个栅电极230可以延伸基本上相同的长度。第一焊盘区pad1和第二焊盘区pad2的栅电极230可以被焊盘绝缘层292覆盖。
94.在一个示例实施例中，特定数量的栅电极230，例如，两个至六个栅电极230，可以形成单个栅极组并且可以在x方向上形成栅极组中的阶梯部分。在这种情况下，形成单个栅极组的栅电极230可以被设置为也具有在y方向上的阶梯部分。通过包括阶梯部分，栅电极230可以形成下栅电极230比上栅电极230延伸得更远的阶梯形状，从而可以提供从层间绝缘层220向上暴露的端部。在一个示例实施例中，栅电极230可以在端部上具有增加的厚度。
95.单元接触插塞235可以被设置为穿透第一焊盘区pad1和第二焊盘区pad2两者。单元接触插塞235可以电连接到第一焊盘区pad1的单个栅电极230和第二焊盘区pad2的单个栅电极230。单元接触插塞235可以通过接触绝缘层296与未被电连接到其的栅电极230分隔开。在半导体器件100e中，第一沟道结构ch1和第二沟道结构ch2可以形成不同的存储器单元串并且可以通过第一位线270l和第二位线270u独立驱动。因此，单元接触插塞235可以布置为同时电连接到分别设置在第一存储器单元区域cell1和第二存储器单元区域cell2中的两个栅电极230。
96.单元接触插塞235可以具有倾斜的侧表面，以使其宽度朝着衬底101增大，形状可以变化。单元接触插塞235可以通过下部中的第一接触插塞272和第二接触插塞274连接到下布线线277。单元接触插塞235和下布线线277可以包括导电材料，例如，钨(w)、铜(cu)、铝(al)等。
97.接触绝缘层296可以设置为在与栅电极230的高度相同的高度上包围单元接触插塞235。然而，在一个示例实施例中，接触绝缘层296的布置形式和形状可以变化。
98.参考图9b，与图9a的实施例不同，半导体器件100f可以还包括贯通接触插塞239。
99.贯通接触插塞239可以将第一半导体结构s1的布线层直接连接到第二半导体结构s2的布线层。在一个示例实施例中，贯通接触插塞239可以将第二布线结构ui的上布线线275连接到外围电路区域peri的第三电路布线线176。在这种情况下，贯通接触插塞239可以具有倾斜的侧表面，以使其宽度朝着衬底101减小。因此，贯通接触插塞239的侧表面可以具有沿与单元接触插塞235相反的方向形成的倾斜。在一个示例实施例中，贯通接触插塞239可以包括彼此竖直地和连续地连接的(例如，在堆叠中的)多个接触插塞。
100.图10a和图10b是示出根据示例实施例的半导体器件的示意透视图。
101.图10a和图10b示出设置了半导体器件的沟道结构ch的第一区域i和作为焊盘区域的第二区域ii中的栅电极230、源极导电层260、单元接触插塞235和源极接触插塞236的一部分。存储器单元串设置在第一区域i中，并且第二区域ii可以对应于图9a和图9b所示的第一焊盘区pad1和第二焊盘区pad2。
102.参考图10a，半导体器件100g的源极导电层260可以具有从栅电极230在y方向上的
端部上的栅电极230的侧表面沿y方向突出的接触区域cr。接触区域cr可以是设置分离绝缘层210(参见图4)的区域。在另一个实现中，接触区域cr可以被配置为，形成共享单个公共源极线csl(参见图3a)的存储器单元阵列mca1和存储器单元阵列mca2(参见图2)的栅电极230的最外端的外部区域。
103.源极接触插塞236可以连接到接触区域cr中的源极导电层260。源极接触插塞236可以将图4所示的第一布线结构li和/或第二布线结构ui电连接到源极导电层260，并且可以将外围电路区域peri电连接到源极导电层260。在一个示例实施例中，源极接触插塞236可以不穿透和延伸到源极导电层260，而是仅可以延伸到源极导电层260上方或下方的区域。
104.参考图10b，在半导体器件100h中，栅电极230可以设置为包围第二区域ii中的牺牲栅极层222。此外，半导体器件100h可以包括穿过牺牲栅极层222延伸的贯通接触插塞239h。
105.牺牲栅极层222的一部分可以不去除并且可以在参考图11i描述的工艺中保留。在一个示例实施例中，保留牺牲栅极层222的区域可以用作贯通布线区域。
106.单元接触插塞235可以穿透牺牲栅极层222并且可以连接到总共两个栅电极230，第一存储器单元区域cell1和第二存储器单元区域cell2中的每一个中一个。单元接触插塞235可以连接到，形成阶梯形状的栅电极230中的向上显露的栅电极230。栅电极230在连接区域rp中可以具有更大的厚度，连接区域rp是连接到单元接触插塞235的区域。
107.贯通接触插塞239h可以穿透牺牲栅极层222并且可以延伸，以将第一布线结构li连接到第二半导体结构s2中的第二布线结构ui。在另一个实现中，贯通接触插塞239h还可以延伸，以将第二半导体结构s2的第二布线结构ui直接连接到第一半导体结构s1的电路布线线170，如图9b所示。
108.图11a至图11m是示出制造根据示例实施例的半导体器件的方法的示意截面图，示出了与图4相对应的区域。
109.参考图11a，首先，可以制造第二半导体结构s2。为此，可以在基础衬底201上依次形成衬底绝缘层202和支撑层203，层间绝缘层220和牺牲栅极层222可以交替地堆叠，并且可以形成第二水平导电层214，由此形成下堆叠结构gs1。然后，可以部分地去除下堆叠结构gs1，并且可以形成第一贯通牺牲层223和第二贯通牺牲层224。
110.基础衬底201可以是诸如硅(si)之类的半导体衬底，并且可以通过下一工艺去除。可以在基础衬底201依次形成衬底绝缘层202和支撑层203并且可以包括不同的材料。
111.牺牲栅极层222可以通过后续工艺用栅电极230替换。牺牲栅极层222可以由以相对于层间绝缘层220的蚀刻选择性蚀刻的材料形成。在一个示例实施例中，层间绝缘层220可以由氧化硅和氮化硅中的至少一种形成，并且牺牲栅极层222可以由从硅、氧化硅、碳化硅和氮化硅中选择的与层间绝缘层220的材料不同的材料形成。在一个示例实施例中，层间绝缘层220可以不具有相同的厚度。
112.第一贯通牺牲层223和第二贯通牺牲层224可以配置为穿透与图4所示的第二沟道结构ch2和分离绝缘层210的上区域相对应的位置中的下堆叠结构gs1。首先，可以形成与第二沟道结构ch2相对应的贯通孔和与分离绝缘层210的上区域相对应的贯通沟槽。由于下堆叠结构gs1的高度，贯通孔和贯通沟槽的侧壁可以不与基础衬底201的上表面垂直。可以形
成贯通沟槽，以使下端设置在支撑层203中，并且贯通孔可以配置为延伸到基础衬底201。在一个示例实施例中，贯通孔可以配置为部分地凹陷进基础衬底201。
113.第一贯通牺牲层223可以形成为，沿贯通孔和贯通沟槽的内部侧壁和底表面具有均匀的厚度，并且第二贯通牺牲层224可以形成为填充贯通孔和贯通沟槽。第一贯通牺牲层223和第二贯通牺牲层224可以包括不同的材料。在一个示例实施例中，第一贯通牺牲层223可以包括氮化硅或氮化硅，并且第二贯通牺牲层224可以包括多晶硅。
114.参考图11b，可以在第一堆叠结构gs1上形成第一源极牺牲层225和第二源极牺牲层226，可以形成第一水平导电层212，层间绝缘层220和牺牲栅极层222可以交替地堆叠，由此形成第二堆叠结构gs2。
115.第一源极牺牲层225和第二源极牺牲层226可以堆叠在第一堆叠结构gs1上，以使第一源极牺牲层225可以设置在第二源极牺牲层226上方和下方。第一源极牺牲层225和第二源极牺牲层226可以包括不同的材料。第一源极牺牲层225和第二源极牺牲层226可以通过下一工艺被替换为图4所示的源极导电层260。在一个示例实施例中，第一源极牺牲层225可以由与层间绝缘层220的材料相同的材料形成，并且第二源极牺牲层226可以由与牺牲栅极层222或支撑层203的材料相同的材料形成。可以在第一源极牺牲层225和第二源极牺牲层226上形成第一水平导电层212。
116.类似于第一堆叠结构gs1，层间绝缘层220和牺牲栅极层222可以交替地堆叠在第一水平导电层212上。
117.参考图11c，上堆叠结构gs2可以部分地去除，并且可以形成第一贯通牺牲层223和第二贯通牺牲层224。
118.可以形成第一贯通牺牲层223和第二贯通牺牲层224，以穿透类似于下堆叠结构gs1的、与图4所示的第一沟道结构ch1和分离绝缘层210的下区域相对应的位置中的上堆叠结构gs2。首先，可以形成与第一沟道结构ch1相对应的贯通孔和与分离绝缘层210的下区域相对应的贯通沟槽。贯通孔和贯通沟槽可以延伸到与下堆叠结构gs1的第二贯通牺牲层224接触或部分地凹陷进第二贯通牺牲层224。
119.参考图11d，可以通过去除在与第一沟道结构ch1和第二沟道结构ch2相对应的位置中形成的第一贯通牺牲层223和第二贯通牺牲层224，形成第一开口op1。
120.例如，可以在上堆叠结构gs2上形成掩模层，以部分地显露上堆叠结构gs2，并且可以去除所显露的区域中的第一贯通牺牲层223和第二贯通牺牲层224。例如，第一贯通牺牲层223和第二贯通牺牲层224可以通过湿蚀刻去除。第一开口op1中的每一个可以具有与图4所示的第一沟道结构ch1和第二沟道结构ch2相对应的孔形状。
121.参考图11e，可以在第一开口op1中形成第一沟道结构ch1和第二沟道结构ch2的栅极介电层245、沟道层240和沟道填充绝缘层250，并且可以在第一沟道结构ch1上形成第一沟道焊盘255l。
122.可以通过原子层沉积(ald)或化学气相沉积(cvd)将栅极介电层245形成为具有一致的厚度。在这个工艺中，可以形成沿沟道层240竖直延伸的栅极介电层245的至少一部分。沟道层240可以在栅极介电层245上形成。沟道填充绝缘层250可以形成为填充第一沟道结构ch1和第二沟道结构ch2，并且可以是绝缘材料。然而，在一个示例实施例中，沟道层240之间的空间可以利用导电材料而不是沟道填充绝缘层250填充。如上所述，在这个工艺中，形
成第一沟道结构ch1和第二沟道结构ch2的栅极介电层245、沟道层240和沟道填充绝缘层250可以在单个工艺中一起形成。
123.然后，第一沟道焊盘255l可以在第一沟道结构ch1上形成。
124.参考图11f，在上堆叠结构gs2中，可以通过去除在与分离绝缘层210相对应的位置中形成的第一贯通牺牲层223和第二贯通牺牲层224，形成第二开口op2。
125.例如，第一贯通牺牲层223和第二贯通牺牲层224可以通过湿蚀刻选择性地去除。根据示例实施例，也可以从第二开口op2去除通过第二开口op2显露的层间绝缘层220或牺牲栅极层222特定的厚度，从而可以形成小坑。
126.参考图11g，第一源极牺牲层225和第二源极牺牲层226可以通过第二开口op2去除，从而可以形成第一隧道部分lt1。
127.可以在第二开口op2中形成牺牲间隔物层，第二源极牺牲层226可以选择性地去除，并且可以依次去除上和下第一源极牺牲层225。例如，第一源极牺牲层225和第二源极牺牲层226可以通过湿蚀刻工艺去除。在去除第一源极牺牲层225的工艺期间，还可以部分地去除(从去除第二源极牺牲层226的区域中所显露的)栅极介电层245。因此，沟道层240可以通过第一隧道部分lt1显露。
128.在这个工艺中，通过调整部分地去除栅极介电层245的程度，可以制造图6a所示的半导体器件100a。
129.参考图11h，可以在第一隧道部分lt1中形成源极导电层260。
130.源极导电层260可以通过在第一隧道部分lt1中沉积导电材料来形成。可以将源极导电层260形成为与所显露的沟道层240接触并且包围沟道层240。源极导电层260可以是例如掺杂多晶硅。可以去除下堆叠结构gs1的第二贯通牺牲层224上的源极导电层260，并且可以在这个工艺中去除牺牲间隔物层。
131.在这个工艺中，通过优选地形成屏障层264并且在其后形成内部导电层262，可以制造图6b所示的半导体器件100b。
132.参考图11i，在下堆叠结构gs1中，可以通过去除在与分离绝缘层210相对应的位置中形成的第一贯通牺牲层223和第二贯通牺牲层224，形成经扩展的第二开口op2'，并且可以通过经由经扩展的第二开口op2'去除牺牲栅极层222，形成第二隧道部分lt2。
133.首先，例如，第一贯通牺牲层223和第二贯通牺牲层224可以通过湿蚀刻选择性地去除。
134.经扩展的第二开口op2'可以具有在x方向上延伸的沟槽形状。例如，可以使用湿法蚀刻来相对于层间绝缘层220选择性地去除牺牲栅极层222。因此，第一沟道结构ch1和第二沟道结构ch2的侧壁可以通过层间绝缘层220之间的第二隧道部分lt2部分地显露。
135.参考图11j，可以在第二隧道部分lt2中形成栅电极230，并且可以在经扩展的第二开口op2'中形成分离绝缘层210。
136.可以通过利用导电材料填充去除了牺牲栅极层222的区域，形成栅电极230。栅电极230可以包括金属、多晶硅或金属硅化物材料。在一个示例实施例中，在栅极介电层245具有沿栅电极230水平地延伸的区域的情况下，可以优选地在形成栅电极230以前形成该区域。
137.然后，可以通过利用绝缘材料填充经扩展的第二开口op2'形成分离绝缘层210。
138.参考图11k，可以在上堆叠结构gs2上形成第一布线结构li。
139.可以形成单元区域绝缘层290，并且可以依次形成穿透单元区域绝缘层290的第一接触插塞272、第二接触插塞274、以及第一位线270l、第三接触插塞276和第二结合焊盘280。可以通过部分地形成单元区域绝缘层290、部分地蚀刻单元区域绝缘层290、以及利用导电材料填充经蚀刻的区域，形成第一接触插塞272、第二接触插塞274和第三接触插塞276。例如，可以通过沉积导电材料和案化该导电材料形成第一位线270l和第二结合焊盘280。第二结合焊盘280的上表面可以穿过单元区域绝缘层290而显露。根据示例实施例，可以形成第二结合焊盘280的上表面以比单元区域绝缘层290的上表面向上突出。
140.在一个示例实施例中，第一布线结构li的元件的至少一部分可以具有倾斜的侧表面，并且在这种情况下，所述倾斜的侧表面可以沿与第一沟道结构ch1和第二沟道结构ch2相同的方向倾斜。
141.参考图11l，第二半导体结构s2可以被结合到第一半导体结构s1，并且可以去除基础衬底201。
142.首先，可以通过在衬底101上形成电路器件120和电路布线结构，制备第一半导体结构s1。
143.可以在衬底101中形成器件隔离层110，并且可以在衬底101上依次形成电路栅极介电层122和电路栅电极125。例如，器件隔离层110可以通过浅沟槽隔离(sti)工艺形成。电路栅极介电层122和电路栅电极125可以使用ald或cvd形成。电路栅极介电层122可以由氧化硅形成，并且电路栅电极125可以由多晶硅层或金属硅化物层中的至少一个形成，但是材料可以变化。然后，可以在电路栅极介电层122和电路栅电极125的两侧上形成间隔物层124和源/漏极区105。根据一个示例实施例，间隔物层124可以包括多个层。然后，可以通过执行离子注入工艺形成源/漏极区105。
144.在电路布线结构之中，可以通过部分地形成外围绝缘层190、通过蚀刻部分地去除外围绝缘层190、以及利用导电材料填充经蚀刻的区域，形成电路接触插塞160。例如，可以通过沉积导电材料，并且案化该导电材料，形成电路布线线170。可以在电路布线线170上形成第一结合焊盘180。
145.外围绝缘层190可以包括多个绝缘层。外围绝缘层190可以在用于形成电路布线结构的工艺中部分地形成，并且可以在第三电路布线线176上方部分地形成，从而可以形成外围绝缘层190以覆盖电路器件120和电路布线结构。
146.然后，第一半导体结构s1和第二半导体结构s2可以通过经由压制使第一结合焊盘180结合到第二结合焊盘280而彼此连接。第二半导体结构s2可以倒置地结合到第一半导体结构s1上，以使第二结合焊盘280可以面朝下。第一半导体结构s1和第二半导体结构s2可以彼此直接结合而无需粘合剂(例如，插入在它们之间的粘合层)。在一个示例实施例中，第一结合焊盘180和第二结合焊盘280可以通过压制工艺在原子级别彼此结合。在一个示例实施例中，为了增强结合力，在结合以前还可以在第一半导体结构s1的上表面和第二半导体结构s2的下表面上执行诸如氢离子处理之类的表面处理工艺。
147.在一个示例实施例中，当单元区域绝缘层290包括在其上的上述结合介电层、并且第一半导体结构s1也具有相同的层时，可以通过第一结合焊盘180和第二结合焊盘280之间的结合以及结合介电层之间的介电结合(例如，混合结合)进一步保证结合力。
148.然后，可以去除第一半导体结构s1和第二半导体结构s2的结合结构上的第二半导体结构s2的基础衬底201。
149.通过去除基础衬底201，半导体器件的厚度可以减小，并且可以省略形成用于布线的结构(例如，贯通通路)。可以通过研磨工艺从上表面去除基础衬底201的一部分，并且可以通过蚀刻工艺(例如，湿蚀刻工艺)去除基础衬底201的另一部分(例如，其余的部分)。
150.在这个工艺中，通过去除基础衬底201以及去除支撑层203，可以制造图7所示的半导体器件100c。
151.参考图11m，可以从第二沟道结构ch2部分地去除栅极介电层245、沟道层240和沟道填充绝缘层250，并且可以形成第二沟道焊盘255u。
152.栅极介电层245、沟道层240和沟道填充绝缘层250可以被去除到离由衬底绝缘层202包围的区域中的上部特定的深度。可以通过在去除了栅极介电层245、沟道层240和沟道填充绝缘层250的区域中沉积导电材料，形成第二沟道焊盘255u。
153.然后，回去参考图4，可以在第二沟道结构ch2上形成第二布线结构ui。
154.可以通过与参考图11k在上面描述的用于形成第一布线结构li的方法相同的方法，形成第二布线结构ui。在一个示例实施例中，第二布线结构ui的元件的至少一部分可以具有倾斜的侧表面，并且在这种情况下，所述倾斜的侧表面可以沿与第一沟道结构ch1和第二沟道结构ch2相反的方向倾斜。
155.根据上述示例实施例，在两个存储器单元结构共享中央布线层的结构中，通过将中央布线层布置为包围存储器单元结构之间的彼此连接的沟道层，可以提供具有更高的集成密度和可靠性的半导体器件。
156.已经在本文公开了示例实施例，虽然使用了特定的术语，但是仅以一般的和描述性的意义使用和解释所述术语而不是用于限制目的。在一些情况下，如提交本技术的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员应该理解，在不脱离如由随附权利要求所阐述的本发明的精神和范围的情况下可以进行形式和细节上的各种改变。