固态成像装置的制作方法

1.本公开涉及包括彼此层叠的多个半导体层的固态成像装置。


背景技术：

2.近年来，对于固态成像装置，已经开展了cmos(互补金属氧化物半导体)图像传感器的开发。例如，专利文献1公开了一种固态成像装置，其中层叠有包括像素阵列部的半导体晶圆和包括逻辑电路的半导体晶圆。
3.引文列表
4.专利文献
5.专利文献1：日本未审查专利申请公开第2010
‑
245506号


技术实现要素：

6.在这种固态成像装置中，期望进一步增强设计的自由度。
7.因此，期望提供一种使得能够进一步增强设计自由度的固态成像装置。
8.根据本公开实施方案的固态成像装置(1)包括：第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；像素分离部，其设置在所述第一半导体层中，并且将多个所述像素彼此分隔；第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；和第一共享连接部，其设置在所述第二半导体层与所述第一半导体层之间，并且被设置成跨越所述像素分离部并且电连接到多个所述电荷累积部。
9.根据本公开实施方案的固态成像装置(2)包括：第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；绝缘区域，其分割所述第二半导体层；和贯通电极，其在厚度方向上贯通所述绝缘区域并且电连接到所述第一半导体层，并且在所述厚度方向上从所述第一半导体层一侧开始包括第一部分和第二部分，所述第二部分接合到所述第一部分上。
10.根据本公开实施方案的固态成像装置(3)包括：第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；绝缘区域，其分割所述第二半导体层；和元件分离区域，其设置在从所述第二半导体层的前表面起在厚度方向上的部分中。
11.根据本公开实施方案的固态成像装置(4)包括：第一基板，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；第二基板，其设置有像素晶体管并且包括第二半导体层和绝缘区域，所述像素晶体管读出所述电荷累积部的所述信号电荷，所述第二半导体层层叠在所述第一基板上，并且所述
绝缘区域分割所述第二半导体层；贯通电极，其在厚度方向上贯通所述绝缘区域以到达所述第一基板；和连接部，其设置在所述第二基板中并且布置在与所述第二半导体层相对的位置处，并且具有与所述贯通电极的孔径不同的孔径。
12.根据本公开实施方案的固态成像装置(5)包括：第一基板，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；第二基板，其设置有像素晶体管并且层叠在所述第一基板上，所述像素晶体管读出所述电荷累积部的所述信号电荷；接合膜，其设置在所述第二基板与所述第一基板之间的接合面上，并且设置在所述第二基板与所述第一基板之间的选择性区域中；和贯通电极，其布置在所述接合膜的间隙中，并且将所述第二基板和所述第一基板彼此电连接。
13.根据本公开实施方案的固态成像装置(6)包括：第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；和第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管具有三维结构并且读出所述电荷累积部的所述信号电荷。
14.根据本公开实施方案的固态成像装置(7)包括：第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；传输晶体管，其包括与所述第一半导体层相对的栅电极，并且将所述光电转换部的所述信号电荷传输到所述电荷累积部；第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；第三半导体层，其包括电连接到所述第一半导体层的第一区域或所述第二半导体层的第二区域的第三区域；保护元件，其在所述第三半导体层中具有pn结；和天线配线，其隔着所述第二半导体层与所述第一半导体层相对，并且电连接到所述保护元件和所述像素晶体管或所述传输晶体管。
15.在根据本公开任一实施方案的固态成像装置中，设置有像素晶体管的第二半导体层(或第二基板)层叠在针对每个像素设置有光电转换部和电荷累积部的第一半导体层(或第一基板)上。因此，与光电转换部和像素晶体管设置在同一半导体层(或基板)中的情况相比，可以更自由地设计光电转换部和像素晶体管中的各者。
附图说明
16.图1是示出根据本公开实施方案的成像装置的功能构成的示例的框图。
17.图2是图1所示的成像装置的示意性构成的平面示意图。
18.图3是沿图2所示的iii
‑
iii’线截取的截面构成的示意图。
19.图4是图1所示的像素共享单元的等效电路图。
20.图5是示出多个像素共享单元与多条垂直信号线之间的连接方式的示例的图。
21.图6是图3所示的成像装置的具体构成的示例的截面示意图。
22.图7a是图6所示的第一基板的主要部分的平面构成的示例的示意图。
23.图7b是与图7a所示的第一基板的主要部分一起示出的焊盘部的平面构成的示意图。
24.图8a是图6所示的第一基板和第二基板的主要部分的截面构成的另一示例(1)的示意图。
25.图8b是图8a所示的第一基板和第二基板的主要部分的平面构成的示意图。
26.图9是图6所示的第一基板和第二基板的主要部分的截面构成的另一示例(2)的示意图。
27.图10是相对于图6所示的第二基板(半导体层)的主面在水平方向上的平面构成的示例的示意图。
28.图11是与图6所示的第一配线层一起示出的像素电路和第一基板的主要部分的平面构成的示例的示意图。
29.图12是图6所示的第一配线层和第二配线层的平面构成的示例的示意图。
30.图13是图6所示的第二配线层和第三配线层的平面构成的示例的示意图。
31.图14是图6所示的第三配线层和第四配线层的平面构成的示例的示意图。
32.图15a是图6所示的第一基板和第二基板的主要部分的截面构成的另一示例(3)的示意图。
33.图15b是图15a所示的第一基板和第二基板的主要部分的平面构成的示意图。
34.图16a是图6所示的放大晶体管的另一示例(1)的截面示意图。
35.图16b是图6所示的放大晶体管的另一示例(2)的截面示意图。
36.图16c是图6所示的放大晶体管的另一示例(3)的截面示意图。
37.图16d是图6所示的放大晶体管的另一示例(4)的截面示意图。
38.图16e是图6所示的放大晶体管的另一示例(5)的截面示意图。
39.图16f是图6所示的放大晶体管的另一示例(6)的截面示意图。
40.图16g是图6所示的放大晶体管的另一示例(7)的截面示意图。
41.图17是用于说明图6所示的贯通电极和连接部的纵横比的示意图。
42.图18a是图6等所示的成像装置1的制造方法的一个工序的截面示意图。
43.图18b是图18a之后的工序的截面示意图。
44.图18c是图18b之后的工序的截面示意图。
45.图18d是图18c之后的工序的截面示意图。
46.图19a是图18a～18d所示的工序的另一示例(1)的截面示意图。
47.图19b是图19a之后的工序的截面示意图。
48.图19c是图19b之后的工序的截面示意图。
49.图20a是图18a～18d所示的工序的另一示例(2)的截面示意图。
50.图20b是图18a～18d所示的工序的另一示例(3)的截面示意图。
51.图20c是图20b之后的工序的截面示意图。
52.图21a是图18d之后的工序的截面示意图。
53.图21b是图21a之后的工序的截面示意图。
54.图21c是图21b之后的工序的截面示意图。
55.图21d是图21c之后的工序的截面示意图。
56.图21e是图21d之后的工序的截面示意图。
57.图21f是图21e之后的工序的截面示意图。
58.图22是用于说明图3所示的成像装置的输入信号等的路径的示意图。
59.图23是用于说明图3所示的成像装置的像素信号的信号路径的示意图。
60.图24的(a)是用于说明根据变形例1的成像装置在热处理工序之前的状态的示意
图，并且(b)是用于说明(a)所示的成像装置在热处理工序之后的状态的示意图。
61.图25的(a)是用于说明图24所示的成像装置在热处理工序之前的状态的另一示例的示意图，并且(b)是说明(a)所示的成像装置在热处理工序之后的状态的示意图。
62.图26a是根据变形例2的成像装置的主要部分的截面构成的示意图。
63.图26b是图26a所示的成像装置的另一部分的截面构成的示意图。
64.图27a是图26a所示的成像装置的制造方法的一个工序的截面示意图。
65.图27b是图27a之后的工序的截面示意图。
66.图27c是图27b之后的工序的截面示意图。
67.图27d是图27c之后的工序的截面示意图。
68.图28是图26a所示的成像装置的另一示例(1)的截面示意图。
69.图29是图26a所示的成像装置的另一示例(2)的截面示意图。
70.图30是图26a所示的成像装置的另一示例(3)的截面示意图。
71.图31是图26a所示的成像装置的另一示例(4)的截面示意图。
72.图32是图31所示的成像装置的制造方法的一个工序的截面示意图。
73.图33a是图32所示的成像装置的制造方法的另一示例的截面示意图。
74.图33b是图33a之后的工序的截面示意图。
75.图34是根据变形例3的成像装置的主要部分的截面构成的示意图。
76.图35是图34所示的成像装置的制造方法的一个工序的截面示意图。
77.图36是图34所示的成像装置的另一示例的截面示意图。
78.图37是根据变形例4的成像装置的主要部分的截面构成的示意图。
79.图38是根据变形例5的成像装置的主要部分的截面构成的示意图。
80.图39是示出图38所示的晶体管和保护元件之间的关系的电路图。
81.图40是图38所示的成像装置的另一示例(1)的截面示意图。
82.图41是图38所示的成像装置的另一示例(2)的截面示意图。
83.图42是图38所示的成像装置的另一示例(3)的截面示意图。
84.图43是图38所示的成像装置的另一示例(4)的截面示意图。
85.图44是图38所示的成像装置的另一示例(5)的截面示意图。
86.图45是图38所示的成像装置的另一示例(6)的截面示意图。
87.图46是图38所示的成像装置的另一示例(7)的截面示意图。
88.图47是图38所示的成像装置的另一示例(8)的截面示意图。
89.图48是图38所示的成像装置的另一示例(9)的截面示意图。
90.图49是图38所示的成像装置的另一示例(10)的截面示意图。
91.图50是图38所示的成像装置的另一示例(11)的截面示意图。
92.图51是图10所示的第二基板(半导体层)的平面构成的变形例的示意图。
93.图52是与图51所示的像素电路一起示出的第一配线层和第一基板的主要部分的平面构成的示意图。
94.图53是与图52所示的第一配线层一起示出的第二配线层的平面构成的示例的示意图。
95.图54是与图53所示的第二配线层一起示出的第三配线层的平面构成的示例的示
意图。
96.图55是与图54所示的第三配线层一起示出的第四配线层的平面构成的示例的示意图。
97.图56是图7a所示的第一基板的平面构成的变形例的示意图。
98.图57是层叠在图56所示的第一基板上的第二基板(半导体层)的平面构成的示例的示意图。
99.图58是与图57所示的像素电路一起示出的第一配线层的平面构成的示例的示意图。
100.图59是与图58所示的第一配线层一起示出的第二配线层的平面构成的示例的示意图。
101.图60是与图59所示的第二配线层一起示出的第三配线层的平面构成的示例的示意图。
102.图61是与图60所示的第三配线层一起示出的第四配线层的平面构成的示例的示意图。
103.图62是图56所示的第一基板的平面构成的另一示例的示意图。
104.图63是层叠在图62所示的第一基板上的第二基板(半导体层)的平面构成的示例的示意图。
105.图64是与图63所示的像素电路一起示出的第一配线层的平面构成的示例的示意图。
106.图65是与图64所示的第一配线层一起示出的第二配线层的平面构成的示例的示意图。
107.图66是与图65所示的第二配线层一起示出的第三配线层的平面构成的示例的示意图。
108.图67是与图66所示的第三配线层一起示出的第四配线层的平面构成的示例的示意图。
109.图68是图3所示的成像装置的另一示例的截面示意图。
110.图69是用于说明到图68所示的成像装置的输入信号等的路径的示意图。
111.图70是用于说明图68所示的成像装置的像素信号的信号路径的示意图。
112.图71是图6所示的成像装置的另一示例的截面示意图。
113.图72是图4所示的等效电路的另一示例的图。
114.图73是图7a等所示的像素分离部的另一示例的平面示意图。
115.图74是图7a所示的第一基板的平面构成的变形例的示意图。
116.图75是相对于图74所示的第一基板的第一配线层和第二配线层的平面构成的示例的示意图。
117.图76是相对于图74所示的第一基板的第二配线层和第三配线层的平面构成的示例的示意图。
118.图77是相对于图74所示的第一基板的第一配线层和第二配线层的平面构成的另一示例的示意图。
119.图78是相对于图74所示的第一基板的第二配线层和第三配线层的平面构成的另
一示例的示意图。
120.图79是根据本公开变形例14的第二基板的布局的示例的示意图。
121.图80是根据本公开变形例14的第二基板的另一布局的示意图。
122.图81是根据本公开变形例14的第二基板的另一布局的示意图。
123.图82是根据本公开变形例14的第二基板的另一布局的示意图。
124.图83是根据本公开变形例14的第二基板的另一布局的示意图。
125.图84是根据本公开变形例14的第二基板的另一布局的示意图。
126.图85是根据本公开变形例14的第二基板的另一布局的示意图。
127.图86是根据本公开变形例14的第二基板的另一布局的示意图。
128.图87是根据本公开变形例14的第二基板的另一布局的示意图。
129.图88是根据本公开变形例14的第二基板的另一布局的示意图。
130.图89是根据本公开变形例14的第二基板的另一布局的示意图。
131.图90是根据本公开变形例15的第一基板和第二基板的主要部分的截面构成的示例的示意图。
132.图91是图90所示的焊盘部和贯通电极之间的连接部的放大图。
133.图92是根据本公开变形例15的第一基板和第二基板的主要部分的截面构成的另一示例的示意图。
134.图93是根据本公开变形例16的第一基板和第二基板的主要部分的截面构成的示例的示意图。
135.图94是图93所示的第一基板的平面示意图。
136.图95a是说明图93所示的接触部的制造工序的截面示意图。
137.图95b是图95a之后的工序的截面示意图。
138.图95c是图95b之后的工序的截面示意图。
139.图95d是图95c之后的工序的截面示意图。
140.图95e是图95d之后的工序的截面示意图。
141.图95f是图95e之后的工序的截面示意图。
142.图95g是图95f之后的工序的截面示意图。
143.图95h是图95g之后的工序的截面示意图。
144.图96是根据本公开变形例16的第一基板和第二基板的主要部分的截面构成的另一示例的示意图。
145.图97是图96所示的第一基板的平面示意图。
146.图98是根据本公开变形例16的第一基板的主要部分的平面构成的另一示例的示意图。
147.图99a是说明图96所示的接触部的制造工序的截面示意图。
148.图99b是图99a之后的工序的截面示意图。
149.图99c是图99b之后的工序的截面示意图。
150.图99d是图99c之后的工序的截面示意图。
151.图100是根据本公开变形例16的第一基板和第二基板的主要部分的截面构成的另一示例的示意图。
152.图101是图100所示的第一基板的平面示意图。
153.图102a是说明图100所示的接触部的制造工序的截面示意图。
154.图102b是图102a之后的工序的截面示意图。
155.图102c是图102b之后的工序的截面示意图。
156.图102d是图102c之后的工序的截面示意图。
157.图103是根据本公开变形例17的第一基板和第二基板的主要部分的截面构成的示例的示意图。
158.图104是根据本公开变形例17的第一基板和第二基板的主要部分的截面构成的另一示例的示意图。
159.图105是根据本公开变形例18的第一基板和第二基板的主要部分的截面构成的示例的示意图。
160.图106a是说明图105所示的贯通电极和连接部的制造工序的截面示意图。
161.图106b是图106a之后的工序的截面示意图。
162.图106c是图106b之后的工序的截面示意图。
163.图106d是图106c之后的工序的截面示意图。
164.图106e是图106d之后的工序的截面示意图。
165.图106f是图106e之后的工序的截面示意图。
166.图106g是图106f之后的工序的截面示意图。
167.图106h是图106g之后的工序的截面示意图。
168.图107是根据本公开变形例18的第一基板和第二基板的主要部分的截面构成的另一示例的示意图。
169.图108a是说明图107所示的贯通电极和连接部的制造工序的截面示意图。
170.图108b是图108a之后的工序的截面示意图。
171.图108c是图108b之后的工序的截面示意图。
172.图108d是图108c之后的工序的截面示意图。
173.图108e是图108d之后的工序的截面示意图。
174.图108f是图108e之后的工序的截面示意图。
175.图108g是图108f之后的工序的截面示意图。
176.图108h是图108g之后的工序的截面示意图。
177.图109a是根据本公开变形例18的贯通电极和连接部的制造工序的另一示例的截面示意图。
178.图109b是由图109a之后的工序获得的成像装置的第一基板和第二基板的主要部分的截面构成的示例的示意图。
179.图110是本公开变形例19中的像素晶体管的布局的示例的示意图。
180.图111是本公开变形例19中的像素晶体管的布局的另一示例的示意图。
181.图112是本公开变形例19中的像素晶体管的布局的另一示例的示意图。
182.图113是本公开变形例19中的像素晶体管的布局的另一示例的示意图。
183.图114是图110所示的放大晶体管和选择晶体管的平面构成(a)和截面构成(b)的示意图。
184.图115是根据本公开变形例20的成像装置的主要部分的截面构成的示例的示意图。
185.图116是图115所示的晶体管和保护元件之间的关系的示意平面图。
186.图117是示出图115所示的晶体管和保护元件之间的关系的电路图。
187.图118是图115所示的成像装置的另一示例的截面示意图。
188.图119是图115所示的成像装置的另一示例的截面示意图。
189.图120是图115所示的成像装置的另一示例的截面示意图。
190.图121是图115所示的成像装置的另一示例的截面示意图。
191.图122是图115所示的成像装置的另一示例的截面示意图。
192.图123是根据本公开变形例20的成像装置的主要部分的截面构成的另一示例的示意图。
193.图124是示出图123所示的晶体管和保护元件之间的关系的电路图。
194.图125是根据本公开变形例20的成像装置的主要部分的截面构成的另一示例的示意图。
195.图126是示出图125所示的晶体管和保护元件之间的关系的电路图。
196.图127是根据本公开变形例20的成像装置的主要部分的截面构成的另一示例的示意图。
197.图128是示出图127所示的晶体管和保护元件之间的关系的电路图。
198.图129是根据本公开变形例20的成像装置的主要部分的截面构成的另一示例的示意图。
199.图130是示出图129所示的晶体管和保护元件之间的关系的电路图。
200.图131是根据本公开变形例20的成像装置的主要部分的截面构成的另一示例的示意图。
201.图132是示出图130所示的晶体管和保护元件之间的关系的电路图。
202.图133是根据本公开变形例21的成像装置的构成例在厚度方向上的截面图。
203.图134是根据本公开变形例21的成像装置的构成例在厚度方向上的截面图。
204.图135是根据本公开变形例21的成像装置的构成例在厚度方向上的截面图。
205.图136是根据本公开变形例21的多个像素单元的布局示例在水平方向上的截面图。
206.图137是根据本公开变形例21的多个像素单元的布局示例在水平方向上的截面图。
207.图138是根据本公开变形例21的多个像素单元的布局示例在水平方向上的截面图。
208.图139是根据本公开变形例21的成像装置的构成例在厚度方向上的截面图。
209.图140是示出包括根据上述实施方案及其变形例中的任一者的成像装置的成像系统的示意性构成的示例的图。
210.图141是示出图140所示的成像系统中的成像过程的示例的图。
211.图142是示出车辆控制系统的示意性构成的示例的框图。
212.图143是辅助说明车外信息检测部和成像部的安装位置的示例的图。
213.图144是示出内窥镜手术系统的示意性构成的示例的图。
214.图145是示出摄像机头和相机控制单元(ccu)的功能构成的示例的框图。
具体实施方式
215.下面参照附图详细说明本公开的一些实施方案。应当注意，按照以下顺序给出说明。
216.1.实施方案(具有三个基板的层叠结构的成像装置)
217.2.变形例1(其中砷(as)在浮动扩散部中扩散的示例)
218.3.变形例2(其中贯通电极包括第一部分和第二部分的示例)
219.4.变形例3(其中在接合膜中设置有间隙的示例)
220.5.变形例4(其中接合膜包括氧化膜的示例)
221.6.变形例5(包括保护元件的示例)
222.7.变形例6(平面构成的示例1)
223.8.变形例7(平面构成的示例2)
224.9.变形例8(平面构成的示例3)
225.10.变形例9(在像素阵列部的中央部分中包括基板之间的接触部的示例)
226.11.变形例10(包括平面型传输晶体管的示例)
227.12.变形例11(其中一个像素连接到一个读出电路的示例)
228.13.变形例12(像素分离部的构成例)
229.14.变形例13(平面构成的示例4)
230.15.变形例14(平面构成的示例5)
231.16.变形例15(接触部的构成的示例1)
232.17.变形例16(接触部的构成的示例2)
233.18.变形例17(设置在第一基板和第二基板中的晶体管的构成例)
234.19.变形例18(其中在不同的过程中形成贯通电极和连接部的示例)
235.20.变形例19(像素晶体管的结构例)
236.21.变形例20(包括保护元件的示例2)
237.22.变形例21(其中针对每多个传感器像素设置一个阱用接触的示例)
238.23.适用例(成像系统)
239.24.应用例
240.<1.实施方案>
241.[成像装置1的功能构成]
[0242]
图1是示出根据本公开实施方案的固态成像装置(成像装置1)的功能构成的示例的框图。
[0243]
例如，图1中的成像装置1包括输入部510a、行驱动部520、时序控制部530、像素阵列部540、列信号处理部550、图像信号处理部560和输出部510b。
[0244]
在像素阵列部540中，像素541以阵列状重复排列。更具体地，各自包括多个像素的像素共享单元539是重复单元，并且在行方向和列方向上以阵列状重复排列。应当注意，在本说明书中，为了方便起见，有时将行方向和与行方向正交的列方向分别称为“h方向”和“v
方向”。在图1的示例中，一个像素共享单元539包括四个像素(像素541a、541b、541c和541d)。像素541a、541b、541c和541d分别包括光电二极管pd(在下文所述的图6等中示出)。像素共享单元539是共享一个像素电路(下文所述的图3中的像素电路200x)的单元。换句话说，每四个像素(像素541a、541b、541c和541d)包括一个像素电路(下文所述的像素电路200x)。以时分的方式驱动像素电路，以依次读出各个像素541a、541b、541c和541d的像素信号。例如，像素541a、541b、541c和541d排列成两行
×
两列。像素阵列部540包括多条行驱动信号线542和多条垂直信号线(列读出线)543以及像素541a、541b、541c和541d。行驱动信号线542驱动在像素阵列部540中在行方向上并排排列并且包括在多个像素共享单元539中的像素541。行驱动信号线542驱动在像素共享单元539中在行方向上并排排列的每个像素。如下文参照图4详细说明的，像素共享单元539包括多个晶体管。为了驱动多个晶体管中的每个，多条行驱动信号线542连接到一个像素共享单元539。像素共享单元539连接到垂直信号线(列读出线)543。通过垂直信号线(列读出线)543从包括在像素共享单元539中的各个像素541a、541b、541c和541d读出像素信号。
[0245]
例如，行驱动部520包括确定用于驱动像素的行的位置的行地址控制部，即，行解码部，以及产生用于驱动像素541a、541b、541c和541d的信号的行驱动电路部。
[0246]
例如，列信号处理部550连接到垂直信号线543，并且包括与像素541a、541b、541c和541d(像素共享单元539)形成源极跟随器电路的负载电路部。列信号处理部550可以包括放大通过垂直信号线543从像素共享单元539读出的信号的放大电路部。列信号处理部550可以包括噪声处理部。例如，噪声处理部从作为光电转换结果的从像素共享单元539读出的信号中去除系统的噪声电平。
[0247]
例如，列信号处理部550包括模数转换器(adc)。模数转换器将从像素共享单元539读出的信号或已经经过上述噪声处理的模拟信号转换为数字信号。例如，adc包括比较器部和计数器部。比较器部将作为转换对象的模拟信号与作为比较对象的参考信号进行比较。计数器部测量直到比较器部中的比较结果被反转为止的时间。列信号处理部550可以包括控制读出列的扫描的水平扫描电路部。
[0248]
时序控制部530基于输入到装置的基准时钟信号和时序控制信号，向行驱动部520和列信号处理部550供给控制时序的信号。
[0249]
图像信号处理部560是对作为光电转换结果获得的数据，即，作为成像装置1中的成像操作的结果获得的数据进行各种类型的信号处理的电路。例如，图像信号处理部560包括图像信号处理电路部和数据保持部。图像信号处理部560可以包括处理器部。
[0250]
在图像信号处理部560中执行的信号处理的一个示例是色调曲线校正处理(tone curve correction processing)，其中在ad转换后的成像数据是通过拍摄暗被摄体获得的数据的情况下增加灰度，并且在ad转换后的成像数据是通过拍摄亮被摄体获得的数据的情况下减少灰度。在这种情况下，关于使用哪个色调曲线来校正成像数据的灰度，期望在图像信号处理部560的数据保持部中预先存储色调曲线的特性数据。
[0251]
例如，输入部510a从装置外部向成像装置1输入上述基准时钟信号、时序控制信号、特性数据等。时序控制信号的示例包括垂直同步信号、水平同步信号等。例如，特性数据将被存储在图像信号处理部560的数据保持部中。例如，输入部510a包括输入端子511、输入电路部512、输入振幅改变部513、输入数据转换电路部514和电源部(未示出)。
[0252]
输入端子511是用于输入数据的外部端子。输入电路部512将输入到输入端子511的信号输入到成像装置1中。输入振幅改变部513将由输入电路部512输入的信号的振幅改变为易于在成像装置1内部使用的振幅。输入数据转换电路部514改变输入数据的数据列的顺序。例如，输入数据转换电路部514包括串并转换电路。串并转换电路将作为输入数据接收的串行信号转换为并行信号。应当注意，在输入部510a中，可以省略输入振幅改变部513和输入数据转换电路部514。电源部利用从外部供给到成像装置1的电源供给被设定为成像装置1内部所需的各种电压的电源。
[0253]
在成像装置1连接到外部存储设备的情况下，输入部510a可以包括从外部存储设备接收数据的存储器接口电路。外部存储设备的示例包括闪存、sram、dram等。
[0254]
输出部510b将图像数据输出到装置外部。图像数据的示例包括由成像装置1捕获的图像数据、已经经过图像信号处理部560的信号处理的图像数据等。例如，输出部510b包括输出数据转换电路部515、输出振幅改变部516、输出电路部517和输出端子518。
[0255]
例如，输出数据转换电路部515包括并串转换电路。输出数据转换电路部515将成像装置1内部使用的并行信号转换为串行信号。输出振幅改变部516改变成像装置1内部使用的信号的振幅。具有改变的振幅的信号易于在连接到成像装置1外部的外部设备中使用。输出电路部517是将数据从成像装置1内部输出到装置外部的电路，并且输出电路部517驱动连接到输出端子518的成像装置1外部的配线。在输出端子518处，数据从成像装置1输出到装置外部。在输出部510b中，可以省略输出数据转换电路部515和输出振幅改变部516。
[0256]
在成像装置1连接到外部存储设备的情况下，输出部510b可以包括将数据输出到外部存储设备的存储器接口电路。外部存储设备的示例包括闪存、sram、dram等。
[0257]
[成像装置1的示意性构成]
[0258]
图2和图3分别示出了成像装置1的示意性构成的示例。成像装置1包括三个基板(第一基板100、第二基板200和第三基板300)。图2示意性地示出了第一基板100、第二基板200和第三基板300中的每个的平面构成，并且图3示意性地示出了彼此层叠的第一基板100、第二基板200和第三基板300的截面构成。图3对应于沿图2所示的线iii
‑
iii’截取的截面构成。成像装置1是具有其中三个基板(第一基板100、第二基板200和第三基板300)接合在一起的三维结构的成像装置。第一基板100包括半导体层100s和配线层100t。第二基板200包括半导体层200s和配线层200t。第三基板300包括半导体层300s和配线层300t。在本文中，为了方便起见，在第一基板100、第二基板200和第三基板300中的各基板中包括的配线及其周围的层间绝缘膜的组合被称为设置在每个基板(第一基板100、第二基板200和第三基板300)中的配线层(100t、200t或300t)。第一基板100、第二基板200和第三基板300按该顺序层叠，并且半导体层100s、配线层100t、半导体层200s、配线层200t、配线层300t和半导体层300s在层叠方向上按该顺序布置。下面说明第一基板100、第二基板200和第三基板300的具体构成。图3中示出的箭头表示入射到成像装置1上的光l的入射方向。在本说明书中，为了方便起见，在随后的截面图中，成像装置1中的光入射侧有时被称为“底部”、“下侧”或“下方”，并且与光入射侧相反的一侧有时被称为“顶部”、“上侧”或“上方”。另外，在本说明书中，为了方便起见，在包括半导体层和配线层的基板中，配线层的一侧有时被称为前表面，并且半导体层的一侧有时被称为背面。应当注意，说明书中的记载不限于上述措辞。例如，成像装置1是光从包括光电二极管的第一基板100的背面侧入射的背面照射型成像装
置。
[0259]
像素阵列部540和包括在像素阵列部540中的像素共享单元539均使用第一基板100和第二基板200两者来构造。第一基板100包括包含在像素共享单元539中的多个像素541a、541b、541c和541d。每个像素541包括光电二极管(下文所述的光电二极管pd)和传输晶体管(下文所述的传输晶体管tr)。第二基板200包括包含在像素共享单元539中的像素电路(下文所述的像素电路200x)。像素电路分别读出从每个像素541a、541b、541c和541d的光电二极管通过传输晶体管传输的像素信号，或使光电二极管复位。除了这种像素电路之外，第二基板200还包括在行方向上延伸的多条行驱动信号线542和在列方向上延伸的多条垂直信号线543。第二基板200还包括在行方向上延伸的电源线544(下文所述的电源线vdd等)。例如，第三基板300包括输入部510a、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510b。例如，行驱动部520设置于在第一基板100、第二基板200和第三基板300的层叠方向(在下文中简称为层叠方向)上与像素阵列部540部分重叠的区域中。更具体地，行驱动部520设置于在层叠方向上与像素阵列部540在h方向上的端部附近的部分重叠的区域中(图2)。例如，列信号处理部550设置于在层叠方向上与像素阵列部540部分重叠的区域中。更具体地，列信号处理部550设置于在层叠方向上与像素阵列部540在v方向上的端部附近的部分重叠的区域中(图2)。尽管未示出，但是输入部510a和输出部510b可以布置在第三基板300以外的部分中，并且例如，可以布置在第二基板200中。或者，输入部510a和输出部510b可以设置在第一基板100的背面(光入射面)侧。应当注意，上述设置在第二基板200中的像素电路也被称为像素晶体管电路、像素晶体管组、像素晶体管、像素读出电路或读出电路。在本说明书中，使用术语“像素电路”。
[0260]
例如，第一基板100和第二基板200通过贯通电极(下文所述的图6中的贯通电极120e和121e)彼此电连接。例如，第二基板200和第三基板300通过接触部201、202、301和302彼此电连接。第二基板200设置有接触部201和202，并且第三基板300设置有接触部301和302。第二基板200的接触部201与第三基板300的接触部301接触，并且第二基板200的接触部202与第三基板300的接触部302接触。第二基板200包括设置有多个接触部201的接触区域201r和设置有多个接触部202的接触区域202r。第三基板300包括设置有多个接触部301的接触区域301r和设置有多个接触部302的接触区域302r。接触区域201r和301r在层叠方向上设置在像素阵列部540和行驱动部520之间(图3)。换句话说，例如，接触区域201r和301r设置在行驱动部520(第三基板300)和像素阵列部540(第二基板200)在层叠方向上彼此重叠的区域中，或该区域附近的区域中。例如，接触区域201r和301r布置在这种区域在h方向上的端部(图2)。在第三基板300中，例如，接触区域301r设置在与行驱动部520的一部分重叠的位置，具体地，行驱动部520在h方向上的端部(图2和图3)。例如，接触部201和301将设置在第三基板300中的行驱动部520和设置在第二基板200中的行驱动信号线542彼此连接。例如，接触部201和301可以将设置在第三基板300中的输入部510a连接到电源线544和基准电位线(下文所述的基准电位线vss)。接触区域202r和302r在层叠方向上设置在像素阵列部540和列信号处理部550之间(图3)。换句话说，例如，接触区域202r和302r设置在列信号处理部550(第三基板300)和像素阵列部540(第二基板200)在层叠方向上彼此重叠的区域中，或该区域附近的区域中。接触区域202r和302r布置在这种区域在v方向上的端部(图2)。在第三基板300中，例如，接触区域301r设置在与列信号处理部550的一部分重叠的
位置，具体地，列信号处理部550在v方向上的端部(图2和图3)。例如，接触部202和302将从包括在像素阵列部540中的多个像素共享单元539中的每个像素共享单元539输出的像素信号(与作为光电二极管的光电转换结果而产生的电荷量相对应的信号)连接到设置在第三基板300中的列信号处理部550。像素信号从第二基板200传送到第三基板300。
[0261]
图3是如上所述的成像装置1的截面图的示例。第一基板100、第二基板200和第三基板300通过配线层100t、200t和300t彼此电连接。例如，成像装置1包括将第二基板200和第三基板300彼此电连接的电连接部。具体地，接触部201、202、301和302分别使用由导电材料形成的电极来形成。例如，导电材料使用诸如铜(cu)、铝(al)和金(au)等金属材料形成。例如，接触区域201r、202r、301r和302r通过直接接合形成为电极的配线而将第二基板和第三基板彼此电连接，这可以将信号输入到第二基板200和第三基板300和/或从第二基板200和第三基板300输出。
[0262]
可以在期望的位置设置将第二基板200和第三基板300彼此电连接的电连接部。例如，如图3中作为接触区域201r、202r、301r和302r所示，电连接部可以设置于在层叠方向上与像素阵列部540重叠的区域中。另外，电连接部可以设置于在层叠方向上不与像素阵列部540重叠的区域中。具体地，电连接部可以设置于在层叠方向上与布置在像素阵列部540外部的周边部重叠的区域中。
[0263]
例如，第一基板100和第二基板200包括连接孔部hl和h2。连接孔部h1和h2贯通第一基板100和第二基板200(图3)。连接孔部h1和h2设置在像素阵列部540(或与像素阵列部540重叠的部分)外部(图2)。例如，连接孔部h1布置在像素阵列部540在h方向上的外部，并且连接孔部h2布置在像素阵列部540在v方向上的外部。例如，连接孔部h1到达设置在第三基板300中的输入部510a，并且连接孔部h2到达设置在第三基板300中的输出部510b。连接孔部h1和h2可以是中空的，或者可以至少部分地包括导电材料。例如，存在其中接合线连接到形成为输入部510a和/或输出部510b的电极的构成。或者，存在其中将形成为输入部510a和/或输出部510b的电极与设置在连接孔部h1和h2中的导电材料彼此连接的构成。设置在连接孔部h1和h2中的导电材料可以嵌入到每个连接孔部h1和h2的一部分或全部中，或者导电材料可以形成在每个连接孔部h1和h2的侧壁上。
[0264]
应当注意，图3示出了其中输入部510a和输出部510b设置在第三基板300中的构成，但这并非限制性的。例如，通过配线层200t和300t将第三基板300的信号传送到第二基板200使得可以将输入部510a和/或输出部510b设置在第二基板200中。同样地，通过配线层100t和200t将第二基板200的信号传送到第一基板100使得可以将输入部510a和/或输出部510b设置在第一基板100中。
[0265]
图4是示出像素共享单元539的构成例的等效电路图。像素共享单元539包括多个像素541(图4示出了四个像素541，即，像素541a、541b、541c和541d)、连接到多个像素541的一个像素电路200x以及连接到像素电路200x的垂直信号线543。例如，像素电路200x包括四个晶体管，具体地，放大晶体管amp、选择晶体管sel、复位晶体管rst和fd转换增益切换晶体管fdg。如上所述，像素共享单元539以时分的方式操作一个像素电路200x，以将包括在像素共享单元539中的四个像素541(像素541a、541b、541c和541d)的像素信号依次输出到垂直信号线543。一个像素电路200x连接到多个像素541，并且其中由一个像素电路200x以时分的方式输出多个像素541的像素信号的模式是指“由多个像素541共享一个像素电路200x”。
[0266]
像素541a、541b、541c和541d包括彼此共同的组件。在下文中，为了使像素541a、541b、541c和541d的组件彼此区分，识别号“1”被分配在像素541a的组件的附图标记的末尾，识别号“2”被分配在像素541b的组件的附图标记的末尾，识别号“3”被分配在像素541c的组件的附图标记的末尾，并且识别号“4”被分配在像素541d的组件的附图标记的末尾。在不需要彼此区分像素541a、541b、541c和541d的组件的情况下，省略每个像素541a、541b、541c和541d的组件的附图标记的末尾处的识别号。
[0267]
例如，像素541a、541b、541c和541d分别包括光电二极管pd、电连接到光电二极管pd的传输晶体管tr以及电连接到传输晶体管tr的浮动扩散部fd。在光电二极管pd(pd1、pd2、pd3和pd4)中，阴极电连接到传输晶体管tr的源极，并且阳极电连接到基准电位线(例如，接地)。光电二极管pd对入射光进行光电转换，以产生与接收光量相对应的电荷。例如，传输晶体管tr(传输晶体管tr1、tr2、tr3和tr4)是n型cmos(互补金属氧化物半导体)晶体管。在传输晶体管tr中，漏极电连接到浮动扩散部fd，并且栅极电连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多条行驱动信号线542(参见图1)的一部分。传输晶体管tr将光电二极管pd产生的电荷传输到浮动扩散部fd。浮动扩散部fd(浮动扩散部fd1、fd2、fd3和fd4)是形成在p型半导体层中的n型扩散层区域。浮动扩散部fd是临时保持从光电二极管pd传输的电荷的电荷保持装置以及产生与电荷量相对应的电压的电荷
‑
电压转换装置。在本文中，光电二极管pd对应于本公开的“光电转换部”的具体示例，并且浮动扩散部fd对应于本公开的“电荷累积部”的具体示例。
[0268]
包括在一个像素共享单元539中的四个浮动扩散部fd(浮动扩散部fd1、fd2、fd3和fd4)彼此电连接，并且电连接到放大晶体管amp的栅极和fd转换增益切换晶体管fdg的源极。fd转换增益切换晶体管fdg的漏极连接到复位晶体管rst的源极，并且fd转换增益切换晶体管fdg的栅极连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多条行驱动信号线542的一部分。复位晶体管rst的漏极连接到电源线vdd，并且复位晶体管rst的栅极连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多条行驱动信号线542的一部分。放大晶体管amp的栅极连接到浮动扩散部fd，放大晶体管amp的漏极连接到电源线vdd，并且放大晶体管amp的源极连接到选择晶体管sel的漏极。选择晶体管sel的源极连接到垂直信号线543，并且选择晶体管sel的栅极连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多条行驱动信号线542的一部分。
[0269]
在传输晶体管tr导通的情况下，传输晶体管tr将光电二极管pd的电荷传输到浮动扩散部fd。例如，传输晶体管tr的栅极(传输栅极tg)包括所谓的垂直电极，并且如下文所述的图6所示，被设置为从半导体层(下文所述的图6中的半导体层100s)的前表面延伸至到达pd的深度。复位晶体管rst将浮动扩散部fd的电位复位为预定电位。在复位晶体管rst导通的情况下，浮动扩散部fd的电位被复位为电源线vdd的电位。选择晶体管sel控制来自像素电路200x的像素信号的输出时序。放大晶体管amp产生与由浮动扩散部fd保持的电荷的电平相对应的电压信号作为像素信号。放大晶体管amp通过选择晶体管sel连接到垂直信号线543。放大晶体管amp与列信号处理部550中连接到垂直信号线543的负载电路部(参见图1)一起构造成源极跟随器。在选择晶体管sel导通的情况下，放大晶体管amp通过垂直信号线543将浮动扩散部fd的电压输出到列信号处理部550。例如，复位晶体管rst、放大晶体管amp和选择晶体管sel是n型cmos型晶体管。
[0270]
fd转换增益切换晶体管fdg用于改变浮动扩散部fd中的电荷
‑
电压转换的增益。通常，在暗处拍摄时，像素信号较小。在基于q＝cv进行电荷
‑
电压转换时，浮动扩散部fd的较大电容(fd电容c)导致在放大晶体管amp处转换为电压时的值v较小。另一方面，像素信号在亮处变大；因此，除非fd电容c较大，否则浮动扩散部fd不可能接收光电二极管pd的电荷。此外，fd电容c需要较大，以允许值v在放大晶体管amp处转换为电压时不会过大(换句话说，变小)。考虑到这些，当fd转换增益切换晶体管fdg导通时，用于fd转换增益切换晶体管fdg的栅极电容增加，从而导致整个fd电容c变大。另一方面，当fd转换增益切换晶体管fdg截止时，整个fd电容c变小。以这种方式，进行fd转换增益切换晶体管fdg的on/off切换能够使fd电容c可变，从而可以切换转换效率。例如，fd转换增益切换晶体管fdg是n型cmos型晶体管。
[0271]
应当注意，其中未设置fd转换增益切换晶体管fdg的构成是可能的。在这种场合下，例如，像素电路200x包括三个晶体管，即，放大晶体管amp、选择晶体管sel和复位晶体管rst。例如，像素电路200x包括诸如放大晶体管amp、选择晶体管sel、复位晶体管rst和fd转换增益切换晶体管fdg等像素晶体管的至少一种。
[0272]
选择晶体管sel可以设置在电源线vdd和放大晶体管amp之间。在这种情况下，复位晶体管rst的漏极电连接到电源线vdd和选择晶体管sel的漏极。选择晶体管sel的源极电连接到放大晶体管amp的漏极，并且选择晶体管sel的栅极电连接到行驱动信号线542(参见图1)。放大晶体管amp的源极(像素电路200x的输出端)电连接到垂直信号线543，并且放大晶体管amp的栅极电连接到复位晶体管rst的源极。应当注意，尽管未示出，但是共享一个像素电路200x的像素541的数量可以不是4个。例如，两个或八个像素541可以共享一个像素电路200x。
[0273]
图5示出了多个像素共享单元539和垂直信号线543之间的连接方式的示例。例如，在列方向上并排排列的四个像素共享单元539被划分成四组，并且垂直信号线543连接到四组中的每组。为了便于说明，图5示出了其中四组中的每组包括一个像素共享单元539的示例；然而，四组中的每组可以包括多个像素共享单元539。如上所述，在成像装置1中，在列方向上并排排列的多个像素共享单元539可以被划分成包括一个或多个像素共享单元539的组。例如，垂直信号线543和列信号处理部550连接到每个组，这使得可以从各组同时读出像素信号。或者，在成像装置1中，一条垂直信号线543可以连接到在列方向上并排排列的多个像素共享单元539。在这种场合下，以时分的方式从连接到一条垂直信号线543的多个像素共享单元539依次读出像素信号。
[0274]
[成像装置1的具体构成]
[0275]
图6示出了成像装置1的第一基板100、第二基板200和第三基板300在相对于主面的垂直方向上的截面构成的示例。为了便于理解，图6示意性地示出了组件的位置关系，并且可以与实际截面不同。在成像装置1中，第一基板100、第二基板200和第三基板300按该顺序层叠。成像装置1在第一基板100的背面侧(光入射面侧)上还包括光接收透镜401。滤色器层(未示出)可以设置在光接收透镜401和第一基板100之间。例如，针对每个像素541a、541b、541c和541d设置光接收透镜401。例如，成像装置1是背面照射型成像装置。成像装置1包括布置在中央部分的像素阵列部540和布置在像素阵列部540外部的周边部540b。
[0276]
第一基板100从光接收透镜401的一侧依次包括绝缘膜111、固定电荷膜112、半导体层100s和配线层100t。例如，半导体层100s由硅基板构成。例如，半导体层100s在前表面
(配线层100t的一侧的表面)的一部分及其附近部分中包括p阱层115，并且在p阱层115以外的区域(比p阱层115更深的区域)中包括n型半导体区域114。例如，n型半导体区域114和p阱层115构成pn结光电二极管pd。p阱层115是p型半导体区域。
[0277]
图7a示出了第一基板100的平面构成的示例。图7a主要示出了第一基板100的像素分离部117、光电二极管pd、浮动扩散部fd、vss接触区域118和传输晶体管tr的平面构成。使用图7a与图6一起说明第一基板100的构成。
[0278]
浮动扩散部fd和vss接触区域118设置在半导体层100s的前表面附近。浮动扩散部fd由设置在p阱层115中的n型半导体区域构成。例如，像素541a、541b、541c和541d的浮动扩散部fd(浮动扩散部fd1、fd2、fd3和fd4)彼此靠近地设置在像素共享单元539的中央部分中(图7a)。如下文详细所述，包括在像素共享单元539中的四个浮动扩散部(浮动扩散部fd1、fd2、fd3和fd4)通过第一基板中(更具体地，在配线层100t中)的电连接装置(下文所述的焊盘部120)彼此电连接。此外，浮动扩散部fd通过电装置(下文所述的贯通电极120e)从第一基板100连接到第二基板200(更具体地，从配线层100t连接到配线层200t)。在第二基板200中(更具体地，在配线层200t内部)，浮动扩散部fd通过电装置电连接到放大晶体管amp的栅极和fd转换增益切换晶体管fdg的源极。在本文中，vss接触区域118对应于本公开的“杂质扩散区域”的具体示例。
[0279]
vss接触区域118是电连接到基准电位线vss的区域，并且布置成与浮动扩散部fd分开。例如，在像素541a、541b、541c和541d中，浮动扩散部fd布置在各像素在v方向上的一端，并且vss接触区域118布置在另一端(图7a)。例如，vss接触区域118由p型半导体区域构成。例如，vss接触区域118连接到接地电位或固定电位。因此，基准电位被供给到半导体层100s。
[0280]
第一基板100包括传输晶体管tr以及光电二极管pd、浮动扩散部fd和vss接触区域118。光电二极管pd、浮动扩散部fd、vss接触区域118和传输晶体管tr设置在每个像素541a、541b、541c和541d中。传输晶体管tr设置在半导体层100s的前表面侧(与光入射面侧相反的一侧，第二基板200的一侧)。传输晶体管tr包括传输栅极tg。例如，传输栅极tg包括与半导体层100s的前表面相对的水平部分tgb以及设置在半导体层100s内部的垂直部分tga。垂直部分tga在半导体层100s的厚度方向上延伸。垂直部分tga具有与水平部分tgb接触的一端以及设置在n型半导体区域114内部的另一端。传输晶体管tr由这样的垂直晶体管构成，这抑制了像素信号传输失败的发生，从而可以提高像素信号的读出效率。
[0281]
例如，传输栅极tg的水平部分tgb在h方向上从与垂直部分tga相对的位置朝向像素共享单元539的中央部分延伸(图7a)。这使得可以使到达传输栅极tg的贯通电极(下文所述的贯通电极tgv)在h方向上的位置靠近连接到浮动扩散部fd和vss接触区域118的贯通电极(下文所述的贯通电极120e和121e)在h方向上的位置。例如，设置在第一基板100中的多个像素共享单元539具有彼此相同的构成(图7a)。
[0282]
图8a和图8b示意性地示出了第一基板100和第二基板200的主要部分的构成的另一示例。图8a示出了第一基板100和第二基板200的主要部分的截面构成，并且图8b示出了像素共享单元539的平面构成的示例。
[0283]
传输晶体管tr可以包括平面型晶体管(图8a)。在这种场合下，例如，传输栅极tg设置在半导体层100s的前表面上。例如，传输栅极tg的侧面被侧壁sw覆盖。例如，侧壁sw包含
氮化硅(sin)。栅极绝缘膜(图8a中未示出，下文所述的图19b中的栅极绝缘膜tr
‑
i)设置在半导体层100s和传输栅极tg之间。例如，像素541a、541b、541c和541d的传输栅极tg(传输栅极tg1、tg2、tg3和tg4)被设置为在平面图中围绕浮动扩散部fd(图8b)。
[0284]
半导体层100s包括将像素541a、541b、541c和541d彼此分隔开的像素分离部117。像素分离部117形成为在半导体层100s的法线方向(与半导体层100s的前表面垂直的方向)上延伸。像素分离部117被设置成将像素541a、541b、541c和541d彼此分隔，并且具有平面格子状(图7a和图7b)。例如，像素分离部117将像素541a、541b、541c和541d彼此电气和光学分离。例如，像素分离部117包括遮光膜117a和绝缘膜117b。例如，钨(w)等用于遮光膜117a。绝缘膜117b设置在遮光膜117a和p阱层115或n型半导体区域114之间。例如，绝缘膜117b由氧化硅(sio)构成。例如，像素分离部117具有fti(全沟槽隔离)结构，并且贯通半导体层100s。虽然未示出，但是像素分离部117不限于贯通半导体层100s的fti结构。例如，像素分离部117可以具有未贯通半导体层100s的dti(深沟槽隔离)结构。像素分离部117在半导体层100s的法线方向上延伸，并且形成在半导体层100s的部分区域中。
[0285]
例如，半导体层100s包括第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100s的背面附近，并且布置在n型半导体区域114和固定电荷膜112之间。第二钉扎区域116设置在像素分离部117的侧面上，具体地，设置在像素分离部117和p阱层115或n型半导体区域114之间。例如，第一钉扎区域113和第二钉扎区域116均由p型半导体区域构成。
[0286]
具有负的固定电荷的固定电荷膜112设置在半导体层100s和绝缘膜111之间。空穴累积层的第一钉扎区域113通过由固定电荷膜112感应的电场形成在半导体层100s的光接收面(背面)一侧的界面处。这抑制了由半导体层100s的光接收面一侧的界面态导致的暗电流的产生。例如，固定电荷膜112使用具有负的固定电荷的绝缘膜形成。具有负的固定电荷的绝缘膜的材料的示例包括氧化铪、氧化锆、氧化铝、氧化钛和氧化钽。
[0287]
遮光膜117a设置在固定电荷膜112和绝缘膜111之间。遮光膜117a可以与包括在像素分离部117中的遮光膜117a连续设置。例如，固定电荷膜112和绝缘膜111之间的遮光膜117a选择性地设置在与半导体层100s内部的像素分离部117相对的位置处。绝缘膜111被设置为覆盖遮光膜117a。例如，绝缘膜111由氧化硅构成。
[0288]
设置在半导体层100s和第二基板200之间的配线层100t从半导体层100s一侧开始按顺序包括层间绝缘膜119、焊盘部120和121、钝化膜122、层间绝缘膜123和接合膜124。例如，传输栅极tg的水平部分tgb设置在配线层100t中。层间绝缘膜119设置在半导体层100s的整个前表面上，并且与半导体层100s接触。例如，层间绝缘膜119由氧化硅膜构成。应当注意，配线层100t的构成不限于上述构成，只要配线层100t具有包括配线和绝缘膜的构成即可。在本文中，焊盘部120对应于本公开的“第一共享连接部”的具体示例，并且焊盘部121对应于本公开的“第二共享连接部”的具体示例。
[0289]
图7b示出了焊盘部120和121的构成以及图7a所示的平面构成。焊盘部120和121设置在层间绝缘膜119上的选择性区域中。焊盘部120将像素541a、541b、541c和541d的浮动扩散部fd(浮动扩散部fd1、fd2、fd3和fd4)彼此连接。例如，针对各像素共享单元539在平面图中像素共享单元539的中央部分中布置焊盘部120(图7b)。焊盘部120设置成跨越像素分离部117，并且被布置成叠加在每个浮动扩散部fd1、fd2、fd3和fd4的至少一部分上(图6和图
7b)。具体地，焊盘部120形成于在垂直于半导体层100s的前表面的方向上与共享像素电路200x的多个浮动扩散部fd(浮动扩散部fd1、fd2、fd3、和fd4)中的每个的至少一部分以及形成在共享像素电路200x的多个光电二极管pd(光电二极管pd1、pd2、pd3和pd4)之间的像素分离部117的至少一部分重叠的区域中。层间绝缘膜119包括用于将焊盘部120和每个浮动扩散部fd1、fd2、fd3和fd4彼此电连接的连接通孔120c。连接通孔120c针对每个像素541a、541b、541c和541d设置。例如，焊盘部120的一部分嵌入在连接通孔120c中，以将焊盘部120与每个浮动扩散部fd1、fd2、fd3和fd4彼此电连接。
[0290]
焊盘部121将多个vss接触区域118彼此连接。例如，在v方向上彼此相邻的像素共享单元539中的一个像素共享单元539的像素541c和541d中设置的vss接触区域118以及在另一个像素共享单元539的像素541a和541b中设置的vss接触区域118由焊盘部121彼此电连接。例如，焊盘部121设置成跨越像素分离部117，并且布置成叠加在四个vss接触区域118中的每个vss接触区域118的至少一部分上。具体地，焊盘部121形成于在垂直于半导体层100s的前表面的方向上与多个vss接触区域118中的每个vss接触区域118的至少一部分以及形成在多个vss接触区域118之间的像素分离部117的至少一部分重叠的区域中。层间绝缘膜119包括用于将焊盘部121和每个vss接触区域118彼此电连接的连接通孔121c。连接通孔121c针对每个像素541a、541b、541c和541d设置。例如，焊盘部121的一部分嵌入在连接通孔121c中，以将焊盘部121和每个vss接触区域118彼此电连接。例如，在v方向上并排排列的多个像素共享单元539中的每个像素共享单元539的焊盘部120和焊盘部121在h方向上布置在大致相同的位置处(图7b)。图9示出了焊盘部120和121的构成的另一示例。侧壁sw也可以以这种方式设置在焊盘部120和121的侧面以及传输栅极tg的侧面上。
[0291]
设置焊盘部120使得可以在整个芯片中减少用于从浮动扩散部fd连接到像素电路200x(例如，放大晶体管amp的栅电极)的配线。同样地，设置焊盘部121使得可以减少整个芯片中向每个vss接触区域118供给电位的配线。这可以实现整个芯片面积的减小、抑制小型化像素中的配线之间的电干扰、通过组件数量的减少来降低成本等。
[0292]
可以在第一基板100和第二基板200的期望位置处设置焊盘部120和121。具体地，可以在配线层100t和半导体层200s的绝缘区域212中的一个中设置焊盘部120和121。在焊盘部120和121设置在配线层100t中的情况下，焊盘部120和121可以与半导体层100s直接接触。具体地，焊盘部120和121可以被构造成直接连接到浮动扩散部fd和/或vss接触区域118中的每个的至少一部分。另外，可以采用其中从连接到焊盘部120和121的浮动扩散部fd和/或vss接触区域118中的每个设置连接通孔120c和121c并且焊盘部120和121设置在配线层100t和半导体层200s的绝缘区域212的期望位置处的构成。
[0293]
特别地，在焊盘部120和121设置在配线层100t中的情况下，可以减少半导体层200s的绝缘区域212中连接到浮动扩散部fd和/或vss接触区域118的配线。这使得可以减小形成有像素电路200x的第二基板200的用于形成将浮动扩散部fd连接到像素电路200x的贯通配线的绝缘区域212的面积。因此，可以确保第二基板200的形成有像素电路200x的较大面积。通过确保像素电路200x的面积可以形成较大的像素晶体管，并且有助于降低噪声等带来的图像质量的改善。
[0294]
特别地，在像素分离部117使用fti结构的情况下，浮动扩散部fd和/或vss接触区域118优选设置在各个像素541中；因此，使用焊盘部120和121的构成可以显著减少将第一
基板100和第二基板200彼此连接的配线。
[0295]
另外，如图7b所示，例如，与多个浮动扩散部fd连接的焊盘部120和与多个vss接触区域118连接的焊盘部121在v方向上交替地线性排列。另外，焊盘部120和121形成在由多个光电二极管pd、多个传输栅极tg和多个浮动扩散部fd围绕的位置处。这使得可以在形成有多个元件的第一基板100中自由地布置除浮动扩散部fd和vss接触区域118以外的元件，并且提高整个芯片的布局效率。另外，确保形成在每个像素共享单元539中的元件布局的对称性，这可以抑制像素541的特性变化。
[0296]
例如，焊盘部120和121由多晶硅(poly si)，更具体地，掺杂有杂质的掺杂多晶硅构成。焊盘部120和121优选由诸如多晶硅、钨(w)、钛(ti)和氮化钛(tin)等具有高耐热性的导电材料构成。这使得可以在将第二基板200的半导体层200s接合到第一基板100之后形成像素电路200x。下面说明其原因。应当注意，在下面的说明中，将在第一基板100接合到第二基板200的半导体层200s之后形成像素电路200x的方法称为第一制造方法。
[0297]
在本文中，可以想到在第二基板200中形成像素电路200x，然后将像素电路200x接合到第一基板100(在下文中，称为第二制造方法)。在第二制造方法中，在第一基板100的前表面(配线层100t的前表面)和第二基板200的前表面(配线层200t的前表面)上预先形成用于电连接的电极。在第一基板100和第二基板200接合在一起时，同时，形成在第一基板100的前表面和第二基板200的前表面上用于电连接的电极彼此接触。因此，在包括在第一基板100中的配线和包括在第二基板200中的配线之间形成电连接。因此，使用第二制造方法构造成像装置1可以使用与第一基板100和第二基板200的构成相对应的适当的工艺进行制造，并且制造具有高质量和高性能的成像装置。
[0298]
在这种第二制造方法中，在将第一基板100和第二基板200接合在一起时，用于接合的制造装置可能会导致对准误差。另外，例如，第一基板100和第二基板200分别具有约数十厘米的直径，并且在将第一基板100与第二基板200接合在一起时，基板的膨胀和收缩会发生在第一基板100和第二基板200的各部分的微观区域中。基板的膨胀和收缩是由基板彼此接触的时间的轻微偏差导致的。由于第一基板100和第二基板200的这种膨胀和收缩，可能会在第一基板100的前表面和第二基板200的前表面上形成的用于电连接的电极的位置处发生误差。在第二制造方法中，即使发生这种误差，也优选使第一基板100和第二基板200的电极彼此接触。具体地，考虑到上述误差，使第一基板100和第二基板200的电极中的至少一者较大、优选两者都较大。因此，在使用第二制造方法的情况下，例如，形成在第一基板100或第二基板200的前表面上的电极的尺寸(基板平面方向上的尺寸)变得比从第一基板100或第二基板200的内部在厚度方向上延伸到前表面的内部电极的尺寸更大。
[0299]
另一方面，焊盘部120和121由具有耐热性的导电材料构成，这使得可以使用上述第一制造方法。在第一制造方法中，在形成包括光电二极管pd、传输晶体管tr等的第一基板100之后，将第一基板100和第二基板200(半导体层2000s)接合在一起。在这种场合下，第二基板200处于其中尚未形成包括在像素电路200x中的有源元件和配线层等图案的状态。第二基板200处于形成该图案之前的状态；因此，即使在第一基板100与第二基板200接合在一起时在接合位置处发生误差，也不会由这种接合误差导致第一基板100的图案和第二基板200的图案之间的对准误差。其原因在于，第二基板200的图案是在将第一基板100和第二基板200接合在一起之后形成的。应当注意，在形成第二基板的图案时，例如，在用于图案形成
的曝光装置中，该图案被形成为与第一基板上形成的图案对准。由于上述原因，在第一制造方法中，第一基板100和第二基板200之间的接合位置的误差在成像装置1的制造中不是问题。基于同样的原因，在第一制造方法中，第二制造方法中导致的基板的膨胀和收缩引起的误差在成像装置1的制造中也不是问题。
[0300]
在第一制造方法中，在以这种方式将第一基板100和第二基板200(半导体层200s)接合在一起之后，在第二基板200上形成有源元件。之后，形成贯通电极120e和121e以及贯通电极tgv(图6)。在贯通电极120e、121e和tgv的形成中，例如，通过曝光装置利用缩小投影曝光(reduction
‑
projection exposure)从第二基板200上方形成贯通电极的图案。利用了缩小投影曝光；因此，即使在第二基板200和曝光装置之间发生对准误差，第二基板200的误差大小也仅为上述第二制造方法中的误差的几分之一(缩小投影曝光放大率的倒数)。因此，通过使用第一制造方法构造成像装置1，在第一基板100和第二基板200中形成的元件之间的对准变得容易，这使得可以制造具有高质量和高性能的成像装置。
[0301]
使用这种第一制造方法制造的成像装置1具有与由第二制造方法制造的成像装置不同的特性。具体地，在由第一制造方法制造的成像装置1中，例如，贯通电极120e、121e和tgv均具有从第二基板200到第一基板100的大致恒定的厚度(基板平面方向上的尺寸)。或者，在贯通电极120e、121e和tgv均具有锥形形状的情况下，它们具有具备恒定斜率的锥形形状。在包括这种贯通电极120e、121e和tgv的成像装置1中，容易使像素541小型化。
[0302]
在本文中，在通过第一制造方法制造成像装置1的情况下，在将第一基板100和第二基板200(半导体层200s)接合在一起之后，在第二基板200上形成有源元件；因此，形成有源元件所需的加热工序也会影响第一基板100。由于该原因，如上所述，设置在第一基板100中的焊盘部120和121优选使用具有高耐热性的导电材料。例如，焊盘部120和121优选使用具有比第二基板200的配线层200t中包括的至少一些配线材料的熔点更高的熔点(即，更高的耐热性)的材料。例如，焊盘部120和121使用诸如掺杂多晶硅、钨、钛、氮化钛等具有高耐热性的导电材料。这使得可以使用上述第一制造方法制造成像装置1。
[0303]
焊盘部120和121可以由诸如氮化钽(tan)、铝(al)和铜(cu)等金属材料构成。
[0304]
例如，钝化膜122设置在半导体层100s的整个前表面上，以覆盖焊盘部120和121(图6)。例如，钝化膜122由氮化硅(sin)膜构成。层间绝缘膜123隔着钝化膜122覆盖焊盘部120和121。例如，层间绝缘膜123设置在半导体层100s的整个前表面上。例如，层间绝缘膜123由氧化硅(sio)膜构成。接合膜124设置在第一基板100(具体地，配线层100t)和第二基板200之间的接合面上。即，接合膜124与第二基板200接触。接合膜124设置在第一基板100的整个主面上。例如，接合膜124由氮化硅膜构成。
[0305]
例如，光接收透镜401隔着固定电荷膜112和绝缘膜111与半导体层100s相对(图6)。例如，光接收透镜401设置在与每个像素541a、541b、541c和541d的光电二极管pd相对的位置处。
[0306]
第二基板200从第一基板100侧开始按顺序包括半导体层200s和配线层200t。半导体层200s由硅基板构成。在半导体层200s中，在厚度方向上设置有阱区域211。例如，阱区域211是p型半导体区域。第二基板200包括针对每个像素共享单元539布置的像素电路200x。例如，像素电路200x设置在半导体层200s的前表面侧(配线层200t侧)。在成像装置1中，第二基板200接合到第一基板100，以使第二基板200的背面侧(半导体层200s侧)与第一基板
100的前表面侧(配线层100t侧)相对。即，第二基板200以面对背的方式接合到第一基板100。
[0307]
图10～图14示意性地示出了第二基板200的平面构成的示例。图10示出了设置在半导体层200s的前表面附近的像素电路200x的构成。图11示意性地示出了配线层200t(具体地，下文所述的第一配线层w1)、连接到配线层200t的半导体层200s以及第一基板100的各部分的构成。图12～图14分别示出了配线层200t的平面构成的示例。下面使用图10～图14以及图6一起说明第二基板200的构成。在图10和图11中，由虚线表示光电二极管pd的外形(像素分离部117与光电二极管pd之间的边界)，并且由点虚线表示在与像素电路200x中包括的每个晶体管的栅电极重叠的部分中的半导体层200s与元件分离区域213或绝缘区域212之间的边界。在与放大晶体管amp的栅电极重叠的部分中，半导体层200s与元件分离区域213之间的边界以及元件分离区域213与绝缘区域212之间的边界设置在沟道宽度方向上的一侧。下面使用图10～图14以及图6一起说明第二基板200的构成。
[0308]
第二基板200包括分割半导体层200s的绝缘区域212和设置在半导体层200s的厚度方向上的一部分中的元件分离区域213(图6)。例如，在h方向上彼此相邻的两个像素电路200x之间设置的绝缘区域212中，布置有连接到两个像素电路200x的两个像素共享单元539的贯通电极120e和121e以及贯通电极tgv(贯通电极tgv1、tgv2、tgv3和tgv4)(图11)。在本文中，贯通电极120e对应于本公开的“第一贯通电极”的具体示例，并且贯通电极121e对应于本公开的“第二贯通电极”的具体示例。
[0309]
绝缘区域212具有与半导体层200s的厚度大致相同的厚度(图6)。半导体层200s被绝缘区域212分割。贯通电极120e和121e以及贯通电极tgv布置在绝缘区域212中。例如，绝缘区域212由氧化硅构成。
[0310]
贯通电极120e和121e被设置成在厚度方向上贯通绝缘区域212。贯通电极120e和121e的上端连接到配线层200t的配线(下文所述的第一配线层w1、第二配线层w2、第三配线层w3和第四配线层w4)。贯通电极120e和121e被设置成贯通绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122，并且其下端连接到焊盘部120和121(图6)。贯通电极120e将焊盘部120与像素电路200x彼此电连接。即，第一基板100的浮动扩散部fd通过贯通电极120e电连接到第二基板200的像素电路200x。贯通电极121e将焊盘部121与配线层200t的基准电位线vss彼此电连接。即，第一基板100的vss接触区域118通过贯通电极121e电连接到第二基板200的基准电位线vss。
[0311]
贯通电极tgv被设置成在厚度方向上贯通绝缘区域212。贯通电极tgv的上端连接到配线层200t的配线。贯通电极tgv被设置成贯通绝缘区域212、接合膜124、层间绝缘膜123、钝化膜122和层间绝缘膜119，并且其下端连接到传输栅极tg(图6)。这种贯通电极tgv将每个像素541a、541b、541c和541d的传输栅极tg(传输栅极tg1、tg2、tg3或tg4)与配线层200t的配线(行驱动信号线542的一部分，具体地，下文所述的图11中的配线trg1、trg2、trg3或trg4)彼此电连接。即，第一基板100的传输栅极tg通过贯通电极tgv电连接到第二基板200的配线trg，以将驱动信号传送到每个传输晶体管tr(传输晶体管tr1、tr2、tr3和tr4)。
[0312]
绝缘区域212是用于将用于将第一基板100和第二基板200彼此电连接的贯通电极120e和121e以及贯通电极tgv与半导体层200s绝缘的区域。例如，在h方向上彼此相邻的两
个像素电路200x(像素共享单元539)之间设置的绝缘区域212中，布置有连接到两个像素电路200x的贯通电极120e和121e以及贯通电极tgv(贯通电极tgv1、tgv2、tgv3和tgv4)。例如，绝缘区域212被设置成在v方向上延伸(图8和图9)。在本文中，设计传输栅极tg的水平部分tgb的布置，使得与垂直部分tga的位置相比，将贯通电极tgv在h方向上的位置布置为更靠近贯通电极120e和121e在h方向上的位置(图7a和图9)。例如，贯通电极tgv布置于在h方向上与贯通电极120e和120e大致相同的位置。这使得可以在在v方向上延伸的绝缘区域212中一起设置贯通电极120e和121e以及贯通电极tgv。作为另一布置例，可以想到水平部分tgb仅设置在叠加在垂直部分tga上的区域中。在这种情况下，贯通电极tgv形成在垂直部分tga的大致正上方，并且例如，贯通电极tgv布置在每个像素541的h方向和y方向上的大致中央部分中。在这种场合下，贯通电极tgv在h方向上的位置与贯通电极120e和121e在h方向上的位置显著偏离。例如，绝缘区域212设置在例如贯通电极tgv以及贯通电极120e和121e周围，以将它们与其附近的半导体层200s电绝缘。在贯通电极tgv在h方向上的位置与贯通电极120e和121e在h方向上的位置显著彼此分离的情况下，需要在贯通电极120e、121e和tgv中的每个的周围独立设置绝缘区域212。因此，半导体层200s被细分。与此相比，其中贯通电极120e和121e以及贯通电极tgv一起布置于在v方向上延伸的绝缘区域212中的布局允许半导体层200s在h方向上的尺寸增加。这使得可以确保半导体层200s中的半导体元件形成区域的较大面积。因此，例如，可以增加放大晶体管amp的尺寸并且降低噪声。
[0313]
另外，在成像装置1中，第一基板100包括焊盘部120；因此，针对每个像素共享单元539设置贯通电极120e。此外，第一基板100包括焊盘部121；因此，针对每四个像素(像素541a、541b、541c和541d)设置贯通电极121e。这使得可以减少贯通电极120e和121e的数量，并且使绝缘区域212变小。下面说明其原因。
[0314]
图15a和图15b示意性地示出了第一基板100和第二基板200的主要部分的构成的另一示例。图15a示出了第一基板100和第二基板200的主要部分的截面构成，并且图15b示出了像素共享单元539的平面构成的示例。
[0315]
如图15a所示，可以在第二基板200中设置用于将像素541a、541b、541c和541d的浮动扩散部fd(浮动扩散部fd1、fd2、fd3和fd4)彼此电连接的配线。例如，像素541a、541b、541c和541d的浮动扩散部fd通过第二基板200的配线层200t的配线(例如，第一配线层w1)彼此连接。另外，用于将像素541a、541b、541c和541d的vss接触区域118彼此电连接的配线可以设置在第二基板200中。在这种情况下，贯通电极120e连接到像素541a、541b、541c和541d的浮动扩散部fd1、fd2、fd3和fd4，并且贯通电极121e连接到像素541a、541b、541c和541d的vss接触区域118。因此，针对四个像素(像素541a、541b、541c和541d)中的每个设置一个贯通电极120e和一个贯通电极121e(图15b)。在贯通电极120e的数量和贯通电极121e的数量增加的情况下，绝缘区域212变大。
[0316]
相反，焊盘部120和121设置在第一基板100中，这允许针对每四个像素(像素541a、541b、541c和541d)布置贯通电极120e和121e(图8a和图8b)。因此，与图15a和图15b所示的构成相比，可以减少贯通电极的数量并且使绝缘区域212变小。这使得可以增加放大晶体管amp的形成面积，并且降低噪声。另外，减少贯通电极的数量可以提高布局的自由度。例如，这可以减小寄生电容。
[0317]
元件分离区域213设置在半导体层200s的前表面侧。元件分离区域213具有sti(浅
沟槽隔离)结构。在元件分离区域213中，在厚度方向(垂直于第二基板200的主面的方向)上挖掘半导体层200s，并且绝缘膜被嵌入在挖掘部分中。例如，绝缘膜由氧化硅构成。元件分离区域213根据像素电路200x的布局实现包括在像素电路200x中的多个晶体管之间的元件分离。半导体层200s(具体地，阱区域211)延伸到元件分离区域213的下方(半导体层200s的深部)。
[0318]
在下文中，参照图7a、图7b和图10对第一基板100中的像素共享单元539的外形形状(基板平面方向上的外形形状)和第二基板200中的像素共享单元539的外形形状之间的区别给出说明。
[0319]
在成像装置1中，像素共享单元539设置在第一基板100和第二基板200两者上。例如，设置在第一基板100中的像素共享单元539的外形形状和设置在第二基板200中的像素共享单元539的外形形状彼此不同。
[0320]
在图7a和图7b中，由点划线表示每个像素541a、541b、541c和541d的外形线，并且由粗线表示像素共享单元539的外形线。例如，第一基板100的像素共享单元539包括在h方向上彼此相邻布置的两个像素541(像素541a和541b)以及在v方向上与其相邻布置的两个像素541(像素541c和541d)。即，第一基板100的像素共享单元539包括两行
×
两列的四个相邻的像素541，并且第一基板100的像素共享单元539具有大致正方形的外形形状。在像素阵列部540中，这种像素共享单元539在h方向上以两个像素间距(对应于两个像素541的间距)并且在v方向上以两个像素间距(对应于两个像素541的间距)彼此相邻地布置。
[0321]
在图10和图11中，由点划线表示每个像素541a、541b、541c和541d的外形线，并且由粗线表示像素共享单元539的外形线。例如，第二基板200的像素共享单元539的外形形状在h方向上小于第一基板100的像素共享单元539的外形形状，并且在v方向上大于第一基板100的像素共享单元539的外形形状。例如，第二基板200的像素共享单元539形成为在h方向上具有与一个像素相对应的尺寸(区域)，并且形成为在v方向上具有与四个像素相对应的尺寸。即，第二基板200的像素共享单元539形成为具有与以一行
×
四列排列的相邻像素相对应的尺寸，并且第二基板200的像素共享单元539具有大致矩形的外形形状。
[0322]
例如，在每个像素电路200x中，选择晶体管sel、放大晶体管amp、复位晶体管rst和fd转换增益切换晶体管fdg按该顺序在v方向上并排布置(图10)。如上所述，每个像素电路200x的外形形状被设置为大致矩形形状，这使得可以在一个方向(图10中的v方向)上并排布置四个晶体管(选择晶体管sel、放大晶体管amp、复位晶体管rst和fd转换增益切换晶体管fdg)。这使得可以在一个扩散区域(连接到电源线vdd的扩散区域)中共享放大晶体管amp的漏极和复位晶体管rst的漏极。例如，可以将每个像素电路200x的形成区域设置成大致正方形形状(参见下文所述的图57)。在这种情况下，两个晶体管被布置在一个方向上，这使得难以在一个扩散区域中共享放大晶体管amp的漏极和复位晶体管rst的漏极。因此，通过将像素电路200x的形成区域设置为大致矩形形状可以容易地将四个晶体管布置为彼此靠近，并且可以使像素电路200x的形成区域变小。即，可以使像素小型化。另外，在不需要使像素电路200x的形成区域变小的情况下，可以使放大晶体管amp的形成区域变大，并且降低噪声。
[0323]
例如，除了选择晶体管sel、放大晶体管amp、复位晶体管rst和fd转换增益切换晶体管fdg之外，连接到基准电位线vss的vss接触区域218也被设置在半导体层200s的前表面
附近。例如，vss接触区域218由p型半导体区域构成。vss接触区域218通过配线层200t的配线和贯通电极121e电连接到第一基板100(半导体层100s)的vss接触区域118。例如，该vss接触区域218隔着元件分离区域213设置在与fd转换增益切换晶体管fdg的源极相邻的位置处(图10)。
[0324]
接下来，参照图7b和图10说明设置在第一基板100中的像素共享单元539和设置在第二基板200中的像素共享单元539之间的位置关系。例如，第一基板100的在v方向上并排排列的两个像素共享单元539之中的一个(例如，图7b中的纸面上侧的)像素共享单元539连接到第二基板200的在h方向上并排排列的两个像素共享单元539中的一个(例如，图10中的纸面左侧的)像素共享单元539。例如，第一基板100的在v方向上并排排列的两个像素共享单元539之中的另一个(例如，图7b中的纸面下侧的)像素共享单元539连接到第二基板200的在h方向上并排排列的两个像素共享单元539中的另一个(例如，图10中的纸面右侧的)像素共享单元539。
[0325]
例如，在第二基板200的在h方向上并排排列的两个像素共享单元539中，一个像素共享单元539的内部布局(晶体管等的布置)大致等同于通过使另一个像素共享单元539的内部布局在v方向和h方向上反转而获得的布局。下面说明通过该布局实现的效果。
[0326]
在第一基板100的在v方向上并排排列的两个像素共享单元539中，每个焊盘部120布置在像素共享单元539的外形形状的中央部分，即，像素共享单元539的在v方向和h方向上的中央部分中(图7b)。另一方面，如上所述，第二基板200的像素共享单元539具有在v方向上较长的大致矩形的外形形状；因此，例如，连接到焊盘部120的放大晶体管amp布置在从像素共享单元539的在v方向上的中央向纸面的上侧偏离的位置处。例如，在第二基板200的在h方向上并排排列的两个像素共享单元539的内部布局相同的情况下，一个像素共享单元539的放大晶体管amp和焊盘部120(例如，图7b中的纸面上侧的像素共享单元539的焊盘部120)之间的距离相对较短。然而，另一个像素共享单元539的放大晶体管amp和焊盘部120(例如，图7b中的纸面下侧的像素共享单元539的焊盘部120)之间的距离较长。因此，放大晶体管amp和焊盘部120之间的连接所需的配线面积增加，这可能使像素共享单元539的配线布局复杂化。这可能影响成像装置1的小型化。
[0327]
相反，第二基板200的在h方向上并排排列的两个像素共享单元539的内部布局至少在v方向上彼此反转，这使得可以缩短两个像素共享单元539两者的放大晶体管amp和焊盘部120之间的距离。因此，与其中第二基板200的在h方向上并排排列的两个像素共享单元539的内部布局相同的构成相比，成像装置1容易小型化。应当注意，第二基板200的多个像素共享单元539中的每个像素共享单元539的平面布局在图8所示的范围内左右对称；然而，包括下文所述的图11所示的第一配线层w1的布局的布局是左右不对称的。
[0328]
另外，优选的是，第二基板200的在h方向上并排排列的两个像素共享单元539的内部布局也在h方向上彼此反转。下面说明其原因。如图11所示，第二基板200的在h方向上并排排列的两个像素共享单元539分别连接到第一基板100的焊盘部120和121。例如，焊盘部120和121布置于第二基板200的在h方向上并排排列的两个像素共享单元539在h方向上的中央部分中(在h方向上并排排列的两个像素共享单元539之间)。因此，第二基板200的在h方向上并排排列的两个像素共享单元539的内部布局也在h方向上彼此反转，这使得可以减小第二基板200的多个像素共享单元539中的每个像素共享单元539与焊盘部120和121之间
的距离。即，更容易使成像装置1小型化。
[0329]
另外，第二基板200的像素共享单元539的外形线的位置可以不与第一基板100的像素共享单元539中的一个像素共享单元539的外形线的位置对准。例如，在第二基板200的在h方向上并排排列的两个像素共享单元539中，一个(例如，图11中的纸面左侧的)像素共享单元539在v方向上的一条(例如，图11中的纸面上侧的)外形线布置在对应的第一基板100的像素共享单元539(例如，图7b中的纸面上侧)在v方向上的一条外形线的外侧。另外，在第二基板200的在h方向上并排排列的两个像素共享单元539中，另一个(例如，图11中的纸面右侧的)像素共享单元539在v方向上的另一条(例如，图11中的纸面下侧的)外形线布置在对应的第一基板100的像素共享单元539(例如，图7b中的纸面下侧)在v方向上的另一条外形线的外侧。使第二基板200的像素共享单元539和第一基板100的像素共享单元539彼此相对地布置使得可以缩短放大晶体管amp和焊盘部120之间的距离。这容易使成像装置1小型化。
[0330]
另外，第二基板200的多个像素共享单元539的外形线的位置可以不对准。例如，第二基板200的在h方向上并排排列的两个像素共享单元539布置成其中在v方向上的外形线的位置偏离的状态。这使得可以缩短放大晶体管amp和焊盘部120之间的距离。这容易使成像装置1小型化。
[0331]
参照图7b和图11对像素阵列部540中的像素共享单元539的重复排列给出说明。第一基板100的像素共享单元539具有在h方向上与两个像素541相对应的尺寸以及在v方向上与两个像素541相对应的尺寸(图7b)。例如，在第一基板100的像素阵列部540中，具有与四个像素相对应的尺寸的像素共享单元539在h方向上以两个像素间距(对应于两个像素541的间距)并且在v方向上以两个像素间距(对应于两个像素541的间距)彼此相邻地重复排列。或者，在第一基板100的像素阵列部540中，可以设置有作为在v方向上彼此相邻布置的两个像素共享单元539的一对像素共享单元539。例如，在第一基板100的像素阵列部540中，该对像素共享单元539在h方向上以两个像素间距(对应于两个像素541的间距)并且在v方向上以四个像素间距(对应于四个像素541的间距)彼此相邻地重复排列。第二基板200的像素共享单元539具有h方向上与一个像素541相对应的尺寸以及在v方向上与四个像素541相对应的尺寸(图11)。例如，在第二基板200的像素阵列部540中，设置有一对像素共享单元539，该对像素共享单元539包括大小与四个像素541相对应的两个像素共享单元539。像素共享单元539在h方向上彼此相邻地布置，并且布置为在v方向上偏离。例如，在第二基板200的像素阵列部540中，该对像素共享单元539在h方向上以两个像素间距(对应于两个像素541的间距)并且在v方向上以四个像素间距(对应于四个像素541的间距)无间隙地彼此相邻地重复排列。像素共享单元539的这种重复排列使得可以无间隙地排列像素共享单元539。这容易使成像装置1小型化。
[0332]
例如，放大晶体管amp优选具有诸如鳍(fin)型等三维结构(图6)。例如，fin型放大晶体管amp包括由半导体层200s的一部分构成的鳍、具有围绕鳍的三个平坦表面的栅电极以及设置在栅电极和鳍之间的栅极绝缘膜。具有三维结构的晶体管是其中设置有与沟道相对的栅电极的多个平坦表面的晶体管或者其中栅电极的弯曲表面设置在沟道周围的晶体管。在这种具有三维结构的晶体管具有与平面型晶体管相同的占有面积(图10中的占用面积)的情况下，与平面型晶体管相比，可以增加晶体管中的有效栅极宽度。因此，大量电流流
过具有三维结构的晶体管，以增大跨导(transconductance)gm。这使得与平面型晶体管相比，可以提高具有三维结构的晶体管的操作速度。另外，可以降低rn(随机噪声)。另外，与平面型晶体管相比，具有三维结构的晶体管具有更大的栅极面积，这降低了rts(随机电报信号)噪声。
[0333]
将这种具有三维结构的晶体管用于放大晶体管amp、选择晶体管sel、复位晶体管rst和fd传输晶体管fdg中的至少一者可以改善晶体管特性，例如，以提高图像质量。特别地，放大晶体管amp包括具有三维结构的晶体管，这使得可以有效地降低噪声并且提高图像质量。另外，放大晶体管amp、选择晶体管sel、复位晶体管rst和fd传输晶体管fdg全部都可以使用具有三维结构的晶体管来构造。在这种场合下，容易制造像素电路200x。
[0334]
图16a～16g示出了图6所示的放大晶体管amp的构成的另一示例。例如，放大晶体管amp包括半导体层amp
‑
s、设置在半导体层amp
‑
s周围的栅电极amp
‑
g以及设置在栅电极amp
‑
g和半导体层amp
‑
s之间的栅极绝缘膜amp
‑
i。在放大晶体管amp由fin型晶体管构成的情况下，包括在鳍中的半导体层amp
‑
s可以与半导体层amp
‑
s周围的半导体层200s分开设置(图16a)。或者，鳍的高度方向上的一部分可以从栅电极amp
‑
g露出(图16b)。另外，放大晶体管amp可以具有双栅结构(图16c)。具有双栅结构的放大晶体管amp包括隔着鳍彼此相对的一对栅电极(栅电极amp
‑
g1和amp
‑
g2)。或者，放大晶体管amp可以具有单栅结构(图16d)。放大晶体管amp可以具有gaa(栅极全包围)结构(图16e)。在具有gaa结构的放大晶体管amp中，半导体层amp
‑
s的整个外周被栅电极amp
‑
g包围。或者，放大晶体管amp可以具有垂直gaa结构(图16f)。放大晶体管amp可以具有横向gaa结构、纳米线(nanowire)型(图16g)或纳米片(nanosheet)型(未示出)。放大晶体管amp可以由如图8a等所示的平面型晶体管构成。
[0335]
例如，配线层200t包括钝化膜221、层间绝缘膜222和多条配线(第一配线层w1、第二配线层w2、第三配线层w3和第四配线层w4)。例如，钝化膜221与半导体层200s的前表面接触，并且覆盖半导体层200s的整个前表面。钝化膜221覆盖选择晶体管sel、放大晶体管amp、复位晶体管rst和fd转换增益切换晶体管fdg的各个栅电极。层间绝缘膜222设置在钝化膜221和第三基板300之间。多条配线(第一配线层w1、第二配线层w2、第三配线层w3和第四配线层w4)通过层间绝缘膜222分开。例如，层间绝缘膜222由氧化硅构成。
[0336]
在配线层200t中，例如，第一配线层w1、第二配线层w2、第三配线层w3、第四配线层w4以及接触部201和202从半导体层200s的一侧开始按该顺序设置，并且通过层间绝缘膜222彼此绝缘。层间绝缘膜222包括将第一配线层w1、第二配线层w2、第三配线层w3或者第四配线层w4与其下方的层彼此连接的多个连接部。连接部是其中导电材料被嵌入在设置在层间绝缘膜222中的连接孔中的部分。例如，层间绝缘膜222包括将第一配线层w1与半导体层200s的vss接触区域218彼此连接的连接部218v。连接部218v设置在与半导体层200s相对的位置处。
[0337]
例如，将第二基板200的元件彼此连接的这种连接部(例如，连接部218v)的孔径不同于贯通电极120e、121e和tgv的孔径。这和连接部的孔径与贯通电极120e、1211e和tgv的孔径相同的情况相比，可以提高设计的自由度。特别地，将第二基板200的元件彼此连接的连接部的孔径优选小于贯通电极120e和121e以及贯通电极tgv的孔径。下面说明其原因。
[0338]
图17示出了连接部218v和贯通电极120e的尺寸之间的关系。连接部218v具有高度dv(层间绝缘膜222的厚度方向上的尺寸)和孔径lv。贯通电极120e具有高度de和孔径le。孔
径lv和le分别表示当连接部218v和贯通电极120e的孔径在层间绝缘膜222的厚度方向上变化时孔径变得最大的部分的尺寸。设置在第二基板200中，更具体地，设置在配线层200t中的连接部218v的高度dv小于将第一基板100和第二基板200彼此连接的贯通电极120e的高度de。例如，连接部218v的孔径lv被设计为使连接部218v的纵横比(dv/lv)与贯通电极120e的纵横比(de/le)大致相同。如下文详细所述的，将第二基板200的元件彼此连接的连接部的纵横比以及将第一基板100和第二基板200彼此连接的贯通电极120e、121e和tgv的纵横比彼此接近，这使得可以在一个蚀刻过程中形成它们。
[0339]
例如，贯通电极120e通过第一配线层w1连接到放大晶体管amp的栅极和fd转换增益切换晶体管fdg的源极(具体地，到达fd转换增益切换晶体管fdg的源极的连接孔)。例如，第一配线层w1将贯通电极121e与连接部218v彼此连接，这使得半导体层200s的vss接触区域218与半导体层100s的vss接触区域118彼此电连接。
[0340]
接下来，参照图12～图14对配线层200t的平面构成进行说明。图12示出了第一配线层w1和第二配线层w2的平面构成的示例。图138示出了第二配线层w2和第三配线层w3的平面构成的示例。图14示出了第三配线层w3和第四配线层w4的平面构成的示例。
[0341]
例如，第三配线层w3包括在h方向(行方向)上延伸的配线trg1、trg2、trg3和trg4、sell、rstl和fdgl(图13)。这些配线对应于参照图4所述的多条行驱动信号线542。配线trg1、trg2、trg3和trg4分别向传输栅极tg1、tg2、tg3和tg4传送驱动信号。配线trg1、trg2、trg3和trg4通过第二配线层w2、第一配线层w1和贯通电极120e分别连接到传输栅极tg1、tg2、tg3和tg4。配线sell向选择晶体管sel的栅极传送驱动信号，配线rstl向复位晶体管rst的栅极传送驱动信号，并且配线fdgl向fd转换增益切换晶体管fdg的栅极传送驱动信号。配线sell、rstl和fdgl通过第二配线层w2、第一配线层w1和连接部分别连接到选择晶体管sel、复位晶体管rst和fd转换增益切换晶体管fdg的栅极。
[0342]
例如，第四配线层w4包括在v方向(列方向)上延伸的电源线vdd、基准电位线vss和垂直信号线543(图14)。电源线vdd通过第三配线层w3、第二配线层w2、第一配线层w1和连接部连接到放大晶体管amp的漏极和复位晶体管rst的漏极。基准电位线vss通过第三配线层w3、第二配线层w2、第一配线层w1和连接部218v连接到vss接触区域218。另外，基准电位线vss通过第三配线层w3、第二配线层w2、第一配线层w1、贯通电极121e和焊盘部121连接到第一基板100的vss接触区域118。垂直信号线543通过第三配线层w3、第二配线层w2、第一配线层w1和连接部连接到选择晶体管sel的源极(vout)。
[0343]
接触部201和202可以设置在平面图中与像素阵列部540重叠的位置处(例如，图3)，或者可以设置在像素阵列部540外部的周边部540b中(例如，图6)。接触部201和202设置在第二基板200的前表面(配线层200t一侧的表面)。例如，接触部201和202由诸如cu(铜)和al(铝)等金属构成。接触部201和202暴露在配线层200t的前表面(第三基板300一侧的表面)上。接触部201和202用于第二基板200和第三基板300之间的电连接以及第二基板200和第三基板300之间的接合。
[0344]
图6示出了其中周边电路设置在第二基板200的周边部540b中的示例。周边电路可以包括行驱动部520的一部分、列信号处理部550的一部分等。另外，如图3所示，周边电路可以不布置在第二基板200的周边部540b中，并且连接孔部h1和h2可以布置在像素阵列部540附近。
[0345]
例如，第三基板300从第二基板200一侧开始按顺序包括配线层300t和半导体层300s。例如，半导体层300s的前表面设置在第二基板200一侧。半导体层300s由硅基板构成。电路设置在半导体层300s的前表面侧的一部分中。具体地，例如，输入部510a、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510b的至少一部分设置在半导体层300s的前表面侧的一部分中。例如，设置在半导体层300s和第二基板200之间的配线层300t包括层间绝缘膜、由层间绝缘膜分开的多个配线层以及接触部301和302。接触部301和302暴露在配线层300t的前表面(第二基板200一侧的表面)上。接触部301连接到第二基板200的接触部201，并且接触部302连接到第二基板200的接触部202。接触部301和302电连接到半导体层300s中形成的电路(例如，输入部510a、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510b中的至少一者)。例如，接触部301和302由诸如cu(铜)和铝(al)等金属构成。例如，外部端子ta通过连接孔部h1连接到输入部510a，并且外部端子tb通过连接孔部h2连接到输出部510b。
[0346]
[成像装置1的制造方法]
[0347]
接下来，使用图18～图21f对成像装置1的制造方法的示例的进行说明。
[0348]
首先，如图18a所示，形成p阱层115、n型半导体区域114、像素分离部117和传输晶体管tr。在形成p阱层115、n型半导体区域114和像素分离部117之后，在半导体层100s中形成传输晶体管tr。例如，在传输栅极tg的侧面形成侧壁sw。
[0349]
接下来，在半导体层100s的前表面上形成焊盘部120和121。图18b～图18d示出了焊盘部120和121的形成方法的示例。例如，如下所述形成焊盘部120和121。
[0350]
首先，在半导体层100s的整个前表面上形成蚀刻停止膜131，以覆盖传输栅极tg。例如，蚀刻停止膜131使用诸如氧化膜或氮化膜等绝缘膜形成。例如，氧化膜是氧化硅(sio)膜，并且例如，氮化膜是氮化硅(sin)膜。接下来，如图18b所示，在蚀刻停止膜131中形成开口131m。开口131m设置在其中形成有焊盘部120和121的部分中。在开口131m中，露出半导体层100s的前表面。在蚀刻停止膜131中形成开口131m之后，如图18c所示，在半导体层100s的整个前表面上形成多晶硅膜132，以覆盖蚀刻停止膜131。这使得多晶硅膜132和半导体层100s在开口131m中彼此连接。在形成多晶硅膜132之后，例如，对将要形成焊盘部120的区域中形成的多晶硅膜132选择性地进行n型离子注入，并且对将要形成焊盘部121的区域中形成的多晶硅膜132选择性地进行p型离子注入。用于离子注入的离子种类通过加热工序扩散到半导体层100s中，以降低多晶硅膜132和半导体层100s之间的接触电阻。在这种场合下，通过n型离子注入在各像素541中形成浮动扩散部fd，并且通过p型离子注入在各像素541中形成vss接触区域118。之后，如图18d所示，对多晶硅膜132进行图案化。在这种场合下，通过蚀刻停止膜131控制多晶硅膜132的蚀刻。多晶硅膜132的图案形成为蚀刻停止膜131的图案的反转图案。进行图案化以留下蚀刻停止膜131的开口131m外部的多晶硅膜132。例如，这使得可以在预定区域中形成焊盘部120和121。焊盘部120形成在彼此相邻的像素541的侧壁sw之间。这种方法可以通过侧壁sw的尺寸来控制焊盘部120的尺寸，这可以使焊盘部120变小并且减小寄生电容。
[0351]
图19a～图19c示出了焊盘部120和121的形成方法的另一示例(1)。在该方法中，焊盘部120和121在与传输栅极tg的形成工序相同的工序中形成。下面给出具体说明。首先，如图19a所示，在半导体层100s中形成p阱层115、像素分离部117、vss接触区域118、n型半导体
区域114和浮动扩散部fd。接下来，如图19b所示，在半导体层100s的前表面上形成具有开口im的栅极绝缘膜tr
‑
i。开口im设置在其中将要形成每个焊盘部120和121的部分中。例如，在半导体层100s的整个前表面上形成栅极绝缘膜tr
‑
i之后，通过光刻法形成栅极绝缘膜tr
‑
i的开口im。在形成具有开口im的栅极绝缘膜tr
‑
i之后，例如，在栅极绝缘膜tr
‑
i上形成多晶硅膜。接下来，通过对多晶硅膜进行图案化来形成传输栅极tg以及焊盘部120和121。之后，如图19c所示，在传输栅极tg的侧面以及焊盘部120和121的侧面上形成侧壁sw。通过该方法形成焊盘部120和121，从而例如，除了传输栅极tg的侧面之外，也在焊盘部120和121的侧面上形成侧壁sw。
[0352]
图20a～图20c示出了焊盘部120和121的形成方法的另一示例(2)。在该方法中，使用选择性外延生长方法形成焊盘部120和121。下面给出具体说明。首先，以与上述参照图18a的方式类似的方式在半导体层100s上形成p阱层115、n型半导体区域114、像素分离部117和传输晶体管tr。接下来，在半导体层100s的前表面上形成具有开口131m的蚀刻停止膜131(图18b)。在这种场合下，蚀刻停止膜131优选使用氮化膜。之后，如图20a所示，使用蚀刻停止膜131的开口131m使硅(半导体层100s)外延生长。通过外延生长形成的硅层经过n型离子注入或p型离子注入。因此，浮动扩散部fd和vss接触区域118与焊盘部120和121一起形成。在该方法中，通过外延生长在每个焊盘部120和121中形成小平面(facet)。
[0353]
如图20b所示，可以在挖掘像素分离部117之后进行硅(半导体层100s)的外延生长。在这种场合下，通过挖掘像素分离部117露出浮动扩散部fd和vss接触区域118的侧面，并且从露出的侧面进行外延生长(图20c)。之后，通过外延生长形成的硅层经过n型离子注入或p型离子注入。因此，浮动扩散部fd和vss接触区域118与焊盘部120和121一起形成。在以这种方式形成的每个焊盘部120和121中也形成小平面。或者，可以挖掘像素分离部117，并且从将要形成浮动扩散部fd和vss接触区域118的区域的侧面进行外延生长，同时从半导体层100s的前表面进行外延生长。可以以这种方式形成焊盘部120和121。
[0354]
在形成焊盘部120和121之后，在半导体层100s的前表面上按顺序形成钝化膜122和层间绝缘膜123，以覆盖焊盘部120和121。因此，形成第一基板100。
[0355]
接下来，如图21a所示，半导体层200s隔着接合膜124接合到半导体层100s。之后，例如，半导体层100s和半导体层200s的前表面通过等离子体照射等活化，然后用水洗涤并干燥。可以通过化学试剂、离子束等进行半导体层100s和半导体层200s的活化。在半导体层100s和半导体层200s的前表面干燥之后，根据需要减薄半导体层200s。
[0356]
接下来，如图21b所示，形成分割半导体层200s的绝缘区域212。例如，通过使用干蚀刻法去除半导体层200s的选择性区域来形成绝缘区域212，然后在去除半导体层200s的区域中嵌入诸如氧化硅(sio)等绝缘材料。在形成绝缘区域212之后，对半导体层200s的前表面和绝缘区域212的前表面进行平坦化。
[0357]
接下来，如图21c所示，按顺序形成像素电路200x中包括的多个晶体管、钝化膜221和层间绝缘膜222。例如，如下所述形成它们。首先，在半导体层200s的前表面附近形成诸如放大晶体管amp等多个晶体管和vss接触区域218。在本文中，使用具有高耐热性的多晶硅形成焊盘部120和121，即使进行高温处理以形成晶体管，这也阻止了焊盘部120和121的特性劣化。另外，可以将热氧化膜用于晶体管的栅极绝缘膜。在形成多个晶体管和vss接触区域118之后，在半导体层200s和绝缘区域212的前表面上按顺序形成钝化膜221和层间绝缘膜
222，以覆盖多个晶体管。例如，以这种方式形成多个晶体管、钝化膜221和层间绝缘膜222。
[0358]
接下来，如图21d所示，在层间绝缘膜222上形成具有预定图案的抗蚀剂膜231。抗蚀剂膜231在半导体层200s的前表面侧上的连接部(例如，连接部218v等)将要形成的区域以及到达第一基板100的贯通电极120e、121e和tgv将要形成的区域中具有开口。在本文中，如上所述，连接部的孔径小于贯通电极120e、121e和tgv的孔径，并且例如，连接部的纵横比与贯通电极120e和121e的纵横比被设计成大致彼此相同。这使得可以同时进行连接部的蚀刻以及贯通电极120e、121e和tgv的蚀刻。下面具体说明蚀刻。
[0359]
如图21e所示，在使用抗蚀剂膜231的图案进行层间绝缘膜222和钝化膜221的干蚀刻的情况下，形成分别具有相对较大孔径的连接孔120h和121h，以贯通层间绝缘膜222、钝化膜221、接合膜124、层间绝缘膜123和钝化膜122。相反，当具有相对较小孔径的连接孔218h贯通层间绝缘膜222和钝化膜221时，刻蚀自停止。因此，即使比连接孔120h和121h更浅的连接孔218h与连接孔120h和121h同时形成，也抑制了过蚀刻的发生。在随后的工序中，贯通电极120e和121e形成在连接孔120h和121h中，并且连接部218v形成在连接孔218h中。例如，在连接部的孔径与贯通电极120e、121e和tgv的孔径彼此相同的情况下，在彼此不同的工序中进行连接部的蚀刻以及贯通电极120e、121e和tgv的蚀刻。因此，使连接部的直径比贯通电极120e、121e和tgv的直径更小可以减少工序数，并且使成像装置1的制造过程简便。应当注意，到达传输栅极tg的连接孔(将要形成贯通电极tgv的连接孔)未在图21e中示出。
[0360]
在以这种方式形成半导体层200s的前表面侧上的连接孔(例如，连接孔218h)和到达第一基板100的连接孔(例如，连接孔120h和121h)之后，导电材料被嵌入在连接孔中。这形成了贯通电极120e、121e和tgv以及连接部218v。
[0361]
接下来，如图21f所示，第一配线层w1隔着层间绝缘膜222形成在半导体层200s上。之后，按顺序形成第二配线层w2、第三配线层w3、第四配线层w4以及接触部201和202，以形成配线层200t。因此，形成第二基板200。
[0362]
最后，将包括半导体层300s和配线层300t的第三基板接合到第二基板200。在这种场合下，在第二基板200的配线层200t中形成的接触部201和202与在第三基板300的配线层300t中形成的接触部301和302接合在一起。因此，将第二基板200和第三基板300彼此电连接。例如，可以以这种方式制造成像装置1。
[0363]
在下文中，说明成像装置1的特性。
[0364]
通常，成像装置包括作为主要组件的光电二极管和像素电路。在本文中，在光电二极管面积增加的情况下，由于光电转换而产生的电荷增加，这因此使得可以提高像素信号的信噪比(s/n比)，从而允许成像装置输出更有利的图像数据(图像信息)。另一方面，在像素电路中包括的晶体管的尺寸(具体地，放大晶体管的尺寸)增加的情况下，像素电路中产生的噪声减少，这因此使得可以提高成像信号的s/n比，从而允许成像装置输出更有利的图像数据(图像信息)。
[0365]
然而，可以想到，在其中光电二极管和像素电路设置在同一半导体基板中的成像装置中，在半导体基板的有限面积内光电二极管的面积增加的情况下，像素电路中包括的晶体管的尺寸减小。另外，可以想到，在像素电路中包括的晶体管的尺寸增加的情况下，光电二极管的面积减小。
[0366]
为了解决这些问题，根据本实施方案的成像装置1使用其中多个像素541共享一个
像素电路200x的结构，并且共享的像素电路200x被布置为叠加在光电二极管pd上。这使得可以在半导体基板的有限面积内使光电二极管pd的面积尽可能地大，并且使像素电路200x中包括的晶体管的尺寸尽可能地大。这使得可以提高像素信号的s/n比，从而允许成像装置1输出更有利的图像数据(图像信息)。
[0367]
在实现其中多个像素541共享一个像素电路200x并且像素电路200x被布置为叠加在光电二极管pd上的结构的情况下，从多个像素541的各个浮动扩散部fd连接到一个像素电路200x的多条配线延伸。为了确保其中形成有像素电路200x的半导体层200s的较大面积，例如，可以形成将多条延伸配线彼此连接以将它们结合成一体的连接配线。对于从vss接触区域118延伸的多条配线，可以形成将延伸的多条配线彼此连接以将它们结合成一体的连接配线。
[0368]
例如，可以想到，在将从多个像素541的各个浮动扩散部fd延伸的多条配线彼此连接的连接配线形成在其中形成有像素电路200x的半导体层200s中的情况下，将要形成像素电路200x中包括的晶体管的面积减小。同样地，可以想到，在将从多个像素541的vss接触区域118延伸的多条配线彼此连接以将它们结合成一体的连接配线形成在其中形成有像素电路200x的半导体层200s中的情况下，将要形成像素电路200x中包括的晶体管的面积减小。
[0369]
为了解决这些问题，例如，根据本实施方案的成像装置1能够具有其中多个像素541共享一个像素电路200x并且共享的像素电路200x被布置为叠加在光电二极管pd上的结构，以及其中将多个像素541的浮动扩散部fd彼此连接以将它们结合成一体的连接配线和将多个像素541中包括的vss接触区域118彼此连接以将它们结合成一体的连接配线设置在第一基板100中的结构。
[0370]
在本文中，在使用上述第二制造方法作为用于在第一基板100中设置将多个像素541的浮动扩散部fd彼此连接以将它们结合成一体的连接配线以及将多个像素541的vss接触区域118彼此连接以将它们结合成一体的连接配线的制造方法的情况下，可以使用与第一基板100和第二基板200的构成相对应的适当的工艺进行制造，并且制造具有高质量和高性能的成像装置。另外，可以通过简单的工艺形成第一基板100和第二基板200的连接配线。具体地，在使用上述第二制造方法的情况下，连接到浮动扩散部fd的电极和连接到vss接触区域118的电极设置在形成第一基板100和第二基板200之间的接合界面的第一基板100的前表面和第二基板200的前表面上。此外，即使在将第一基板100和第二基板200接合在一起时在设置在两个基板的前表面上的电极之间会发生位移，形成在两个基板的前表面上的电极也优选制得较大以使得形成在两个基板的前表面上的电极彼此接触。在这种情况下，认为难以在成像装置1中包括的各像素的有限面积内布置上述电极。
[0371]
为了解决第一基板100和第二基板200之间的接合界面上需要较大电极的问题，例如，在根据本实施方案的成像装置1中，可以使用上述第一制造方法作为由多个像素541共享一个像素电路200x并且布置共享的像素电路200x以将共享的像素电路200x叠加在光电二极管pd上的制造方法。这使得可以便于形成在第一基板100和第二基板200中的元件的对准，并且制造具有高质量和高性能的成像装置。此外，可以包括通过使用这种制造方法形成的独特结构。即，包括其中第一基板100的半导体层100s和配线层100t以及第二基板200的半导体层200s和配线层200t按该顺序层叠的结构，即，其中第一基板100和第二基板200以面对背的方式层叠的结构，并且包括贯通电极120e和121e，该贯通电极120e和121e从第二
基板200的半导体层200s的前表面侧贯通半导体层200s和第一基板100的配线层100t，并且到达第一基板100的半导体层100s的前表面。
[0372]
在其中将多个像素541的浮动扩散部fd彼此连接以将它们结合成一体的连接配线以及将多个像素541的vss接触区域118彼此连接以将它们结合成一体的连接配线设置在第一基板100中的结构中，使用第一制造方法层叠该结构和第二基板200，并且像素电路200x形成在第二基板200中，这可能会使得用于形成像素电路200x中包括的有源元件所需的加热工序影响形成在第一基板100中的上述连接配线。
[0373]
因此，为了解决用于形成上述有源元件的加热工序影响上述连接配线的问题，在根据本实施方案的成像装置1中，期望将具有高耐热性的导电材料用于将多个像素541的浮动扩散部fd彼此连接以将它们结合成一体的连接配线以及将多个像素541的vss接触区域118彼此连接以将它们结合成一体的连接配线。具体地，可以使用具有比第二基板200的配线层200t中包括的至少一些配线材料的熔点更高的熔点的材料作为具有高耐热性的导电材料。
[0374]
如上所述，例如，根据本实施方案的成像装置1包括：(1)其中第一基板100和第二基板200以面对背的方式层叠的结构(具体地，其中第一基板100的半导体层100s和配线层100t以及第二基板100的半导体层200s和配线层200t按该顺序层叠的结构)，(2)其中设置有从第二基板200的半导体层200s的前表面侧贯通半导体层200s和第一基板100的配线层100t到达第一基板100的半导体层100s的前表面的贯通电极120e和121e的结构，和(3)其中使用具有高耐热性的导电材料形成将多个像素541中包括的浮动扩散部fd彼此连接以将它们结合成一体的连接配线以及将多个像素541中包括的vss接触区域118彼此连接以将它们结合成一体的连接配线的结构，这使得可以在第一基板100中设置将多个像素541中包括的浮动扩散部fd彼此连接以将它们结合成一体的连接配线以及将多个像素541中包括的vss接触区域118彼此连接以将它们结合成一体的连接配线，而无需在第一基板100和第二基板200之间的界面处设置较大的电极。
[0375]
[成像装置1的操作]
[0376]
接下来，使用图22和图23对成像装置1的操作的进行说明。图22和图23对应于使用箭头指示各信号的路径的图3。图22示出了由箭头指示的将要从外部输入到成像装置1的输入信号、电源电位和基准电位的路径。图23示出了由箭头指示的将要从成像装置1输出到外部的像素信号的信号路径。例如，通过输入部510a输入到成像装置1的输入信号(例如，像素时钟和同步信号)被传送到第三基板300的行驱动部520，并且在行驱动部520中产生行驱动信号。行驱动信号通过接触部301和201传送到第二基板200。此外，行驱动信号通过配线层200t中的行驱动信号线542到达像素阵列部540的每个像素共享单元539。已经到达第二基板200的像素共享单元539的行驱动信号之中的除传输栅极tg的驱动信号以外的驱动信号被输入到像素电路200x，以驱动像素电路200x中包括的每个晶体管。传输栅极tg的驱动信号通过贯通电极tgv被输入到第一基板100的传输栅极tg1、tg2、tg3和tg4，以驱动像素541a、541b、541c和541d(图22)。另外，从成像装置1的外部供给到第三基板300的输入部510a(输入端子511)的电源电位和基准电位通过接触部301和201被传送到第二基板200，以通过配线层200t中的配线供给到每个像素共享单元539的像素电路200x。基准电位还通过贯通电极121e供给到第一基板100的像素541a、541b、541c和541d。另一方面，在第一基板
100的像素541a、541b、541c和541d中光电转换的像素信号通过贯通电极120e被传送到针对每个像素共享单元539的第二基板200的像素电路200x。基于像素信号的像素信号通过垂直信号线543以及接触部202和302从像素电路200x传送到第三基板300。像素信号在第三基板300的列信号处理部550和图像信号处理部560中被处理，然后通过输出部510b输出到外部(图23)。
[0377]
[效果]
[0378]
在本实施方案中，像素541a、541b、541c和541d(像素共享单元539)与像素电路200x设置在相互不同的基板(第一基板100和第二基板200)中。这使得和像素541a、541b、541c和541d与像素电路200x形成在同一基板中的情况相比，可以增加像素541a、541b、541c和541d以及像素电路200x的面积。因此，这使得可以增加通过光电转换获得的像素信号量，并且减小像素电路200x的晶体管噪声。因此，可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。另外，可以使成像装置1小型化(换句话说，减小像素尺寸并且使成像装置1小型化)。像素尺寸的减小使得可以增加每单位面积的像素数量，从而允许成像装置1输出具有高图像质量的图像。
[0379]
另外，在成像装置1中，第一基板100和第二基板200通过设置在绝缘区域212中的贯通电极120e和121e彼此电连接。例如，可以考虑通过将焊盘电极接合在一起而将第一基板100和第二基板200彼此连接的方法以及通过贯通半导体层的贯通配线(例如，tsv(thorough si via：硅通孔))将第一基板100和第二基板200彼此连接的方法。与这些方法相比，在绝缘区域212中设置贯通电极120e和121e使得可以减小第一基板100与第二基板200之间的连接所需的面积。这使得可以减小像素尺寸，并且进一步使成像装置1小型化。另外，每像素的面积的进一步小型化使得可以进一步提高分辨率。在不需要减小芯片尺寸的情况下，可以扩大像素541a、541b、541c和541d以及像素电路200x的形成区域。因此，这使得可以增加通过光电转换获得的像素信号量，并且减小像素电路200x中包括的晶体管的噪声。这使得可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0380]
另外，在成像装置1中，像素电路200x与列信号处理部550和图像信号处理部560设置在相互不同的基板(第二基板200和第三基板300)中。与像素电路200x、列信号处理部550和图像信号处理部560形成在同一基板中的情况相比，可以增加像素电路200x的面积以及列信号处理部550和图像信号处理部560的面积。这使得可以减小在列信号处理部550中产生的噪声，并且在图像信号处理部560中安装更高级的图像处理电路。因此，可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0381]
另外，在成像装置1中，像素阵列部540设置在第一基板100和第二基板200中，并且列信号处理部550和图像信号处理部560设置在第三基板300中。另外，将第二基板200和第三基板300彼此连接的接触部201、202、301和302形成在像素阵列部540上方。这使得可以自由地布置接触部201、202、301和302，而不受像素阵列中包括的各种类型的配线的干扰。因此，可以将接触部201、202、301和302用于第二基板200和第三基板300之间的电连接。例如，通过使用接触部201、202、301和302增加了列信号处理部550和图像信号处理部560中的布局的自由度。这使得可以减小在列信号处理部550中产生的噪声，并且在图像信号处理部560中安装更高级的图像处理电路。因此，可以提高像素信号的信噪比，从而允许成像装置1
输出更有利的像素数据(图像信息)。
[0382]
另外，在成像装置1中，像素分离部117贯通半导体层100s。这使得即使在相邻像素(像素541a、541b、541c和541d)之间的距离由于每像素的面积的小型化而减小的情况下，也可以抑制像素541a、541b、541c和541d之间的颜色混合。因此，可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0383]
另外，在成像装置1中，针对各像素共享单元539设置像素电路200x。因此，与针对每个像素541a、541b、541c和541d设置像素电路200x的情况相比，可以扩大像素电路200x中包括的晶体管(放大晶体管amp、复位晶体管rst、选择晶体管sel和fd转换增益切换晶体管fdg)的形成区域。例如，扩大放大晶体管amp的形成区域使得可以抑制噪声。因此，可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0384]
此外，在成像装置1中，将四个像素(像素541a、541b、541c和541d)的浮动扩散部fd(浮动扩散部fd1、fd2、fd3和fd4)彼此电连接的焊盘部120设置在第一基板100中。因此，与这种焊盘部120设置在第二基板200中的情况相比，可以减少将第一基板100和第二基板200彼此连接的贯通电极(贯通电极120e)的数量。这使得可以使绝缘区域212变小，并且确保像素电路200x中包括的晶体管的足够大的形成区域(半导体层200s)。这使得可以减小像素电路200x中包括的晶体管的噪声，这使得可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。此外，贯通电极的数量被减少，这使得可以提高布局的自由度。例如，这使得还可以减小寄生电容。
[0385]
此外，在成像装置1中，像素电路200x中包括的诸如放大晶体管amp等晶体管由具有三维结构的晶体管构成。这使得与使用平面型晶体管的情况相比，可以在维持占有面积的同时增加有效栅极宽度。因此，可以提高晶体管性能(诸如操作速度和rn等)，而不妨碍像素的小型化。另外，栅极面积被增加，这使得可以降低rts噪声。这使得可以更有效地抑制噪声对图像的影响。
[0386]
另外，在成像装置1中，设置在第二基板200的配线层200t中的连接部(例如，连接部218v)的孔径与从第二基板200到达第一基板100的贯通电极120e、121e和tgv的孔径彼此不同。这使得可以提高布局的自由度。
[0387]
另外，在本实施方案中，关于第二基板200，已经以其中允许包括在像素电路200x中的放大晶体管amp、复位晶体管rst和选择晶体管sel形成在一个半导体层200s中为例给出说明；然而，至少一个晶体管可以形成在半导体层200s
‑
1中，并且其余晶体管可以形成在与半导体层100s和半导体层200s
‑
1不同的半导体层200s
‑
2中。例如，虽然未示出半导体层200s
‑
2，但是绝缘层、连接部和连接配线形成在半导体层200s
‑
1(对应于半导体层200s)上方，并且半导体层200s
‑
2进一步层叠在其上。该另一半导体层200s
‑
2层叠在与层间绝缘膜123的层叠在半导体层100s上的表面相反的一侧的表面上，并且可以在半导体层200s
‑
2中形成期望的晶体管。作为示例，可以在半导体层200s
‑
1中形成放大晶体管amp，并且在半导体层200s
‑
2中形成复位晶体管rst和/或选择晶体管sel。
[0388]
另外，可以设置多个其他半导体层，并且可以在每个其他半导体层中设置像素电路200x的晶体管中的期望的一个晶体管。作为示例，可以在半导体层200s
‑
1中形成放大晶体管amp。此外，在绝缘层、连接部和连接配线层叠在半导体层200s上并且半导体层200s
‑
2进一步层叠在其上的情况下，可以在半导体层200s
‑
2中形成复位晶体管rst。在绝缘层、连
接部和连接配线层叠在半导体层200s
‑
2上并且半导体层200s
‑
3进一步层叠在其上的情况下，可以在半导体层200s
‑
3中形成选择晶体管sel。在半导体层200s
‑
1、200s
‑
2和200s
‑
3中形成的晶体管可以是像素电路200x中包括的任何晶体管。
[0389]
因此，其中将多个半导体层设置在第二基板200中的结构使得可以减小由一个像素电路200x占据的半导体层200s的面积。如果可以减小各像素电路200x的面积或者使各晶体管小型化，则也可以减小芯片的面积。另外，可以增加允许包括在像素电路200x中的放大晶体管、复位晶体管和选择晶体管之中的期望的晶体管的面积。特别地，增加放大晶体管的面积使得可以期待噪声降低的效果。
[0390]
应当注意，如上所述，在像素电路200x分割地形成在多个半导体层(例如，半导体层200s
‑
1、200s
‑
2和200s
‑
3)中的情况下，例如，如与下文所述的变形例13相对应的图53所示，在包括放大晶体管amp的栅电极23的基板(下侧基板1210)中，栅电极1231可以设置成与配线l1002(对应于贯通电极120e)接触。此外，如图139所示，配线l1002(对应于贯通电极120e)被设置成贯通各个半导体层(例如，下侧基板1210和上侧基板1220)中设置的元件分离区域213a和213b。
[0391]
下面说明根据上述实施方案的成像装置1的变形例。在下面的变形例中，由相同的附图标记表示与上述实施方案共同的组件。
[0392]
<2.变形例1>
[0393]
在本变形例中，浮动扩散部fd包含具有比磷(p)的扩散速率更慢的扩散速率的n型杂质，例如砷(as)。这使得可以抑制由杂质的过度扩散引起的光电二极管pd的累积电荷量的减少。下面说明其原因。
[0394]
图24的(a)和(b)以及图25和(a)和(b)示意性地示出了焊盘部120和半导体层100s(具体地，浮动扩散部fd)的热处理工序(退火)的影响。图24的(a)和图25的(a)示出了退火前的n型杂质的状态，并且图24的(b)和图25的(b)示出了退火后的n型杂质的状态。
[0395]
砷扩散在浮动扩散部fd中，这即使在热处理工序之后也会阻碍过度扩散，因为砷具有比磷更慢的扩散速率(图24的(a)和(b))。另外，在焊盘部120中扩散的磷在到半导体层100s的预定的扩散距离上扩散；因此，与磷扩散到半导体层100s的情况相比，有效的扩散距离增加，这抑制了对光电二极管的影响。因此，至少在浮动扩散部fd中包含砷抑制了由n型杂质的过度扩散引起的光电二极管pd的形成区域的减小。这使得可以抑制光电二极管pd的累积电荷量的减少。
[0396]
如图25的(a)和(b)所示，砷可以通过热处理工序从焊盘部120扩散，以形成浮动扩散部fd。即，焊盘部120和浮动扩散部fd可以包含砷。在这种场合下，浮动扩散部fd中的杂质(砷)浓度比焊盘部120中的杂质浓度低。磷可以通过热处理工序从焊盘部120扩散，以形成浮动扩散部fd。
[0397]
在焊盘部121和vss接触区域118包含p型杂质的情况下，例如，焊盘部121和vss接触区域118包含硼(b)。在这种场合下，例如，硼通过热处理工序从焊盘部121扩散，以形成vss接触区域118。这抑制了由p型杂质的过度扩散引起的光电二极管pd的形成区域的减小。这使得可以抑制光电二极管pd的累积电荷量的减少。
[0398]
因此，其中浮动扩散部fd或vss接触区域118包含具有慢扩散速率的杂质的成像装置1也实现了与上述实施方案中所述的效果类似的效果。另外，可以抑制光电二极管pd的累
积电荷量的减少。
[0399]
<3.变形例2>
[0400]
图26a和图26b示出了根据上述实施方案的成像装置1的主要部分的截面构成的变形例。图26a示意性地示出了贯通电极120e和121e附近的截面构成，并且对应于上述实施方案中所述的图8a。图26b示意性地示出了贯通电极tgv附近的截面构成。
[0401]
在本变形例中，贯通电极120e从半导体层100s一侧开始包括第一部分120ea和第二部分120eb。贯通电极121e从半导体层100s一侧开始包括第一部分121ea和第二部分121eb。贯通电极tgv从半导体层100s一侧开始包括第一部分tgva和第二部分tgvb。在这一点上，根据本变形例的成像装置1不同于上述实施方案中所述的成像装置1。
[0402]
贯通电极120e的第一部分120ea连接到焊盘部120和第二部分120eb(图26a)。例如，第一部分120ea设置在第一基板100的配线层100t中，并且其上端面设置在与接合膜124大致相同的平面上。第一部分120ea的下端面与焊盘部120接触。
[0403]
贯通电极121e的第一部分121ea连接到焊盘部121和第二部分121eb。例如，第一部分121ea设置在第一基板100的配线层100t中，并且其上端面设置在与接合膜124大致相同的平面上。第一部分121ea的下端面与焊盘部121接触。
[0404]
贯通电极tgv的第一部分tgva连接到传输栅极tg和第二部分tgvb(图26b)。例如，第一部分tgva设置在第一基板100的配线层100t中，并且其上端面设置在与接合膜124大致相同的平面上。第一部分tgva的下端面与传输栅极tg(更具体地，水平部分tgb)接触。
[0405]
例如，第一部分120ea、121ea和tgva由多晶硅构成。例如，第一部分120ea和tgva由掺杂有n型杂质的多晶硅构成，并且例如，第一部分121ea由掺杂有p型杂质的多晶硅构成。例如，如上面参照图15a所述，在焊盘部120和121未设置在成像装置1中的情况下，第一部分120ea和121ea的下端面可以与半导体层100s的前表面接触。
[0406]
贯通电极120e的第二部分120eb连接到第一部分120ea和第一配线层w1(图26a)。例如，第二部分120eb设置在第二基板200的绝缘区域212和配线层200t中。第二部分120eb的下端面设置在与绝缘区域212的下端面大致相同的平面上，并且接合到第一部分120ea。第二部分120eb的上端面与第一配线层w1接触。
[0407]
贯通电极121e的第二部分121eb连接到第一部分121ea和第一配线层w1。例如，第二部分121eb设置在第二基板200的绝缘区域212和配线层200t中。第二部分121eb的下端面设置在与绝缘区域212的下端面大致相同的平面上，并且接合到第一部分121ea。第二部分121eb的上端面与第一配线层w1接触。
[0408]
贯通电极tgv的第二部分tgvb连接到第一部分tgva和第一配线层w1(图26b)。例如，第二部分tgvb设置在第二基板200的绝缘区域212和配线层200t中。第二部分tgvb的下端面设置在与绝缘区域212的下端面大致相同的平面上，并且接合到第一部分tgva。第二部分tgvb的上端面与第一配线层w1接触。
[0409]
第二部分120eb、121eb和tgvb可以由与第一部分120ea、121ea和tgva的构成材料不同的材料构成。例如，第二部分120eb、121eb和tgvb由诸如钨(w)等导电金属材料构成。
[0410]
例如，如下形成包括第一部分120ea、121ea和tgva以及第二部分120eb、121eb和tgvb的贯通电极120e、121e和tgv(图27a～图27d)。在本文中，虽然未示出和说明贯通电极tgv，但是可以与贯通电极120e和121e类似地形成贯通电极tgv。
[0411]
首先，以与上述实施方案中所述的方式类似的方式形成第一基板100。接下来，如图27a所示，形成贯通第一基板100的层间绝缘膜123和钝化膜122并到达焊盘部120和121的第一部分120ea和121ea。在这种场合下，例如，首先，在形成到达焊盘部120和121的连接孔之后，在连接孔中填充未掺杂的多晶硅。接下来，对第一部分120ea进行n型杂质的离子注入，并且对第一部分121ea进行p型杂质的离子注入。在本文中，在第一基板100中形成第一部分120ea和121ea，这使得可以在将半导体层200s接合到第一基板100之前进行离子注入。这与第一部分120ea和121ea的一部分形成在第二基板200中的情况(参见下文所述的图31)相比，使得对第一部分120ea和121ea进行离子注入更容易。
[0412]
可以与第一部分120ea和121ea的形成同时形成对准标记。这与在半导体层100s中形成对准标记的情况相比，可以在更靠近第二基板200的位置处形成对准标记。这使得可以在形成第二基板200的光刻过程中提高对准精度。
[0413]
在形成第一部分120ea和121ea之后，如图27b所示，将半导体层200s隔着接合膜124接合到第一基板100上。在本文中，第一部分120ea和121ea由多晶硅构成，其抑制了形成第二基板200时的金属污染。
[0414]
在半导体层200s接合到第一基板100之后，如图27c所示，形成绝缘区域212、元件分离区域213、诸如放大晶体管amp等晶体管、钝化膜221和层间绝缘膜222。之后，如图27d所示，第二部分120eb和121eb形成为接合到第一部分120ea和121ea上。因此，形成贯通电极120e和121e。例如，在第一部分120ea和121ea与第二部分120eb和121eb之间的接合部中发生由于第一部分120ea和121ea与第二部分120eb和121eb在不同时刻形成引起的位移或厚度差异。可以在第一部分120ea和121ea与第二部分120eb和121eb之间的接合部中形成阻挡膜。例如，阻挡膜由钛(ti)、钽(ta)或氮化钛(tin)构成。例如，通过与第二部分120eb和121eb的形成过程不同的光刻过程形成到达vss接触区域218的连接部218v。
[0415]
贯通电极120e、121e和tgv以这种方式包括第一部分120ea、121ea和tgva以及第二部分120eb、121eb和tgvb，这使得可以减小贯通电极120e、121e和tgv的孔径。下面说明其原因。
[0416]
例如，在制造过程中，期望贯通电极和连接部的纵横比(高度/孔径，参见图17)为10以下。这样做的原因是为了确保工艺裕度。例如，与将第二基板200的元件彼此连接的连接部(例如连接部218v)相比，将第二基板200和第一基板100彼此连接的贯通电极120e、121e和tgv具有更大的高度。因此，为了实现上述纵横比，贯通电极120e、121e和tgv的孔径被设计为较大。例如，在贯通电极120e、121e和tgv的高度为2μm的情况下，其孔径被设计为0.2μm以上。然而，随着贯通电极120e、121e和tgv的孔径增大，绝缘区域212被扩大。即，半导体层200s可能变小。
[0417]
在本文中，贯通电极120e、121e和tgv包括第一部分120ea、121ea和tgva以及第二部分120eb、121eb和tgvb。因此，第一部分120ea、121ea和tgva以及第二部分120eb、121eb和tgvb中的每个的高度小于贯通电极120e、121e和tgv的高度。这使得可以减小第一部分120ea、121ea和tgva以及第二部分120eb、121eb和tgvb的孔径。因此，可以在实现上述纵横比的同时减小贯通电极120e、121e和tgv的孔径。例如，在第一部分120ea、121ea和tgv的高度为0.6μm并且第二部分120eb、121eb和tgvb的高度为1.4μm的情况下，第一部分120ea、121ea和tgv可以具有60nm的孔径，并且第二部分120eb、121eb和tgvb可以具有140nm的孔
径。这使得可以使绝缘区域212变小。即，可以使半导体层200s较大，并且形成像素电路200x中包括的较大晶体管。这使得可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0418]
图28～图31示出了图26a所示的贯通电极120e和121e的截面构成的其他示例。在本文中，虽然未示出和说明贯通电极tgv，但是贯通电极tgv可以与贯通电极120e和121e类似地构造。
[0419]
第一部分120ea和121ea可以分别包括扩大部分ap(图28)。扩大部分ap是具有比第一部分120ea和121ea的其他部分的占有面积(第一部分120ea和121ea的厚度、基板表面方向上的占有面积)更大的占有面积的部分，并且设置在第一部分120ea和121ea的上端。即，第二部分120eb和121eb接合到扩大部分ap。在第一部分120ea和121ea中设置这种扩大部分ap使得即使在第一部分120ea和121ea与第二部分120eb和121eb之间发生错位的情况下也可以确保它们之间的接触面积并且抑制电阻的增大。
[0420]
另外，除扩大部分ap以外的第一部分120ea和121ea的位置(基板表面方向上的位置)与第二部分120eb和121eb的位置可以彼此不同(图29)。这使得可以提高布局的自由度。
[0421]
另外，除扩大部分ap以外的第一部分120ea和121ea可以被分支(图30)。例如，第一部分120ea和121ea从扩大部分ap被分为四个。第一部分120ea被分成的四个部分分别与半导体层100s接触，并且连接到浮动扩散部fd。即，可以通过扩大部分ap将像素共享单元539的浮动扩散部fd彼此电连接。第一部分121ea被分成的四个部分分别与半导体层100s接触，并且连接到vss接触区域118。即，可以通过扩大部分ap将像素共享单元539的vss接触区域118彼此电连接。因此，通过将第一部分120ea和121ea从扩大部分ap分支而使得焊盘部120和121变得不必要。这使得可以消除焊盘部120和121的形成工序并且降低工艺成本。
[0422]
第一部分120ea和121ea的部分可以设置在第二基板200中(图31)。例如，第一部分120ea和121ea被设置为贯通钝化膜122、层间绝缘膜123、接合膜124和绝缘区域212。例如，第一部分120ea和121ea的上端面被设置在与第二基板200的钝化膜221大致相同的平面上。在包括这种第一部分120ea和121ea的贯通电极120e和121e中，接合到第一部分120ea和121ea的第二部分120eb和121eb的高度与诸如连接部218v等的接合部的高度大致相同，这使得可以在同一光刻过程中形成第二部分120eb和121eb以及接合部。例如，如下形成这种贯通电极120e和121e(图32～图33b)。
[0423]
首先，如上述实施方案中所述，半导体层200s接合到第一基板100上，以形成绝缘区域212和元件分离区域213(图21b)。接下来，如图32所示，形成贯通绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122并到达焊盘部120和121的第一部分120ea和121ea。接下来，形成诸如放大晶体管amp等晶体管、钝化膜221和层间绝缘膜222(参见图27c)。之后，形成第二部分120eb和121eb，以接合到第一部分120ea和121ea上。在这种场合下，可以在与第二部分120eb和121eb相同的光刻过程中形成诸如连接部218v等接合部。
[0424]
或者，如图33a和图33b所示，在形成诸如放大晶体管amp等晶体管和钝化膜221之后，可以形成贯通钝化膜221、绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122并到达焊盘部120和121的第一部分120ea和121ea。
[0425]
包括这种贯通电极120e、121e和tgv的成像装置1也实现了与上述实施方案中所述的效果类似的效果。此外，可以减小贯通电极120e、121e和tgv的孔径，这使得可以使绝缘区
域212变小。这使得可以使半导体层200s变大，并且形成像素电路200x中包括的较大晶体管。因此，可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0426]
<4.变形例3>
[0427]
图34示出了根据上述实施方案的成像装置1的主要部分的截面构成的变形例。图34示意性地示出了第一基板100和第二基板200(半导体层200s)之间的接合面附近的构成，并且对应于上述实施方案中所述的图8a。在本变形例中，接合膜124设置在第一基板100和第二基板200之间的选择性区域中。在这一点上，根据本变形例的成像装置1与上述实施方案中所述的成像装置1不同。
[0428]
接合膜124包括第一基板100和第二基板200之间，更具体地，配线层100t和半导体层200s之间的接合面。接合膜124设置在配线层100t和半导体层200s之间的选择性区域中。换句话说，在配线层100t和半导体层200s之间的接合面中存在设置有接合膜124的区域和接合膜124的间隙124r。
[0429]
例如，接合膜124设置在与半导体层200s相对的部分中，并且接合膜124的间隙124r设置在与绝缘区域212相对的部分中。换句话说，绝缘区域212选择性地布置在接合膜124的间隙124r中。贯通电极120e和121e贯通绝缘区域212和接合膜124的间隙124r，并且连接到焊盘部120和121。即，接合膜124被设置成避开贯通电极120e和121e，并且贯通电极120e和121e被构造为不贯通接合膜124。在本文中，虽然未示出和说明贯通电极tgv，但是类似于贯通电极120e和121e，贯通电极tgv也贯通绝缘区域212和接合膜124的间隙124r，并且连接到传输栅极tg。
[0430]
例如，如下形成接合膜124的这种间隙124r。首先，如上述实施方案中所述，在形成第一基板100之后，半导体层200s隔着接合膜124接合到第一基板100上(图21a)。
[0431]
接下来，如图35所示，使用干蚀刻法去除将要形成绝缘区域212的区域中的半导体层200s。在这种场合下，通过过度蚀刻去除将要形成绝缘区域212的区域中的接合膜124。因此，形成接合膜124的间隙124r，并且部分去除配线层100t(第一基板100)和半导体层200s(第二基板200)之间的接合面。在形成接合膜124的间隙124r之后，形成绝缘区域212。与上述实施方案中所述的处理类似地进行后续处理，这使得可以完成成像装置1。
[0432]
贯通电极120e、121e和tgv分别贯通接合膜124的这种间隙124r，这使得可以抑制贯通电极120e、121e和tgv的通过接合膜124的泄漏的发生。下面说明其原因。
[0433]
在第一基板100和第二基板200之间的接合面上形成粗糙的氧化膜。因此，在接合膜124存在于贯通电极120e、贯通电极121e和贯通电极tgv之间的情况下，可能会产生由接合膜124的耐压性下降引起的泄漏电流。
[0434]
特别地，在接合膜124由氮化硅(sin)等制成的氮化膜构成的情况下，容易产生泄漏电流。另外，在形成贯通电极120e、121e和tgv时将碳氟化合物等离子体蚀刻用于蚀刻的情况下，在氮化膜上厚厚地沉积碳氟化合物膜。在由于工艺偏差而并未适当地去除碳氟化合物膜的情况下进行蚀刻的情况下，在接合膜124附近可能会发生开口不良。即，在接合膜124由氮化膜构成的情况下，由于氟碳化合物等离子蚀刻而可能会降低成品率。
[0435]
相反，在本变形例中，贯通电极120e、121e和tgv分别贯通接合膜124的间隙124r；因此，在贯通电极120e、121e和tgv附近不存在接合面。这使得可以抑制由于粗糙的接合面
而在贯通电极120e、贯通电极121e和贯通电极tgv之间产生泄漏电流。
[0436]
另外，即使接合膜124由氮化硅(sin)等制成的氮化膜构成，也抑制了由工艺偏差引起的开口不良的发生，这使得可以抑制成品率的降低。此外，与将氧化膜用于接合膜124的情况相比，将氮化膜用于接合膜124使得可以提高第一基板100和第二基板200之间的接合强度。另外，可以有效地抑制在第二基板200的制造过程以及随后的制造过程中污染物进入第一基板100的发生。另外，通过将氮化膜用于接合膜124来实现钝化效果，这使得可以改善设置在第一基板100中的传输晶体管tr的晶体管特性。
[0437]
图36示出了图34所示的第一基板100和第二基板200之间的接合面附近的截面构成的另一示例。以这种方式，可以在选择性区域中设置覆盖第二基板200中设置的多个晶体管(诸如放大晶体管amp等)的钝化膜221，并且可以在钝化膜221中设置间隙221r。钝化膜221可以包括代替间隙221r的开口。例如，间隙221r或钝化膜221的开口设置在与接合膜124的间隙124r相对的位置处。贯通电极120e和121e通过钝化膜221的间隙221r(或开口)、绝缘区域212和接合膜124的间隙124r连接到焊盘部120和121。以这种方式设置钝化膜221中的间隙221r或开口使得可以抑制通过钝化膜221在贯通电极120e、贯通电极121e和贯通电极tgv之间产生泄漏电流。特别地，在钝化膜221由氮化硅(sin)等制成的氮化膜构成的情况下，可以有效地抑制泄漏电流。
[0438]
包括这种接合膜124或这种钝化膜221的成像装置1也实现了与上述实施方案中所述的效果类似的效果。此外，可以抑制由贯通接合膜124或钝化膜221的贯通电极120e、121e和tgv导致的泄漏电流的产生。这使得可以提高可靠性。
[0439]
<5.变形例4>
[0440]
图37示出了根据上述实施方案的成像装置1的主要部分的截面构成的变形例。图37示意性地示出了第一基板100和第二基板200(半导体层200s)之间的接合面附近的构成，并且对应于上述实施方案中所述的图8a。在本变形例中，接合膜124s由氧化硅(sio)等制成的氧化膜构成。在这一点上，根据本变形例的成像装置1不同于上述实施方案中所述的成像装置1。
[0441]
类似于上述实施方案中所述的接合膜124，接合膜124s包括第一基板100和第二基板200之间，更具体地，配线层100t和半导体层200s之间的接合面。将氧化膜用于接合膜124s使得可以抑制由贯通电极120e、121e和tgv贯通氮化膜导致的泄漏电流的产生。另外，如上述变形例3所述，抑制了由工艺偏差引起的开口不良的发生，这使得可以抑制成品率的降低。
[0442]
包括这种接合膜124s的成像装置1也实现了与上述实施方案中所述述的效果类似的效果。此外，可以抑制由贯通电极120e、121e和tgv贯通氮化膜导致的泄漏电流的产生。这使得可以提高可靠性。另外，可以抑制开口不良的发生，并且提高成品率。
[0443]
<6.变形例5>
[0444]
图38示出了上述实施方案中所述的成像装置1的主要部分的截面构成的变形例。图38示意性地示出了第一基板100和第二基板200(半导体层200s)的主要部分。在本变形例中，设置有用于保护成像装置1中包括的晶体管的保护元件pe。在这一点上，根据本变形例的成像装置1不同于上述实施方案中所述的成像装置1。
[0445]
例如，保护元件pe被设置成保护半导体层200s中设置的晶体管(晶体管trl)。例
如，晶体管tr1是放大晶体管amp、复位晶体管rst、fd传输晶体管fdg或选择晶体管sel。例如，晶体管tr1包括半导体层200s的前表面上设置的栅电极208以及半导体层200s的阱区域211中设置的n型半导体区域209和210。栅极绝缘膜(未示出)设置在栅电极208和半导体层200s之间。n型半导体区域209和210用作晶体管tr1的源极和漏极。例如，n型半导体区域209和210中的一个(图38中的n型半导体区域209)通过配线层200t中设置的连接配线wl电连接到p型半导体区域207(例如，图6中的vss接触区域218)。例如，连接配线wl设置在第一配线层w1中。
[0446]
例如，保护元件pe设置在半导体层200s中。元件分离区域213设置在保护元件pe和晶体管tr1之间。保护元件pe包括阱区域211和设置在阱区域211中的n型半导体区域214。即，保护元件pe包括具有pn结的二极管。例如，元件分离区域213设置在晶体管tr1的n型半导体区域209和210中的另一个(图38中的n型半导体区域210)与保护元件pe的n型半导体区域210之间。保护元件pe被设置成与晶体管tr1共用阱区域211。在本文中，半导体层200s对应于本公开的“第三半导体层”的具体示例，并且阱区域211对应于本公开的“第二半导体层的第二区域”和“第三半导体层的第三区域”的具体示例。即，在本文中，第二半导体层和第三半导体层是集成一体的。
[0447]
例如保护元件pe的n型半导体区域210和晶体管trl的栅电极208通过配线层200t中设置的天线配线wh彼此电连接。例如，天线配线wh向晶体管tr1的栅电极208输入信号。天线配线wh在第一基板100和第二基板200的层叠方向上设置在比连接配线wl更远离半导体层200s的位置(更靠近第三基板的位置)处。换句话说，连接配线wl在第一基板100和第二基板200的层叠方向上设置在比天线配线wh更靠近半导体层200s的位置处。天线配线wh隔着半导体层200s与半导体层100s相对。例如，天线配线wh是设置在配线层200t中的配线，并且例如，设置在第二配线层w2、第三配线层w3或第四配线层w4中。
[0448]
图39是示出晶体管tr1和保护元件pe之间的关系的示例的电路图。例如，保护元件pe设置在晶体管tr1的栅极和源极之间。
[0449]
例如，设置这种保护元件pe使得可以抑制由pid(等离子体诱导损伤)引起的成品率降低。下面说明其原因。
[0450]
例如，在形成成像装置1的配线、通孔(via)等时，进行等离子体处理。在晶体管的栅电极、源极和漏极中的一者连接到配线或通孔的情况下，配线等用作从等离子体收集电荷的天线。在配线或通孔中收集的电荷超过预定量的情况下，晶体管tr1的栅电极和半导体层之间出现电位差。这导致fn(fowler nordheim：福勒诺德海姆效应)隧道电流流过晶体管tr1的栅极绝缘膜，这可能使栅极绝缘膜劣化。例如，晶体管的阈值电压(vth)由于这种pid而变化，这可能影响成品率。例如，可以想到，通过调整晶体管的栅极面积与连接到晶体管的配线或通孔的面积之间的比率，即，所谓的天线比率来抑制pid的影响。然而，根据设计，天线比率变大。在这种情况下，难以抑制pid的影响。
[0451]
相反，在本变形例中，设置有通过天线配线wh连接到晶体管trl的栅电极208的保护元件pe。因此，即使在形成天线配线wh时通过等离子体处理在天线配线wh中收集电荷，电荷也会流入保护元件pe中，这抑制了由pid引起的晶体管tr1的阈值电压vth的变化等。如果设置有保护元件pe的半导体层的电位和设置有晶体管tr1的半导体层200s的电位彼此显著不同，则尽管设置了保护元件pe，晶体管tr1的栅电极208和半导体层200s之间仍可能会出
现电位差，并且可能无法充分抑制pid的影响。在本文中，保护元件pe和晶体管tr1均设置在半导体层200s中；因此，当保护元件pe导通时，晶体管的栅电极208和半导体层200s具有大致相同的电位。这使得可以更可靠地抑制pid对晶体管tr1的影响并且抑制成品率的降低。另外，不需要调整天线比率，这使得可以提高成像装置1的设计自由度。
[0452]
图40～图50示出了图38所示的晶体管tr1和保护元件pe的其他示例。
[0453]
半导体层200s的p型半导体区域207可以通过连接配线wl电连接到半导体层100s的p型半导体区域107(例如，图6中的vss接触区域118)(图40)。例如，p型半导体区域207通过连接部207v(例如，图6中的连接部218v)、连接配线wl和贯通电极207e(例如，图6中的贯通电极121e)电连接到p型半导体区域107。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位与半导体层200s的电位和半导体层100s的电位变得大致相同。因此，抑制了对晶体管tr1的pid。
[0454]
设置有晶体管trl的半导体层200s和设置有保护元件pe的半导体层200s可以被绝缘区域212分割(图41)。例如，此时，设置有晶体管tr1的半导体层200s的p型半导体区域207通过连接配线wl1连接到半导体层100s的p型半导体区域107，并且设置有保护元件pe的半导体层200s的p型半导体区域207通过连接配线wl2连接到半导体层100s的p型半导体区域107。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位变得与设置有晶体管tr1的半导体层200s的电位、设置有保护元件pe的半导体层200s的电位以及半导体层100s的电位大致相同。因此，抑制了对晶体管tr1的pid。
[0455]
设置有晶体管trl的半导体层200s的p型半导体区域207和设置有保护元件pe的半导体层200s的p型半导体区域207可以通过连接配线wl彼此电连接线(图42)。即使在这种场合下，也以与参照图41所述的方式类似的方式抑制对晶体管tr1的pid。
[0456]
保护元件pe可以包括具有多个pn结的二极管(图43)。例如，保护元件pe包括阱区域211、n型半导体区域214、n阱区域215和p型半导体区域216。n阱区域215设置成与阱区域211相邻。n型半导体区域214是设置在n阱区域215中的n型杂质扩散区域，并且设置在半导体层200s的前表面附近。p型半导体区域216是设置在n阱区域215中的p型杂质扩散区域，并且设置在半导体层200s的前表面附近。例如，n型半导体区域214和p型半导体区域216从晶体管tr1一侧开始按该顺序设置，并且元件分离区域213分别设置在晶体管tr1的n型半导体区域210和n型半导体区域214之间以及n型半导体区域214和p型半导体区域216之间。例如，保护元件pe的n型半导体区域214和p型半导体区域216通过天线配线wh电连接到晶体管tr1的栅电极208。例如，保护元件pe设置在与晶体管tr1的半导体层200s相同的半导体层200s中，并且保护元件pe与晶体管tr1共享阱区域211。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位以与上述参照图38所述的方式类似的方式变得与半导体层200s的电位大致相同。因此，抑制了对晶体管tr1的pid。
[0457]
在设置有具有多个pn结的保护元件pe的半导体层200s中，以与上述参照图40所述的方式类似的方式，p型半导体区域207可以通过连接配线wl电连接到半导体层100s的p型半导体区域107(图44)。或者，以与上述参照图41所述的方式类似的方式，设置有晶体管tr1的半导体层200s和设置有保护元件pe的半导体层200s可以被绝缘区域212分割(图45)。在这种场合下，以与上述参照图42所述的方式类似的方式，设置有晶体管trl的半导体层200s的p型半导体区域207和设置有保护元件pe的半导体层200s的p型半导体区域207可以通过
连接配线wl彼此电连接(图46)。
[0458]
例如，连接到保护元件pe的晶体管trl可以设置在第一基板100的半导体层100s中(图47)。例如，晶体管tr1是传输晶体管tr。例如，保护元件pe设置在第二基板200的半导体层200s中。设置在半导体层200s中的p型半导体区域207通过连接配线wl电连接到半导体层100s的p型半导体区域107。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位变得与半导体层100s的电位大致相同。因此，抑制了对晶体管tr1的pid。以与上述参照图43～图46所述的方式类似的方式，连接到设置在半导体层100s中的晶体管tr1的保护元件pe可以由具有多个pn结的二极管构成(图48)。
[0459]
设置在第二基板200的半导体层200s中的晶体管trl可以连接到设置在第一基板100的半导体层100s中的保护元件pe(图49)。在这种场合下，保护元件pe包括p阱层115和设置在p阱层115中的n型半导体区域214。晶体管tr1的栅电极208通过天线配线wh电连接到保护元件pe的n型半导体区域214。例如，设置在半导体层200s中的p型半导体区域207通过连接配线wl电连接到设置在半导体层100s中的p型半导体区域107。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位变得与半导体层200s的电位和半导体层100s的电位大致相同。因此，抑制了对晶体管tr1的pid。以与上述参照图43～图46所述的方式类似的方式，连接到设置在半导体层100s中的晶体管tr1的保护元件pe可以由具有多个pn结的二极管构成(图50)。
[0460]
包括这种保护元件pe的成像装置1也实现了与上述实施方案中所述的效果类似的效果。此外，保护元件pe使得可以抑制pid的影响并且提高成品率。应当注意，本文已经以其中保护元件pe通过天线配线wh连接到晶体管tr1的栅电极208为例给出了说明；然而，保护元件pe可以通过天线配线wh连接到晶体管tr1的源极或漏极。即使在这种场合下，保护元件pe也可以以与上述类似的方式抑制pid的影响并提高成品率。
[0461]
<7.变形例6>
[0462]
图51～图55示出了根据上述实施方案的成像装置1的平面构成的变形例。图51示意性地示出了第二基板200的半导体层200s的前表面附近的平面构成，并且对应于上述实施方案中所述的图10。图52示意性地示出了第一配线层w1、连接到第一配线层w1的半导体层200s和第一基板100的各部分的构成，并且对应于上述实施方案中所述的图11。图53示出了第一配线层w1和第二配线层w2的平面构成的示例，并且对应于上述实施方案中所述的图12。图54示出了第二配线层w2和第三配线层w3的平面构成的示例，并且对应于上述实施方案中所述的图13。图55示出了第三配线层w3和第四配线层w4的平面构成的示例，并且对应于上述实施方案中所述的图14。
[0463]
在本变形例中，如图52所示，在第二基板200的h方向上并排排列的两个像素共享单元539中，一个(例如，纸面右侧的)像素共享单元539的内部布局具有通过仅在h方向上反转另一个(例如，纸面左侧的)像素共享单元539的内部布局而获得的构成。另外，一个像素共享单元539的外形线和另一个像素共享单元539的外形线之间在v方向上的偏差大于上述实施方案中所述的偏差(图11)。以这种方式，增加在v方向上的偏差使得可以减小另一个像素共享单元539的放大晶体管amp和连接到放大晶体管amp的焊盘部120(图7b所示的v方向上并排排列的两个像素共享单元539中的另一个(纸面下侧)的焊盘部120)之间的距离。这种布局允许图51～图55所示的成像装置1的变形例6使在h方向上并排排列的两个像素共享
单元539的面积与上述实施方案中所述的第二基板200的像素共享单元539的面积彼此相同，而并未在v方向上使两个像素共享单元539的平面布局彼此反转。应当注意，第一基板100的像素共享单元539的平面布局与上述实施方案中所述的平面布局(图7a和图7b)相同。因此，根据本变形例的成像装置1能够实现与上述实施方案中所述的成像装置1中的效果类似的效果。第二基板200的像素共享单元539的排列方式不限于上述实施方案和本变形例中所述的排列方式。
[0464]
<8.变形例7>
[0465]
图56～图61示出了根据上述实施方案的成像装置1的平面构成的变形例。图56示意性地示出了第一基板100的平面构成，并且对应于上述实施方案中所述的图7a。图57示意性地示出了第二基板200的半导体层200s的前表面附近的平面构成，并且对应于上述实施方案中所述的图10。图58示意性地示出了第一配线层w1、连接到第一配线层w1的半导体层200s和第一基板100的各部分的构成，并且对应于上述实施方案中所述的图11。图59示出了第一配线层w1和第二配线层w2的平面构成的示例，并且对应于上述实施方案中所述的图12。图60示出了第二配线层w2和第三配线层w3的平面构成的示例，并且对应于上述实施方案中所述的图13。图61示出了第三配线层w3和第四配线层w4的平面构成的示例，并且对应于上述实施方案中所述的图14。
[0466]
在本变形例中，每个像素电路200x的外形具有大致正方形的平面形状(图57等)。在这一点上，根据本变形例的成像装置1的平面构成不同于上述实施方案中所述的成像装置1的平面构成。
[0467]
例如，第一基板100的像素共享单元530以与上述实施方案中所述的方式类似的方式形成在两行
×
两列的像素区域上方，并且具有大致正方形的平面形状(图56)。例如，在每个像素共享单元539中，一个像素列中的像素541a和像素541c的传输栅极tg1和tg3的水平部分tgb在从叠加在垂直部分tga上的位置在h方向上朝向像素共享单元539的中央部分的方向上(更具体地，在朝向像素541a和541c的外边缘的方向并且朝向像素共享单元539的中央部分的方向上)延伸，并且另一个像素列中的像素541b和像素541d的传输栅极tg2和tg4的水平部分tgb在从叠加在垂直部分tga上的位置在h方向上朝向像素共享单元539的外部的方向上(更具体地，在朝向像素541b和541d的外边缘的方向并且朝向像素共享单元539外部的方向上)延伸。连接到浮动扩散部fd的焊盘部120设置在像素共享单元539的中央部分(像素共享单元539在h方向和v方向上的中央部分)中，并且连接到vss接触区域118的焊盘部121至少在h方向上(在图56中的h方向和v方向上)设置在像素共享单元539的端部。
[0468]
作为另一排列示例，可以想到，传输栅极tgl、tg2、tg3和tg4的水平部分tgb仅设置在与垂直部分tga相对的区域中。在这种场合下，以与上述实施方案中所述的方式类似的方式，半导体层200s易于被细分。因此，难以形成像素电路200x的较大晶体管。另一方面，如上述变形例所述，在传输栅极tg1、tg2、tg3和tg4的水平部分tgb从叠加在垂直部分tga上的位置在h方向上延伸的情况下，可以以与上述实施方案中所述的方式类似的方式增加半导体层200s的宽度。具体地，可以将连接到传输栅极tg1和tg3的贯通电极tgv1和tgv3在h方向上的位置布置在贯通电极120e在h方向上的位置附近，并且将连接到传输栅极tg2和tg4的贯通电极tgv2和tgv4在h方向上位置布置在贯通电极121e在h方向上的位置附近(图58)。这使得可以以与上述实施方案中所述的方式类似的方式增加在v方向上延伸的半导体层200s的
宽度(在h方向上的尺寸)。因此，可以增加像素电路200x的晶体管的尺寸，具体地，放大晶体管amp的尺寸。因此，这使得可以提高像素信号的信噪比，从而允许成像装置1输出更有利的像素数据(图像信息)。
[0469]
例如，第二基板200的像素共享单元539具有与第一基板100的像素共享单元539在h方向和v方向上的尺寸大致相同的尺寸，并且设置在与两行
×
两列的像素区域大致相对应的区域上方。例如，在每个像素电路200x中，选择晶体管sel和放大晶体管amp在v方向上并排布置于在v方向上延伸的一个半导体层200s中，并且fd转换增益切换晶体管fdg和复位晶体管rst在v方向上并排布置于在v方向上延伸的一个半导体层200s中。设置有选择晶体管sel和放大晶体管amp的一个半导体层200s与设置有fd转换增益切换晶体管fdg和复位晶体管rst的一个半导体层200s在h方向上隔着绝缘区域212并排排列(图57)。
[0470]
在本文中，参照图57和图58说明第二基板200的像素共享单元539的外形。例如，图56中所示的第一基板100的像素共享单元539连接到设置于焊盘部120的在h方向上的一侧(图58中的纸面左侧)的放大晶体管amp和选择晶体管sel以及设置于焊盘部120的在h方向上的另一侧(在图58中的纸面右侧)的fd转换增益切换晶体管fdg和复位晶体管rst。由以下四个外边缘确定包括放大晶体管amp、选择晶体管sel、fd转换增益切换晶体管fdg和复位晶体管rst的第二基板200的像素共享单元539的外形。
[0471]
第一外边缘是包括选择晶体管sel和放大晶体管amp的半导体层200s在v方向上的一端(图58中的纸面上端)的外边缘。第一外边缘设置在该像素共享单元539中包括的放大晶体管amp和与该像素共享单元539在v方向上的一侧(图58中的纸面上侧)相邻的像素共享单元539中包括的选择晶体管sel之间。更具体地，第一外边缘设置在放大晶体管amp和选择晶体管sel之间的元件分离区域213在v方向上的中央部分中。第二外边缘是包括选择晶体管sel和放大晶体管amp的半导体层200s在v方向上的另一端(图58中的纸面下端)的外边缘。第二外边缘设置在该像素共享单元539中包括的选择晶体管sel和与该像素共享单元539在v方向上的另一侧(图58中的纸面下侧)相邻的像素共享单元539中包括的放大晶体管amp之间。更具体地，第二外边缘设置在选择晶体管sel和放大晶体管amp之间的元件分离区域213在v方向上的中央部分中。第三外边缘是包括复位晶体管rst和fd转换增益切换晶体管fdg的半导体层200s在v方向上的另一端(图58中的纸面下端)的外边缘。第三外边缘设置在该像素共享单元539中包括的fd转换增益切换晶体管fdg和与该像素共享单元539在v方向上的另一侧(图58中的纸面下侧)相邻的像素共享单元539中包括的复位晶体管rst之间。更具体地，第三外边缘设置在fd转换增益切换晶体管fdg和复位晶体管rst之间的元件分离区域213在v方向上的中央部分中。第四外边缘是包括复位晶体管rst和fd转换增益切换晶体管fdg的半导体层200s在v方向上的一端(图58中的纸面上端)的外边缘。第四外边缘设置在该像素共享单元539中包括的复位晶体管rst和与该像素共享单元539在v方向上的一侧(图58中的纸面上侧)相邻的像素共享单元539中包括的fd转换增益切换晶体管fdg(未示出)之间。更具体地，第四外边缘设置在复位晶体管rst和fd转换增益切换晶体管fdg之间的元件分离区域213(未示出)在v方向上的中央部分中。
[0472]
在包括这种第一、第二、第三和第四外边缘的第二基板200的像素共享单元539的外形中，第三和第四外边缘被布置为相对于第一和第二外边缘向v方向上的一侧偏离(换句话说，向v方向上的一侧偏移)。使用这种布局使得可以将放大晶体管amp的栅极和fd转换增
益切换晶体管fdg的源极都布置为尽可能得靠近焊盘部120。这使得可以更容易减小将它们彼此连接的配线的面积，并且使成像装置1小型化。应当注意，vss接触区域218设置在包括选择晶体管sel和放大晶体管amp的半导体层200s与包括复位晶体管rst和fd转换增益切换晶体管fdg的半导体层200s之间。例如，多个像素电路200x具有彼此相同的布置方式。
[0473]
包括这种第二基板200的成像装置1也实现了与上述实施方案中所述的效果类似的效果。第二基板200的像素共享单元539的布置方式不限于上述实施方案和本变形例中所述的布置方式。
[0474]
<9.变形例8>
[0475]
图62～图67示出了根据上述实施方案的成像装置1的平面构成的变形例。图62示意性地示出了第一基板100的平面构成，并且对应于上述实施方案中所述的图7b。图63示意性地示出了第二基板200的半导体层200s的前表面附近的平面构成，并且对应于上述实施方案中所述的图8。图64示意性地示出了第一配线层w1、连接到第一配线层w1的半导体层200s和第一基板100的各部分的构成，并且对应于上述实施方案中所述的图11。图65示出了第一配线层w1和第二配线层w2的平面构成的示例，并且对应于上述实施方案中所述的图12。图66示出了第二配线层w2和第三配线层w3的平面构成的示例，并且对应于上述实施方案中所述的图13。图67示出了第三配线层w3和第四配线层w4的平面构成的示例，并且对应于上述实施方案中所述的图14。
[0476]
在本变形例中，第二基板200的半导体层200s在h方向上延伸(图64)。即，本变形例大致对应于通过将上述图57等所示的成像装置1的平面构成旋转90度而获得的构成。
[0477]
例如，第一基板100的像素共享单元530以与上述实施方案中所述的方式类似的方式形成在两行
×
两列的像素区域上方，并且具有大致正方形的平面形状(图62)。例如，在每个像素共享单元539中，一个像素行中的像素541a和像素541b的传输栅极tg1和tg2在v方向上朝向像素共享单元539的中央部分延伸，并且另一个像素行中的像素541c和像素541d的传输栅极tg3和tg4在v方向上朝向像素共享单元539的外部延伸。连接到浮动扩散部fd的焊盘部120设置在像素共享单元539的中央部分中，并且连接到vss接触区域118的焊盘部121至少在v方向(图62中的h方向和v方向)上设置在像素共享单元539的端部。在这种场合下，传输栅极tg1和tg2的贯通电极tgv1和tgv2在v方向上的位置靠近贯通电极120e在v方向上的位置，并且传输栅极tg3和tg4的贯通电极tgv3和tgv4在v方向上的位置靠近贯通电极121e在v方向上的位置(图64)。因此，由于与上述实施方案中所述的原因类似的原因，可以增加在h方向上延伸的半导体层200s的宽度(在v方向上的尺寸)。这使得可以增加放大晶体管amp的尺寸并抑制噪声。
[0478]
在每个像素电路200x中，选择晶体管sel和放大晶体管amp在h方向上并排布置，并且复位晶体管rst隔着绝缘区域212布置在与选择晶体管sel在v方向上相邻的位置(图63)。fd转换增益切换晶体管fdg与复位晶体管rst在h方向上并排布置。vss接触区域218在绝缘区域212中设置成岛状。例如，第三配线层w3在h方向上延伸(图66)，并且第四配线层w4在v方向上延伸(图67)。
[0479]
包括这种第二基板200的成像装置1也实现了与上述实施方案中所述的效果类似的效果。第二基板200的像素共享单元539的布置方式不限于上述实施方案和本变形例中所述的布置方式。例如，上述实施方案和变形例6中所述的半导体层200s可以在h方向上延伸。
[0480]
<10.变形例9>
[0481]
图68示意性地示出了根据上述实施方案的成像装置1的截面构成的变形例。图68对应于上述实施方案中所述的图3。在本变形例中，除了接触部201、202、301和302之外，成像装置1在与像素阵列部540的中央部分相对的位置处还包括接触部203、204、303和304。在这一点上，本变形例的成像装置1不同于上述实施方案中所述的成像装置1。
[0482]
接触部203和204设置在第二基板200中，并且暴露在与第三基板300的接合面上。接触部303和304设置在第三基板300中，并且暴露在与第二基板200的接合面上。接触部203与接触部303接触，并且接触部204与接触部304接触。即，在成像装置1中，除了接触部201、202、301和302之外，第二基板200和第三基板300还通过接触部203、204、303和304彼此连接。
[0483]
接下来，使用图69和图70说明成像装置1的操作。图69示出了由箭头指示的将要从外部输入到成像装置1的输入信号、电源电位和基准电位的路径。图70示出了由箭头指示的将要从成像装置1输出到外部的像素信号的信号路径。例如，通过输入部510a输入到成像装置1的输入信号被传送到第三基板300的行驱动部520，并且在行驱动部520中产生行驱动信号。行驱动信号通过接触部303和203被传送到第二基板200。此外，行驱动信号通过配线层200t中的行驱动信号线542到达像素阵列部540的每个像素共享单元539。已经到达第二基板200的像素共享单元539的行驱动信号之中的除传输栅极tg的驱动信号以外的驱动信号被输入到像素电路200x，以驱动像素电路200x中包括的每个晶体管。传输栅极tg的驱动信号通过贯通电极tgv被输入到第一基板100的传输栅极tg1、tg2、tg3和tg4，以驱动像素541a、541b、541c和541d。另外，从成像装置1的外部供给到第三基板300的输入部510a(输入端子511)的电源电位和基准电位通过接触部303和203被传送到第二基板200，以通过配线层200t中的配线供给到每个像素共享单元539的像素电路200x。基准电位也通过贯通电极121e被供给到第一基板100的像素541a、541b、541c和541d。另一方面，在第一基板100的像素541a、541b、541c和541d中进行光电转换的像素信号被传送到针对各像素共享单元539的第二基板200的像素电路200x。基于像素信号的像素信号通过垂直信号线543以及接触部204和304从像素电路200x传送到第三基板300。像素信号在第三基板300的列信号处理部550和图像信号处理部560中被处理，然后，通过输出部510b输出到外部。
[0484]
包括这种接触部203、204、303和304的成像装置1也实现了与上述实施方案中所述的效果类似的效果。根据第三基板300的电路设计等，可以改变作为通过接触部303和304的配线的连接目标的接触部的位置、数量等。
[0485]
<11.变形例10>
[0486]
图71示出了根据上述实施方案的成像装置1的截面构成的变形例。图71对应于上述实施方案中所述的图6。在本变形例中，具有平面结构的传输晶体管tr设置在第一基板100中。在这一点上，根据本变形例的成像装置1不同于上述实施方案中所述的成像装置1。
[0487]
传输晶体管tr包括仅由水平部分tgb构成的传输栅极tg。换句话说，传输栅极tg不包括垂直部分tga，并且设置成与半导体层100s相对。
[0488]
包括具有这种平面结构的传输晶体管tr的成像装置1也实现了与上述实施方案中所述的效果类似的效果。此外，可以想到，与垂直型传输栅极tg设置在第一基板100中的情况相比，平面型传输栅极tg设置在第一基板100中以形成更靠近半导体层100s的前表面的
光电二极管pd，从而增加饱和信号量(qs)。另外，可以想到，与在第一基板100中形成垂直型传输栅极tg的方法相比，在第一基板100中形成平面型传输栅极tg的方法具有更少的制造工序，这抑制了由于制造工艺对光电二极管pd的不利影响。
[0489]
<12.变形例11>
[0490]
图72示出了根据上述实施方案的成像装置的像素电路的变形例。图72对应于上述实施方案中所述的图4。在本变形例中，针对各像素(像素541a)设置像素电路200x。即，像素电路200x不由多个像素共享。在这一点上，根据本变形例的成像装置1不同于上述实施方案中所述的成像装置1。
[0491]
根据本变形例的成像装置1与上述实施方案中所述的成像装置1的相同之处在于，像素541a和像素电路200x设置在相互不同的基板(第一基板100和第二基板200)中。因此，根据本变形例的成像装置1也能够实现与上述实施方案中所述的效果类似的效果。
[0492]
<13.变形例12>
[0493]
图73示出了上述实施方案中所述的像素分离部117的平面构成的变形例。可以在围绕像素541a、541b、541c和541d中的每一个的像素分离部117中设置间隙。即，每个像素541a、541b、541c和541d的整个外周不必被像素分离部117包围。例如，像素分离部117的间隙设置在焊盘部120和121附近(参见图7b)。
[0494]
在上述实施方案中，已经以其中像素分离部117具有贯通半导体层100s的fti结构为例给出说明(参见图6)；然而，像素分离部117可以具有除fti结构以外的结构。例如，像素分离部117可以不被设置成完全贯通半导体层100s，并且可以具有所谓的dti(深沟槽隔离)结构。
[0495]
<14.变形例13>
[0496]
图74示意性地示出了根据上述实施方案的成像装置1的第一基板100和第二基板200的主要部分的平面构成的变形例。图75示意性地示出了第一配线层w1和第二配线层w2的平面构成的变形例。图76示意性地示出了第二配线层w2和第三配线层w3的平面构成的变形例。本变形例与上述实施方案中所述的成像装置1的不同之处在于，贯通电极tgv不对称地布置在像素共享单元539中。
[0497]
此外，如图77和图78所示，用连接到选择晶体管sel和fd转换增益切换晶体管fdg的配线(在图76和78中由sel和fdg表示)代替配线trg2使得可以进一步减小配线之间的电容。
[0498]
以这种方式在像素共享单元539中不对称地布置贯通电极tgv使得可以减小在一个方向(例如，h方向)上延伸并且在第三配线层w3中形成的配线trg1、trg2、trg3、trg4、sell、rstl和fdgl之间的电容。这使得可以防止由于读出像素的读出电极的影响而导致的相邻的非读出像素的读出电极下方的电位深化以及从传感器像素到浮动扩散部fd的势垒降低引起的饱和信号量qs的损失。
[0499]
此外，在像素共享单元539中，将连接到选择晶体管sel和fd转换增益切换晶体管fdg的各条配线布置在彼此靠近的贯通电极tgv(例如，贯通电极tgv2和贯通电极tgv4)之间使得可以减小配线间电容变得最大的配线trg2和配线trg4之间的电容。
[0500]
<15.变形例14>
[0501]
在成像装置1中，通常，例如，其中形成有像素晶体管(放大晶体管amp、选择晶体管
sel、复位晶体管rst和fd转换增益切换晶体管fdg)的半导体层200s具有其中在每个像素共享单元539中并排布置有两个半导体层200s的结构；然而，在具有三维结构的晶体管(例如，图80中所示的放大晶体管amp)下方的半导体层200s中，耗尽层可以扩展超过预期，这可能会导致例如选择晶体管sel被隔离并且不会连接到阱。因此，优选的是，在半导体层200s中设置阱接触区域217。
[0502]
图79示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以设置在并排排列的两个半导体层200s中的每个中。这使得可以单独向两个半导体层200s中的每个施加电压，这使得可以避免基板偏置效应并且提高线性度。另外，在这种场合下，放大晶体管amp不限于平面型(图79)，并且可以具有诸如图80所示的鳍(fin)型等三维结构。
[0503]
图81示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以设置在并排排列的两个半导体层之间，并且一个阱接触区域217可以由两个半导体层200s共享。这使得可以减小形成在并排排列的两个半导体层200s中的阱接触区域217，从而使得可以增大各像素晶体管的尺寸。
[0504]
图82示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以设置在并排排列的两个半导体层200s中的一者中，并且两个半导体层200s可以彼此连接。另外，在这种情况下，例如，如图83所示，两个半导体层200s可以通过元件分离区域213彼此连接。
[0505]
图84示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以设置在并排排列的两个半导体层200s之间，并且半导体层200s的不具有gp的部分可以彼此连接。如图82和图83所示，与阱接触区域217设置在两个半导体层200s中的一者中的情况相比，这使得可以增大各像素晶体管的尺寸。
[0506]
图85示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以设置在并排排列的两个半导体层之间。在图85中，阱接触区域217通过与两个半导体层200s的gp重叠的元件分离区域213连接到并排排列的两个半导体层200s。这使得可以增大各像素晶体管的尺寸。
[0507]
图86示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以与图85类似地设置在并排排列的两个半导体层之间，并且为了两个半导体层200s之间的连接，除了通过与gp重叠的元件分离区域213进行连接之外，还可以设置与gp重叠的元件分离区域213并且两个半导体层200s可以通过该元件分离区域213彼此连接。这使得可以进一步降低各像素晶体管和阱并未彼此连接的可能性。
[0508]
图87示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。例如，阱接触区域217可以设置在像素共享单元539中并排排列的两个半导体层之间，并且并排排列的两个半导体层200s可以通过与两个半导体层200s的gp重叠的元件分离区域213彼此连接，并且在相邻的像素共享单元539中，一个像素共享单元539的半导体层200s和与该一个像素共享单元539相邻的像素共享单元539的半导体层200s可以通过与gp重叠的元件分离区域213彼此连接。
[0509]
图88示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。图87示出了其中阱接触区域217设置在通过元件分离区域213彼此连接的两个像素共享
单元539中的每个中的示例；然而，阱接触区域217可以仅设置在像素共享单元539中的一者中。
[0510]
图89示出了根据上述实施方案的成像装置1的半导体层200s的平面构成的变形例。由两个半导体层200s共享的阱接触区域217不必由像素共享单元539中的两个半导体层200s共享，并且例如，如图89所示，可以由彼此相邻的像素共享单元539的两个半导体层200s共享。
[0511]
<16.变形例15>
[0512]
图90示出了根据上述实施方案的成像装置1中的将第一基板100和第二基板200彼此电连接的贯通电极120e与像素晶体管(例如，放大晶体管amp)之间的连接配线cs的截面构成的变形例。图91示出了图90所示的贯通电极120e与焊盘部120之间的连接部的放大图。
[0513]
可以如下形成本变形例的贯通电极120e和连接配线cs。应当注意，下面以贯通电极120e为例进行说明；然而，可以类似地形成连接配线cs。
[0514]
如上所述，对于贯通电极120e，使用抗蚀剂膜231的图案干蚀刻层间绝缘膜222和钝化膜221，以形成连接孔120h。在这种场合下，连接孔120h被形成为具有比期望的贯通电极120e的直径更大的孔径。接下来，在由钛(ti)、钴(co)、镍(ni)等构成的金属膜通过例如溅射等形成到连接孔120h的底部之后，进行退火处理以使暴露于连接孔120h的底面的焊盘部120的多晶硅(多晶硅)合金化。接下来，通过湿蚀刻去除未反应的金属膜。随后，例如，使用原子层沉积(ald)法在连接孔12h中形成氧化膜，以使连接孔120h具有期望的孔径。接下来，通过回蚀去除形成在连接孔120h的底部上的氧化膜。之后，例如，分别使用ald法和化学气相沉积(cvd)法按顺序形成氮化钛(tin)膜(阻挡金属)和钨(w)膜，然后，通过化学机械抛光(cmp)使前表面平面化。因此，形成图90所示的贯通电极120e。
[0515]
在如上所述形成的贯通电极120e和连接配线cs中，例如，tin膜120b作为阻挡金属形成在w膜120a周围，并且氧化膜120d形成在tin膜120b周围。另外，具有比贯通电极120e和连接配线cs的直径更大的直径的合金区域120r形成在与连接到贯通电极120e的焊盘部120的连接部和与连接到连接配线cs的放大晶体管amp的栅极的连接部中的每个中。此外，通过回蚀部分地去除贯通电极120e与合金区域120r之间的连接部以及连接配线cs与合金区域120r之间的连接部。
[0516]
在具有这种构成的贯通电极120e和连接配线cs中，用于加工层间绝缘膜(例如，层间绝缘膜222和钝化膜221)的连接孔(例如，连接孔120h)的孔径增加，这使得可以在连接孔120h的底部中形成由ti等构成的厚金属膜。这使得可以抑制ti溅射量，从而使得可以抑制w爆发(
ボルケーノ
)(wf6与ti的反应)。另外，在贯通电极120e与合金区域120r之间的连接部以及连接配线cs与合金区域120r之间的连接部中的每个的侧面上不存在ti，这使得可以降低连接部的电阻。另外，可以抑制由于金属污染导致的白点。
[0517]
除此之外，例如，贯通电极120e和连接配线cs的结构可以是图92所示的构成。可以如下形成图92所示的贯通电极120e和连接配线cs的结构。在使用ald法在连接孔(例如，连接孔120h)的侧面和底面上形成由ti、co、ni等构成的金属膜之后，进行退火处理以使在连接孔120h的底部中的焊盘部120的多晶硅(poly si)合金化。接下来，分别使用ald法和cvd法按顺序在连接孔120h中形成tin膜和钨(w)膜，然后通过cmp使前表面平坦化。因此，形成图92所示的贯通电极120e。
[0518]
<17.变形例16>
[0519]
图93示出了根据上述实施方案的成像装置1的第一基板100和第二基板200的主要部分的截面构成的变形例。图94示出了图93所示的第一基板100的主要部分的平面构成。本变形例与上述实施方案中所述的成像装置1的不同之处在于，对应于上述焊盘部120和121的接触部120x和121x被嵌入并形成在像素分离部117上方。
[0520]
接触部120x和121x分别由其中扩散有n型或p型杂质的多晶硅(poly si)构成。贯通电极120e和121e分别连接到接触部120x和121x。类似于上述实施方案，多个浮动扩散部fd和多个vss接触区域118分别形成在接触部120x和121x周围。即，接触部120x和多个浮动扩散部fd在侧壁处彼此电连接，并且接触部121x和多个vss接触区域118在侧壁处彼此电连接。
[0521]
以这种方式，与上述实施方案相比，在半导体层100s的前表面附近嵌入并形成接触部120x和121x，从而确保距传输晶体管tr的传输栅极tg的距离。这使得可以减小寄生电容。
[0522]
可以如下制造这种接触部120x和121x。
[0523]
首先，如图95a所示，形成具有预定深度的开口117h1。接下来，如图95b所示，在开口117h1中嵌入包括在像素分离部117中的遮光膜17a和绝缘膜117b(均未示出)，并且之后，如图95c所示，通过回蚀在半导体层100s的前表面上形成具有预定深度(例如，约150nm)的开口117h2。
[0524]
接下来，如图95d所示，在将多晶硅膜132嵌入在开口117h2中之后，回蚀多晶硅膜132以使多晶硅膜132的前表面的高度变得与半导体层100s的前表面的高度大致相同。接下来，如图95e所示，形成具有预定图案的抗蚀剂膜232，并且使用光刻法通过回蚀去除形成在不必要的像素分离部117上的多晶硅膜132。接下来，如图95f所示，使用高密度等离子体(hdp)cvd在通过去除多晶硅(poly si)而形成的开口117h3中填充绝缘膜125，之后，通过cmp使其中嵌入多晶硅膜132和绝缘膜125的半导体层100s的前表面平坦化。
[0525]
接下来，如图95g所示，在预定位置处形成传输栅极tg之后，如图95h所示，对在将要形成接触部120x和121x的每个区域中形成的多晶硅膜132选择性地进行p型或n型离子注入和退火处理。因此，形成图93等所示的接触部120x和121x。
[0526]
另外，图93示出了使用其中扩散有n型或p型杂质的多晶硅(poly si)形成上述焊盘部120和121两者的示例；然而，例如，如图96和图97所示，可以使用其中扩散有n型杂质的多晶硅(poly si)仅形成焊盘部120作为接触部120x。或者，如图98所示，可以使用其中扩散有p型杂质的多晶硅(poly si)仅形成焊盘部121作为接触部121x。
[0527]
例如，在以这种方式使用其中扩散有n型或p型杂质的多晶硅(poly si)形成上述焊盘部120和121中的一者的情况下，可以如下制造它们。应当注意，下文中以其中使用扩散有n型杂质的多晶硅(poly si)仅形成焊盘部120作为接触部120x为例给出说明。
[0528]
首先，以与上述类似的方式形成具有预定深度的开口117h1，并且在开口117h1中嵌入像素分离部117中包括的遮光膜17a和绝缘膜117b(均未示出)，之后，如图99a所示，形成具有预定图案的抗蚀剂膜232，并且通过回蚀在将要形成接触部120x的区域中形成具有预定深度(例如，约150nm)的开口117h2。
[0529]
接下来，如图99b所示，在将多晶硅膜132嵌入在开口117h2中后，回蚀多晶硅膜132
以使多晶硅膜132的前表面的高度变得与半导体层100s的前表面的高度大致相同。接下来，在用绝缘膜125填充开口117h2之后，如图99c所示，去除不必要的像素分离部117中包括的遮光膜17a和绝缘膜117b，并且形成开口117h4。接下来，如图99d所示，使用高密度等离子体(hdp)cvd在通过去除多晶硅(poly si)而形成的开口部117h4中形成绝缘膜125，之后，通过cmp使在其中嵌入有多晶硅膜132和绝缘膜125的半导体层100s的前表面平坦化。
[0530]
之后，在预定位置形成传输栅极tg，然后对形成在将要形成接触部120x的区域中的多晶硅膜132选择性地进行p型或n型离子注入和退火处理。因此，可以分别形成接触部120x和焊盘部121。
[0531]
应当注意，通常，焊盘部121形成为矩形形状，其每条边平行于h方向和v方向，其中多个像素541以矩阵状排列；然而，例如，如图97所示，焊盘部121可以通过相对于h方向和v方向旋转约45
°
来形成。这使得可以抑制由于焊盘部121与形成在各像素541中的另一个元件之间的接触导致的故障的发生，并且提高面积效率。
[0532]
另外，图93示出了通过其中扩散有n型或p型杂质且形成为被嵌入在半导体层100s的前表面中的多晶硅(poly si)(接触部120x或121x)进行贯通电极120e与浮动扩散部fd之间的电连接以及贯通电极121e与vss接触区域118之间的电连接中的各者的示例；然而，浮动扩散部fd和vss接触区域118可以分别直接连接到贯通电极120e和121e。
[0533]
图100示出了在浮动扩散部fd与贯通电极120e彼此直接连接并且vss接触区域118与贯通电极121e彼此直接连接的情况下的第一基板100和第二基板200的主要部分的截图构成的变形例。图101示出了图100所示的第一基板100的主要部分的平面构成。
[0534]
在本变形例中，每个贯通电极120e和121e具有比在h方向和v方向上延伸的像素分离部117的交叉部的面积更大的直径，并且其一部分嵌入在半导体层100s中。因此，在侧壁上进行贯通电极120e与多个浮动扩散部fd之间的电连接以及贯通电极121e与多个vss接触区域118之间的电连接。
[0535]
例如，可以如下制造分别在对应的侧壁上电连接到浮动扩散部fd和vss接触区域118的贯通电极120e和121e。
[0536]
首先，在以与上述类似的方式通过回蚀在半导体层100s的前表面上在像素分离部117上方形成具有预定深度(例如，约150nm)的开口117h2之后，如图102a所示，使用高密度等离子体(hdp)cvd形成绝缘膜125以嵌入在开口117h2中。接下来，如图102b所示，通过cmp使其中嵌入有绝缘膜125的半导体层100s的前表面平坦化。
[0537]
接下来，如图102c所示，在预定位置形成传输栅极tg之后，形成钝化膜122以覆盖半导体层100s和传输栅极tg的前表面。之后，以与上述实施方案中所述的方式类似的方式将第一基板100和第二基板200接合在一起，之后，形成到达嵌入在半导体层100s中的绝缘膜125的连接孔120h和121h。在这种场合下，连接孔120h和121h的深度分别形成为使浮动扩散部fd和vss接触区域118的侧壁的一部分露出。因此，贯通电极120e和121e的侧壁分别与浮动扩散部fd和vss接触区域118的侧壁接触。
[0538]
如上所述，在本变形例中，在半导体层100s中进行贯通电极120e与浮动扩散部fd之间的间接或直接电连接以及贯通电极121e与vss接触区域118之间的间接或直接电连接。因此，与上述实施方案相比，确保了距传输晶体管tr的传输栅极tg的距离，这使得可以减小寄生电容。
[0539]
<18.变形例17>
[0540]
图103示出了根据上述实施方案的成像装置1的第一基板100和第二基板200的主要部分的截面构成的变形例。
[0541]
在成像装置1中，形成在第一基板100和第二基板200中的各个晶体管可以分别具有相同的栅极结构。然而，第一基板100和第二基板200具有不同的热预算(thermal budget)，并且第一基板100的晶体管(例如，传输晶体管tr)经历更多的加热工序，这可能会导致杂质扩散。因此，可以想到，为了维持传输晶体管tr的截止特性，例如，在传输栅极tg下方离子注入高浓度的p型杂质，这可能会因此增加电流的泄漏以及浮动扩散部fd附近的电场浓度，从而产生白点。
[0542]
相反，在本变形例中，例如，如图103所示，第一基板100一侧的晶体管(例如，传输晶体管tr)的侧壁sw的宽度大于第二基板200一侧的晶体管的侧壁sw的宽度。这使得可以减小由于加热工序导致的杂质扩散。另外，减小第二基板200一侧的晶体管的侧壁sw的宽度使得可以增大第二基板200中的晶体管的栅极面积，从而使得可以降低噪声。
[0543]
图104示出了根据上述实施方案的成像装置1的第一基板100和第二基板200的主要部分的截面构成的变形例。
[0544]
为了提高诸如贯通电极120e和121e等贯通配线的成品率，需要减小纵横比。然而，在第一基板100一侧的晶体管的栅极高度减小的情况下，在形成光电转换部(光电二极管pd)的电位时将要注入的杂质可能渗透到栅极下方，这可能不允许电位相对于栅极自对准的形成。结果，可能增加由于未对准导致的特性变化。
[0545]
相反，在本变形例中，如图104所示，第二基板200一侧的晶体管的栅极高度降低。这使得可以减小贯通配线的纵横比，从而使得可以提高成品率。另外，可以实现贯通配线的电阻降低。此外，可以抑制第一基板100一侧的晶体管(例如，传输晶体管tr)中的离子注入的栅极渗透，并且通过自对准进行图案化。这使得可以减小特性的变化。
[0546]
应当注意，在本变形例中，已经以平面型传输晶体管tr为例进行了说明；然而，例如，传输晶体管tr可以具有如图21f所示的垂直型晶体管构成。另外，在本变形例中，已经以其中第二基板200一侧的晶体管为平面型晶体管为例给出了说明；然而，第二基板200一侧的晶体管可以具有诸如鳍型等三维结构。
[0547]
<19.变形例18>
[0548]
图105示出了根据上述实施方案的成像装置1的第一基板100和第二基板200的主要部分的截面构成的变形例。本变形例与上述实施方案中所述的成像装置1的不同之处在于，贯通电极120e和121e与连接部219v在不同的高度连接到第一配线层w1。
[0549]
例如，可以如下制造图105所示的结构。
[0550]
首先，在以与上述实施方案中的方式类似的方式形成层间绝缘膜222的组件之后，如图106a所示，通过干蚀刻形成贯通层间绝缘膜222、钝化膜221、接合膜124和层间绝缘膜123的连接孔120h和121h。接下来，如图106b所示，将导电材料嵌入在连接孔120h和121h中，以形成贯通电极120e和121e。
[0551]
接下来，如图106c所示，通过cmp去除设置在层间绝缘膜222上的导电膜，并且使层间绝缘膜222的前表面平坦化。接下来，如图106d所示，例如，在层间绝缘膜222上形成由氧化硅(sio)或氮化硅(sin)构成的绝缘膜223，之后，如图106e所示，形成贯通绝缘膜223和层
间绝缘膜222的连接孔218h和219h。接下来，如图106f所示，将导电材料嵌入在连接孔218h和219h中，以形成连接部218v和219v。
[0552]
接下来，如图106g所示，通过cmp去除设置在绝缘膜223上的导电膜，并且使绝缘膜223的前表面平坦化。接下来，如图106h所示，在与贯通电极120e和121e相对应的位置处形成开口223h，以露出贯通电极120e和121e。之后，以与上述实施方案中的方式类似的方式形成第一配线层w1。因此，完成图105所示的成像装置1。
[0553]
图107示出了根据上述实施方案的成像装置1的第一基板100和第二基板200的主要部分的截面构成的变形例。图105示出了其中贯通电极120e和121e的上表面形成在比连接部219v的上表面更低的位置处的示例；然而，可以使连接部219v的上表面形成在比贯通电极120e和121e的上表面更低的位置处。
[0554]
例如，在以与上述实施方案中的方式类似的方式形成层间绝缘膜222的组件之后，如图108a所示，通过干蚀刻形成贯通层间绝缘膜222的连接孔218h和219h。接下来，如图108b所示，将导电材料嵌入在连接孔218h和219h中，以形成连接部218v和219v。
[0555]
接下来，如图108c所示，通过cmp去除设置在层间绝缘膜222上的导电膜，并且使层间绝缘膜222的前表面平坦化。接下来，如图108d所示，在层间绝缘膜222上形成绝缘膜223，之后，如图108e所示，形成贯通层间绝缘膜222、钝化膜221、接合膜124和层间绝缘膜123的连接孔120h和121h。接下来，如图108f所示，将导电材料嵌入在连接孔120h和121h中，以形成贯通电极120e和121e。
[0556]
接下来，如图108g所示，通过cmp去除设置在绝缘膜223上的导电膜，并且使绝缘膜223的前表面平坦化。接下来，如图108h所示，在与连接部218v和219v相对应的位置处形成开口223h，以露出连接部218v和219v。之后，以与上述实施方案中的方式类似的方式形成第一配线层w1。因此，完成图107所示的成像装置1。
[0557]
上面已经说明了其中贯通电极120e和121e与连接部219v的上表面的高度彼此不同的示例；然而，例如，如图109a所示，在如图108f所示将导电材料嵌入在连接孔218h和219h中之后，通过cmp去除设置在层间绝缘膜222上的导电膜和绝缘膜223，这使得可以形成如图109b所示的其中贯通电极120e和121e与连接部219v的上表面处于同一平面的成像装置1。
[0558]
在上述实施方案中，在同一工序中形成将第一基板100和第二基板200彼此电连接的贯通配线(例如，贯通电极120e和121e)以及连接到第二基板200中的栅极的配线(例如，连接部219v)。然而，贯通电极120e和121e的纵横比与连接部219v的纵横比大不相同；因此，在使用物理气相沉积(pvd)法在对应的连接孔(例如，连接孔120h、121h和219h)中同时沉积阻挡金属的情况下，具有较大纵横比的连接孔120h和121h的底部中的阻挡金属变薄，并且具有较小纵横比的连接孔219h的底部中的阻挡金属变厚。这可能容易导致接触不良和金属膜的爆发(
ボルケーノが
)。
[0559]
相反，在本变形例中，在不同的工序中形成具有极大不同的纵横比的贯通电极120e和121e与连接部219v。这使得可以在各自的最佳条件下沉积阻挡金属。具体地，可以将形成在连接部219v的底部中的阻挡金属的厚度减小到30nm以下。另外，可以以10nm以上的厚度沉积形成在贯通电极120e和121e的底部中的阻挡金属。因此，可以提高制造成品率和可靠性。
[0560]
<20.变形例19>
[0561]
在本变形例中，给出了第二基板200中的像素晶体管(放大晶体管amp、选择晶体管sel、复位晶体管rst和fd转换增益切换晶体管fdg)的具体布局示例的说明。
[0562]
例如，在像素晶体管中，如图110所示，放大晶体管amp可以具有诸如鳍型等三维结构，并且选择晶体管sel、复位晶体管rst和fd转换增益切换晶体管fdg可以具有平面结构。
[0563]
例如，在像素晶体管中，如图111所示，放大晶体管amp和选择晶体管可以具有诸如鳍型等三维结构，并且复位晶体管rst和fd转换增益切换晶体管fdg可以具有平面结构。另外，鳍结构可以是双鳍结构，而不是图110所示的单鳍结构。
[0564]
例如，在像素晶体管中，如图112所示，放大晶体管amp、选择晶体管、复位晶体管rst和fd转换增益切换晶体管fdg全部都可以具有诸如鳍型等三维结构。
[0565]
例如，在像素晶体管中，如图113所示，放大晶体管amp、选择晶体管、复位晶体管rst和fd转换增益切换晶体管fdg可以设置在彼此独立的半导体层200s中。
[0566]
图114示意性地示出了图1所示的彼此串联连接的放大晶体管amp和选择晶体管sel的平面构成(a)和沿图114的(a)所示的线a
‑
a’截取截面构成(b)。
[0567]
设置在第二基板200中的像素晶体管以这种方式具有三维结构，这使得可以提高每占有面积的特性。例如，如图111所示，在选择晶体管sel具有三维结构的情况下，可以扩大选择晶体管sel的动态范围。
[0568]
此外，在选择晶体管sel的硅沟道中注入离子作为掺杂剂，以形成离子注入区域，这使得可以控制选择晶体管sel的阈值电压vth。例如，将硼(b)作为掺杂剂注入到具有鳍形的硅沟道的选择晶体管sel的部分中，这使得可以形成作为p型半导体的离子注入区域。即，与未注入掺杂剂的情况相比，可以使选择晶体管sel的阈值电压vth更高。另外，例如，磷(p)作为掺杂剂注入到具有鳍形的硅沟道的选择晶体管sel的部分中，这使得可以形成作为n型半导体的离子注入区域。即，与未注入掺杂剂的情况相比，可以使选择晶体管sel的阈值电压vth更低。
[0569]
应当注意，鳍型晶体管(例如，放大晶体管amp)和具有平面结构的晶体管(例如，选择晶体管sel)的扩散层的深度可以彼此不同。在这种情况下，鳍型晶体管的扩散层形成得比具有平面结构的晶体管的扩散层更深。
[0570]
应当注意，硼(b)和磷(p)具有相对大的热扩散系数，并且相对容易扩散。在使用这种容易扩散的掺杂剂的情况下，掺杂剂通过后续的热处理从选择晶体管sel的区域扩散到放大晶体管amp的区域，这可能会使放大晶体管amp的阈值电压vth的可控性劣化，并且可能增加由mos界面电子密度增大导致的1/f噪声。这可能会降低捕获图像的图像质量。
[0571]
因此，例如，优选的是，将具有比硼(b)更小的热扩散系数的离子注入到选择晶体管sel的硅沟道中。与使用硼(b)作为掺杂剂的情况相比，这使得可以抑制在选择晶体管sel的硅沟道中形成的离子注入区域的扩大。即，可以抑制捕获图像的图像质量的降低。
[0572]
另外，例如，优选的是，将具有比磷(p)更小的热扩散系数的离子注入到选择晶体管sel的硅沟道中。例如，砷(as)或锑(sb)可以作为掺杂剂注入。与使用磷(p)作为掺杂剂的情况相比，这使得可以抑制形成在选择晶体管sel的硅沟道中的离子注入区域的扩大。这使得可以抑制放大晶体管amp的阈值电压vth的可控性的劣化以及由mos界面电子密度的增大导致的1/f噪声的增加。另外，可以提高选择晶体管sel的调制度和饱和电荷量。即，可以抑
制捕获图像的图像质量的降低。
[0573]
此外，例如，具有比硼(b)和磷(p)更小的热扩散系数的离子被注入到选择晶体管sel的硅沟道中，这使得可以减小放大晶体管amp和选择晶体管sel之间的必要距离。这使得可以抑制像素尺寸的增加。
[0574]
应当注意，可以控制栅极的功函数来代替将掺杂剂注入到选择晶体管sel的硅沟道中。即，选择适用于选择晶体管sel的栅极和放大晶体管amp的栅极的材料使得可以控制选择晶体管sel和放大晶体管amp的阈值电压vth。
[0575]
例如，使用具有较小功函数的材料形成选择晶体管sel和放大晶体管amp的栅极，这使得可以增加选择晶体管sel和放大晶体管amp的阈值电压vth。这使得可以改善选择晶体管sel和放大晶体管amp的截止特性。即，可以抑制捕获图像的图像质量的下降。
[0576]
例如，使用具有较大功函数的材料形成选择晶体管sel和放大晶体管amp的栅极使得可以降低选择晶体管sel和放大晶体管amp的阈值电压vth。这使得可以提高选择晶体管sel和放大晶体管amp的调制度和饱和电荷量。即，可以抑制捕获图像的图像质量的下降。
[0577]
如上所述，对于分别具有使用具有预定功函数的材料的栅极的选择晶体管sel和放大晶体管amp不必进行掺杂剂注入。因此，可以减小放大晶体管amp和选择晶体管sel之间的必要距离。这使得可以抑制像素尺寸的增大。
[0578]
应当注意，具有彼此不同的功函数的材料可以用于选择晶体管sel和放大晶体管amp的栅极。例如，钨(w)、钌(ru)或铑(rh)用作选择晶体管sel的栅极材料，并且n型半导体用作放大晶体管amp的栅极材料，这使得可以使选择晶体管sel的阈值电压vth高于放大晶体管amp的阈值电压vth。另外，例如，主族(master group)和硅的化合物(硅化物)可以用于选择晶体管sel和放大晶体管amp的栅极。
[0579]
此外，优选的是，例如，半导体层200s使用45
°
切口基板。这导致放大晶体管amp的fin fet侧壁成为(100)面，这使得可以降低界面态，并且减少噪声的产生。
[0580]
<21.变形例20>
[0581]
图115、图123、图125、图127和图129示出了上述变形例5中所述的晶体管tr1和保护元件pe的其他示例。在变形例5中，已经说明了其中使用具有pn结的二极管作为保护元件pe的示例，但这并不是限制性的。对于保护元件pe，例如，可以使用栅控二极管型(gated diode type)保护元件(图115)、使用虚拟天线的晶体管型保护元件(图123)、pmos型保护元件(图125)、包括反向二极管的pmos型保护元件(图127)以及还包括nmos型晶体管的pmos型保护元件(图129)。
[0582]
图116示出了图115所示的晶体管trl和栅控二极管型保护元件pe的平面构成的示例。图117是示出图115所示的晶体管tr1和保护元件pe之间的关系的示例的电路图。保护元件pe的漏极连接到天线配线wh，并且其栅极和源极连接到阱区域211。
[0583]
栅控二极管型保护元件pe以这种方式设置在半导体层200s中，这在等离子体工艺期间抑制了保护元件pe的栅极与漏极之间的重叠部分中的电位。因此，通过带间隧道电流流向半导体层200s的较大的泄漏电流成为保护电流。与将反向二极管用作保护元件pe的情况相比，这使得可以获得更高的保护功能。此外，保护元件pe的源极接地，这使得可以保护ioff。
[0584]
图118～图122示出了图115所示的晶体管tr1和栅控二极管型保护元件pe的其他
示例。
[0585]
例如，半导体层200s的p型半导体区域207可以通过连接部207v、连接配线wl1和贯通电极107e电连接到半导体层100s的p型半导体区域107(例如，图6中的vss接触区域118)(图118)。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位变得与半导体层200s的电位和半导体层100s的电位大致相同。因此，抑制了对晶体管tr1的pid。
[0586]
设置有晶体管trl的半导体层200s和设置有保护元件pe的半导体层200s可以被绝缘区域212分割(图119)。例如，在这种场合下，设置有晶体管tr1的半导体层200s的p型半导体区域207通过连接配线wl1连接到半导体层100s的p型半导体区域107，并且设置有保护元件pe的半导体层200s的p型半导体区域207通过连接配线wl2连接到半导体层100s的p型半导体区域107。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位变得与设置有晶体管tr1的半导体层200s的电位、设置有保护元件pe的半导体层200s的电位以及半导体层100s的电位大致相同。因此，抑制了对晶体管tr1的pid。
[0587]
设置有晶体管trl的半导体层200s的p型半导体区域207和设置有保护元件pe的半导体层200s的p型半导体区域207可以通过连接配线wl彼此电连接(图120)。即使在这种场合下，也以与图118所述的方式类似的方式抑制对晶体管tr1的pid。
[0588]
由保护元件pe保护的晶体管trl可以设置在第一基板100中(图121)。例如，保护元件pe的n型半导体区域214和晶体管tr1的栅电极208通过连接部214v、天线配线wh和贯通电极208e彼此电连接。因此，当保护元件pe导通时，晶体管tr1的阱区域(p阱层115)和栅电极208之间的电位差减小，并且抑制了对晶体管tr1的pid。或者，保护元件pe可以设置在第一基板100中(图122)。例如，保护元件pe的n型半导体区域214和晶体管tr1的栅电极208通过贯通电极214e、天线配线wh和贯通电极208v彼此电连接。因此，当保护元件pe导通时，晶体管tr1的栅电极208的电位与半导体层200s的阱区域(p阱层115)的电位共同，并且抑制了对晶体管tr1的pid。
[0589]
图124是示出图123所示的晶体管t1和使用虚拟天线的晶体管型保护元件pe之间的关系的示例的电路图。保护元件pe具有连接到晶体管tr1的栅电极208的漏极和接地的源极。另外，天线配线wh1连接到保护元件pe的漏极，并且用作虚拟天线的天线配线wh2连接到保护元件pe的栅极。
[0590]
利用使用虚拟天线的晶体管型保护元件pe以这种方式使得可以在电荷由于pid电荷而被累积在晶体管tr1的栅电极208中之前导通保护元件pe。因此，经由虚拟天线(天线配线wh2)流动的pid电荷的电流在保护元件pe的栅极中流动，从而导通保护元件pe，并且可以通过其导通电流释放经由天线配线wh2流动的pid电荷。
[0591]
应当注意，晶体管trl和使用虚拟天线(天线配线wh2)的晶体管型保护元件pe可以具有上述图118至图122所示的任何结构。
[0592]
图126是示出图125所示的晶体管t1和pmos型保护元件pe之间的关系的示例的电路图。保护元件pe包括至少一个pmos型晶体管tr2。晶体管tr2的p型半导体区域245电连接到晶体管tr1的栅电极208，并且晶体管tr2的p型半导体区域246连接到接地电位。电源线分别设置在晶体管tr2的栅极和阱248中。
[0593]
以这种方式使用pmos型保护元件pe，这相对地降低了受到由等离子体引起的损坏时晶体管tr2的p型半导体区域246、栅极和阱248的电压。因此，晶体管tr2在正向偏置模式
下操作。
[0594]
应当注意，晶体管trl和pmos型保护元件pe可以具有上述图118～图122所示的任何结构。
[0595]
另外，如图127和图128所示，反向二极管可以被添加到pmos型保护元件pe。添加反向二极管使得可以固定晶体管tr2的栅极的电位，从而可以进一步稳定作为保护元件pe的操作。
[0596]
此外，如图129和图130所示，nmos型晶体管tr3可以进一步添加到pmos型保护元件pe。晶体管tr3的源极和漏极中的一者(例如，n型半导体区域219)电连接到晶体管tr1的栅电极208。另外，电源线分别设置在晶体管tr3的栅极和阱中。
[0597]
以这种方式还添加了nmos型晶体管tr3作为保护元件pe，这使得可以在半导体层200s的处理阶段中在接收到作为由等离子体引起的损坏的正电荷时通过nmos型晶体管的gid(gate
‑
induced
‑
drain leakage current：栅极感应漏极泄露电流)进行保护。另外，当接收到作为由等离子体引起的损坏的负电荷时，nmos型晶体管tr3以正向偏置模式操作，这使得可以释放电荷。
[0598]
此外，如图129和图130所示，晶体管tl与添加了反向二极管和nmos型晶体管的pmos型保护元件可以具有图131和图132所示的结构。具体地，晶体管tr1和保护元件pe可以设置在由绝缘区域212分割的相互独立的半导体层200s中。优选的是，设置有调整在保护元件pe中包括的晶体管tr2和晶体管tr2的各阱中的各电位的电路。这使得可以进一步稳定作为保护元件pe的操作。
[0599]
<22.变形例21>
[0600]
在上述实施方案中，已经说明了一种结构，其中电连接到浮动扩散部fd的一条配线(即，浮动扩散部用接触)和电连接到阱层we的一条配线(即，阱用接触)布置在多个传感器像素中的每个中。然而，本公开的实施方案不限于此。在本公开的实施方案中，可以针对每多个传感器像素布置一个浮动扩散部用接触。例如，一个浮动扩散部用接触可以由彼此相邻的四个传感器像素共享。类似地，可以针对每多个传感器像素布置一个阱用接触。例如，一个阱用接触可以由彼此相邻的四个传感器像素共享。
[0601]
图133～图135是根据本公开的变形例21的成像装置1a的构成例在厚度方向上的截面图。图136～图138是根据本公开的变形例21的多个像素单元pu的布局示例在水平方向上的截面图。应当注意，图133～图135所示的截面图仅为示意图，并且不是用于严格准确地说明实际结构的图。在图133～图135所示的截面图中，为了容易地说明纸面上的成像装置1a的构成，晶体管和杂质扩散层在位置sec1～sec3处在水平方向上的位置被有意地改变。
[0602]
具体地，在图133所示的成像装置1a的像素单元pu中，位置sec1处的截面是沿图136的线a1
‑
a1’截取的截面，位置sec2处的截面是沿图137的线b1
‑
b1’截取的截面，并且位置sec3处的截面是沿图138的线c1
‑
c1’截取的截面。同样地，在图134所示的成像装置1a中，位置sec1处的截面是沿图136的线a2
‑
a2’截取的截面，位置sec2处的截面是沿图137的线b2
‑
b2’截取的截面，并且位置sec3处的截面是沿图138的线c2
‑
c2’截取的截面。在图135所示的成像装置1a中，位置sec1处的截面是沿图136的线a3
‑
a3’截取的截面，位置sec2处的截面是沿图137的线b3
‑
b3’截取的截面，并且位置sec3处的截面是沿图138的线c3
‑
c3’截取的截面。
[0603]
如图134和图138所示，在成像装置1a中，共享跨越多个传感器像素1012布置的公共焊盘电极1102以及设置在公共焊盘电极1102上的一条配线l1002。例如，在成像装置1a中，存在其中四个传感器像素1012的浮动扩散部fd1～fd4在平面图中隔着元件分离层1016彼此相邻的区域。公共焊盘电极1102设置在该区域中。公共焊盘电极1102跨越四个浮动扩散部fd1～fd4布置，并且电连接到四个浮动扩散部fd1～fd4中的每个。例如，公共焊盘电极1102由掺杂有n型杂质或p型杂质的多晶硅膜构成。
[0604]
一条配线l1002(即，浮动扩散部用接触)设置在公共焊盘电极1102的中心部上。如图134和图136～图138所示，设置在公共焊盘电极1102的中心部上的配线l1002从第一基板部1010穿过第二基板部1020的下侧基板1210延伸到第二基板部1020的上侧基板1220，并且通过设置在上侧基板1220中的配线等连接到放大晶体管amp的栅电极ag。
[0605]
另外，如图133和图138所示，在成像装置1a中，共享跨越多个传感器像素1012布置的公共焊盘电极1110和设置在公共焊盘电极1110上的一条配线l1010。例如，在成像装置1a中，存在其中四个传感器像素1012的阱层we在平面图中隔着元件分离层1016彼此相邻的区域。公共焊盘电极1110设置在该区域中。公共焊盘电极1110跨越四个传感器像素1012的阱层we布置，并且电连接到四个传感器像素1012的阱层we中的每个。作为示例，公共焊盘电极1110布置于在y轴方向上并排排列的一个公共焊盘电极1102与另一个公共焊盘电极1102之间。在y轴方向上，公共焊盘电极1102和1110并排交替排列。例如，公共焊盘电极1110由掺杂有n型杂质或p型杂质的多晶硅膜构成。
[0606]
一条配线l1010(即，阱用接触)设置在公共焊盘电极1110的中心部上。如图133和图135～图138所示，设置在公共焊盘电极1110的中心部上的配线l1010从第一基板部1010穿过第二基板部1020的下侧基板1210延伸到第二基板部1020的上侧基板1220，并且通过设置在上侧基板1220中的配线等连接到供给基准电位(例如，接地电位：0v)的基准电位线。
[0607]
设置在公共焊盘电极1110的中心部上的配线l1010电连接到公共焊盘电极1110的上表面、设置在下侧基板1210中的贯通孔的内表面和设置在上侧基板1220中的贯通孔的内表面中的每个。因此，第一基板部1010的半导体基板1011的阱层we以及第二基板部1020的下侧基板1210和上侧基板1220的阱层连接到基准电位(例如，接地电位：0v)。
[0608]
根据本公开的变形例21的成像装置1a具有与根据实施方案的成像装置1的效果类似的效果。另外，成像装置1a还包括设置在第一基板部1010中包括的半导体基板1011的前表面11a的一侧并且跨越彼此相邻的多个(例如，四个)传感器像素1012布置的公共焊盘电极1102和1110。公共焊盘电极1102电连接到四个传感器像素1012的浮动扩散部fd。公共焊盘电极1110电连接到四个传感器像素1012的阱层we。这使得可以设置每四个传感器像素1012共用且连接到浮动扩散部fd的配线l1002。可以设置每四个传感器像素1012共用且连接到阱层we的配线l1010。这使得可以减少配线l1002的数量和配线l1010的数量，这使得可以减小传感器像素1012的面积并且使成像装置1a小型化。
[0609]
<23.适用例>
[0610]
图140示出了包括根据上述实施方案及其变形例中任一项的成像装置1的成像系统7的示意性构成的示例。
[0611]
成像系统7是电子设备。电子设备的示例包括诸如数码相机或摄像机等成像装置以及诸如智能电话或平板终端等便携终端装置。例如，成像系统7包括根据上述实施方案及
其变形例中任一项的成像装置1、dsp电路1243、帧存储器1244、显示部1245、存储部1246、操作部1247和电源部1248。在成像系统7中，根据上述实施方案及其变形例中任一项的成像装置1、dsp电路1243、帧存储器1244、显示部1245、存储部1246、操作部1247和电源部1248经由总线1249彼此连接。
[0612]
根据上述实施方案及其变形例中任一项的成像装置1输出对应于入射光的图像数据。dsp电路1243是处理从根据上述实施方案及其变形例中任一项的成像装置1输出的信号(图像数据)的信号处理电路。帧存储器1244以帧为单位临时保持由dsp电路1243处理的图像数据。例如，显示部1245包括诸如液晶面板或有机el(电致发光)面板等面板型显示装置，并且显示由根据上述实施方案及其变形例中任一项的成像装置1捕获的运动图像或静止图像。存储部1246在诸如半导体存储器或硬盘等记录介质中存储由根据上述实施方案及其变形例中任一项的成像装置1捕获的运动图像或静止图像的图像数据。操作部1247根据用户的操作发出用于成像系统7的各种功能的操作指令。电源部1248适当地向作为供给目标的根据上述实施方案及其变形例中任一项的成像装置1、dsp电路1243、帧存储器1244、显示部1245、存储部1246和操作部1247供给各种类型的操作电源。
[0613]
接下来，给出成像系统7中的成像过程的说明。
[0614]
图141示出了成像系统7中的成像操作的流程图的示例。用户通过操作操作部1247来指示开始成像(步骤s101)。然后，操作部1247向成像装置1发送成像指令(步骤s102)。当接收到成像指令时，成像装置1(具体地，系统控制电路36)以预定成像方法执行成像(步骤s103)。
[0615]
成像装置1将通过成像获得的图像数据输出到dsp电路1243。在本文中，图像数据是指基于临时保持在浮动扩散部fd中的电荷生成的像素信号的所有像素的数据。dsp电路1243基于从成像装置1输入的图像数据进行预定的信号处理(例如，降噪处理等)(步骤s104)。dsp电路1243使帧存储器1244保持经过预定的信号处理的图像数据，并且帧存储器1244使存储部1246存储图像数据(步骤s105)。以这种方式，进行成像系统7中的成像。
[0616]
在本适用例中，根据上述实施方案及其变形例中任一项的成像装置1适用于成像系统7。这使得成像装置1的尺寸更小或清晰度更高，这使得可以提供小型或高清的成像系统7。
[0617]
<24.应用例>
[0618]
[应用例1]
[0619]
根据本公开的技术(本技术)可适用于各种产品。例如，根据本公开的技术可以被实现为安装在如汽车、电动汽车、混合动力电动汽车、摩托车、自行车、个人移动装置、飞机、无人机、船、机器人等任何类型的移动体上的装置。
[0620]
图142是示出了作为可以应用根据本公开的实施方案的技术的移动体控制系统的示例的车辆控制系统的示意性配置示例的框图。
[0621]
车辆控制系统12000包括经由通信网络12001彼此连接的多个电子控制单元。在图142所示的示例中，车辆控制系统12000包括驱动系统控制单元12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。此外，微型计算机12051、声音/图像输出部12052和车载网络接口(i/f)12053被示出为综合控制单元12050的功能构成。
[0622]
驱动系统控制单元12010根据各种程序控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010用作以下装置的控制装置：诸如内燃机或驱动电机等用于产生车辆的驱动力的驱动力产生装置；用于将驱动力传递至车轮的驱动力传递机构；用于调整车辆的转向角的转向机构；以及用于产生车辆的制动力的制动装置等。
[0623]
车身系统控制单元12020根据各种程序控制设置到车身上的各种装置的操作。例如，车身系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动窗装置或诸如车头灯、车尾灯、刹车灯、转向信号灯或雾灯等各种灯的控制装置。在这种情况下，从作为钥匙的替代的便携式装置传输过来的无线电波或各种开关的信号能够输入至车身系统控制单元12020。车身系统控制单元12020接收这些输入的无线电波或信号，并且控制车辆的门锁装置、电动窗装置和灯等。
[0624]
车外信息检测单元12030检测关于具有车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030与成像部12031连接。车外信息检测单元12030使成像部12031对车辆外部的图像进行成像，并且接收所拍摄的图像。在接收的图像的基础上，车外信息检测单元12030可以对诸如人、车辆、障碍物、标记或路面上的符号等物体执行检测处理或距这些物体的距离的检测处理。
[0625]
成像部12031是光学传感器，其用于接收光并且输出与接收的光的光量对应的电信号。成像部12031可以输出电信号作为图像，或可以输出电信号作为关于测量距离的信息。此外，成像部12031接收的光可以是可见光，或可以是诸如红外线等不可见光。
[0626]
车内信息检测单元12040检测关于车辆内部的信息。例如，车内信息检测单元12040与检测驾驶员状态的驾驶员状态检测部12041连接。驾驶员状态检测部12041例如包括对驾驶员进行成像的相机。在从驾驶员状态检测部12041输入的检测信息的基础上，车内信息检测单元12040可以计算驾驶员的疲劳程度或驾驶员的集中程度，或可以判断驾驶员是否正在打瞌睡。
[0627]
微型计算机12051可以在关于车辆内部或外部的信息(该信息是由车外信息检测单元12030或车内信息检测单元12040获得的)的基础上计算驱动力产生装置、转向机构或制动装置的控制目标值，并向驱动系统控制单元12010输出控制命令。例如，微型计算机12051可以执行旨在实现先进驾驶员辅助系统(adas：advanced driver assistance system)的功能的协同控制，该功能包括：车辆的碰撞避免或撞击减轻、基于车间距离的跟车行驶、车辆速度维持行驶、车辆碰撞警告或车辆偏离车道警告等。
[0628]
此外，微型计算机12051可以执行旨在用于自动驾驶的协同控制，其在关于车辆内部或外部的信息(该信息是由车外信息检测单元12030或车内信息检测单元12040获得的)的基础上通过控制驱动力产生装置、转向机构或制动装置等使车辆自主行驶，而不依赖于驾驶员的操作等。
[0629]
此外，微型计算机12051可以在关于车辆外部的信息(该信息是由车外信息检测单元12030获得的)的基础上向车身系统控制单元12020输出控制命令。例如，微型计算机12051可以根据车外信息检测单元12030检测到的前方车辆或对向车辆的位置通过控制车头灯以从远光灯变为近光灯来执行旨在防止眩光的协同控制。
[0630]
声音/图像输出部12052将声音和图像中的至少一种的输出信号传输到输出装置，该输出装置能够在视觉上或听觉上将信息通知车辆的乘客或车辆的外部。在图142的示例
中，音频扬声器12061、显示部12062和仪表面板12063被示出为输出装置。例如，显示部12062可以包括车载显示器和平视显示器中的至少一者。
[0631]
图143是示出了成像部12031的安装位置的示例的图。
[0632]
在图143中，成像部12031包括成像部12101、12102、12103、12104和12105。
[0633]
成像部12101、12102、12103、12104和12105例如设置在车辆12100的前鼻、侧视镜、后保险杠和后门上的位置以及车辆内部挡风玻璃的上部上的位置。设置到前鼻上的成像部12101和设置到车辆内部挡风玻璃的上部上的成像部12105主要获得车辆12100的前方的图像。设置到侧视镜上的成像部12102和12103主要获得车辆12100的侧面的图像。设置到后保险杠或后门上的成像部12104主要获得车辆12100的后方的图像。设置到车辆内部挡风玻璃的上部上的成像部12105主要用于检测前方车辆、行人、障碍物、信号、交通标志或车道等。
[0634]
顺便提及，图143示出了成像部12101至12104的拍摄范围的示例。成像范围12111表示设置到前鼻上的成像部12101的成像范围。成像范围12112和12113分别表示设置到侧视镜上的成像部12102和12103的成像范围。成像范围12114表示设置到后保险杠或后门上的成像部12104的成像范围。例如，通过叠加由成像部12101至12104拍摄的图像数据，获得从上方观看到的车辆12100的俯瞰图像。
[0635]
成像部12101至12104中的至少一者可以具有获得距离信息的功能。例如，成像部12101至12104中的至少一者可以是由多个成像元件构成的立体相机，或者可以是具有用于相位差检测的像素的成像元件。
[0636]
例如，微型计算机12051可以在从成像部12101至12104获得的距离信息的基础上确定到成像范围12111到12114内的每个三维物体的距离和距离的时间变化(相对于车辆12100的相对速度)，从而提取最近的三维物体作为前方车辆，特别地，该三维物体存在于车辆12100的行驶路径上并且以预定速度(例如，等于或大于0千米/小时)在与车辆12100基本相同的方向上行驶。此外，微型计算机12051可以预先设定在前方车辆前方要保持的车间距离，并且执行自动制动控制(包括跟车停止控制)或自动加速控制(包括跟车启动控制)等。因此，可以执行旨在用于自动驾驶的协同控制，其使得车辆自主行驶而不依赖于驾驶员的操作等。
[0637]
例如，微型计算机12051可以在从成像部12101至12104获得的距离信息的基础上将关于三维物体的三维物体数据分类为两轮车辆、标准尺寸车辆、大型车辆、行人、电线杆和其他三维物体的三维物体数据，提取分类后的三维物体数据，并使用所提取的三维物体数据来自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为车辆12100的驾驶员可以在视觉上识别的障碍物以及车辆12100的驾驶员难以在视觉上识别的障碍物。然后，微型计算机12051确定表示与每个障碍物碰撞的风险的碰撞风险。在碰撞风险等于或高于设定值并且因此存在碰撞可能性的情况下，微型计算机12051经由音频扬声器12061或显示部12062向驾驶员输出警告，并通过驱动系统控制单元12010执行强制减速或者避让转向。微型计算机12051由此可以辅助驱动以避免碰撞。
[0638]
成像部12101至12104中的至少一者可以是检测红外线的红外相机。例如，微型计算机12051可以通过确定成像部12101至12104的拍摄图像中是否存在行人来识别行人。例如，通过在作为红外相机的成像部12101至12104的拍摄图像中提取特征点的程序以及通过对表示物体轮廓的一系列特征点执行图案匹配处理来确定是否是行人的程序来执行对行
人的这种识别。当微型计算机12051确定成像部12101至12104的拍摄图像中存在行人并且因此识别出行人时，声音/图像输出部12052控制显示部12062，使得用于强调的方形轮廓线以叠加在识别出的行人上的方式显示。声音/图像输出部12052还可以控制显示部12062，使得表示行人的图标等显示在期望的位置处。
[0639]
上面已经以根据本公开的技术可以适用的移动体控制系统为例给出了说明。根据本公开的技术可以适用于上述构成中的成像部12031。具体地，根据上述实施方案及其变形例中任一项的成像装置1可适用于成像部12031。将根据本公开的技术应用于成像部12031使得可以获得具有较少噪声的高清捕获图像，这使得可以在移动体控制系统中使用捕获图像进行高精度控制。
[0640]
[应用例2]
[0641]
图144是示出可以应用根据本公开实施方案的技术(本技术)的内窥镜手术系统的示意性配置的示例的图。
[0642]
在图144中，示出了其中手术者(医生)11131正在使用内窥镜手术系统11000对病床11133上的患者11132进行手术的状态。如图所示，内窥镜手术系统11000包括内窥镜11100、如气腹管11111和能量装置11112等其他手术工具11110、支撑其上的内窥镜11100的支撑臂装置11120和其上安装了用于内窥镜手术的各种装置的推车11200。
[0643]
内窥镜11100包括透镜镜筒11101和摄像机头11102，该透镜镜筒的从其远端起的预定长度的区域插入患者11132的体腔内，该摄像机头连接到透镜镜筒11101近端。在所示出的示例中，示出了配置为具有硬性透镜镜筒11101的刚性内窥镜的内窥镜11100。然而，也可以将内窥镜11100配置为具有柔性透镜镜筒11101的柔性内窥镜。
[0644]
透镜镜筒11101在其远端具有物镜装配在其中的开口。光源装置11203与内窥镜11100连接以便将由光源装置11203生成的光通过延伸到透镜镜筒11101内部的光导引入透镜镜筒11101的远端，并通过物镜将其照射到患者11132体腔内的观察目标上。需要指出的是，内窥镜11100可以是前视内窥镜或可以是斜视内窥镜或侧视内窥镜。
[0645]
光学系统和成像元件设置在摄像机头11102的内部以便通过光学系统将来自观察目标的反射光(观察光)聚集在成像元件上。通过成像元件将观察光光电转换以生成与观察光相对应的电信号，即，与观察图像相对应的图像信号。将图像信号作为原始(raw)数据传输到ccu 11201。
[0646]
ccu 11201包括中央处理器(cpu)、图形处理器(gpu)等，并集中控制内窥镜11100和显示装置11202的操作。进一步地，例如，ccu 11201接收来自摄像机头11102的图像信号，并对图像信号执行如显影处理(去马赛克处理)等各种图像处理以显示基于图像信号的图像。
[0647]
显示装置11202在ccu 11201的控制下在其上显示基于已经由ccu11201进行过图像处理的图像信号的图像。
[0648]
例如，光源装置11203包括如发光二极管(led)等光源并将对手术区域成像时的照射光提供给内窥镜11100。
[0649]
输入装置11204是内窥镜手术系统11000的输入接口。使用者可以通过输入装置11204向内窥镜手术系统11000输入各种信息或指令。例如，使用者会输入改变内窥镜11100的成像条件(照射光的类型、放大率、焦距等)的指令等。
[0650]
治疗工具控制装置11205控制能量装置11112的驱动以烧灼或切开组织、封闭血管等。气腹装置11206通过气腹管11111将气体供给到患者11132的体腔内以使体腔膨胀以便确保内窥镜11100的视野并确保手术者的工作空间。记录器11207是能够记录与手术相关的各种信息的装置。打印机11208是能够以如文本、图像或图形等各种形式打印与手术相关的各种信息的装置。
[0651]
需要指出的是，将当对手术区域进行成像时的照射光提供到内窥镜11100的光源装置11203可以由白光光源构成，例如，白光光源由led、激光光源或它们的组合构成。在白光光源由红色、绿色和蓝色(rgb)激光光源的组合构成的情况下，由于可以高精度地控制每种颜色(每个波长)的输出强度和输出时序，所以可以由光源装置11203调整所拍摄的图像的白平衡。进一步地，在这种情况下，如果来自各个rgb激光光源的激光束以时分的方式照射在观察目标上，那么与照射时序同步地控制摄像机头11102的成像元件的驱动。然后也可以以时分的方式拍摄分别与r、g和b颜色相对应的图像。根据这种方法，即使没有为成像元件配置滤色器，也可以获得彩色图像。
[0652]
进一步地，可以控制光源装置11203的驱动以便每隔预定的时间改变将要输出的光的强度。通过与光强度的改变时序同步控制摄像机头11102的成像元件的驱动来以时分的方式获取图像并合成图像，可以创建高动态范围的图像，而该图像不会存在曝光不足的遮挡阴影和曝光过度的高光。
[0653]
进一步地，光源装置11203可以配置成提供对应于特殊光观察的预定波长带的光。例如，在特殊光观察中，通过利用身体组织的光吸收的波长依赖性，照射与普通观察时的照射光(即，白色光)相比窄带的光，以高对比度对如黏膜表层部分的血管等预定组织执行窄带观察(窄带成像)。可选择地，在特殊光观察中，可以执行用于从通过照射激发光生成的荧光获得图像的荧光观察。在荧光观察中，可以通过将激发光照射在身体组织上来执行身体组织的荧光观察(自发荧光观察)，或可以通过将如吲哚菁绿(indocyanine green:icg)等试剂局部注射到身体组织内并将与试剂的荧光波长相对应的激发光照射在身体组织上来获得荧光图像。光源装置11203可以配置成提供这种适用于如上所述的特殊光观察的窄带光和/或激发光。
[0654]
图145是示出图144中所示出的摄像机头11102和ccu 11201的功能配置示例的框图。
[0655]
摄像机头11102包括透镜单元11401、成像单元11402、驱动单元11403、通信单元11404和摄像机头控制单元11405。ccu 11201包括通信单元11411、图像处理单元11412和控制单元11413。摄像机头11102和ccu 11201通过传输电缆11400连接以便相互通信。
[0656]
透镜单元11401是设置在与透镜镜筒11101的连接位置的光学系统。从透镜镜筒11101的远端进入的观察光被引导到摄像机头11102并引入透镜单元11401中。透镜单元11401由包括变焦透镜和聚焦透镜的多个透镜的组合构成。
[0657]
成像单元11402所包含的成像元件的数量可以是一个(单板型)或多个(多板型)。例如，在成像单元11402配置为多板型的情况下，通过成像元件生成与各个r、g和b相对应的图像信号，并且可以合成图像信号以获得彩色图像。成像单元11402也可以配置成具有用于获取与三维(3d)显示相对应的右眼图像信号和左眼图像信号的一对成像元件。如果执行3d显示，然后手术者11131可以更精确地掌握手术区域活体组织的深度。需要指出的是，在成
像单元11402配置为立体式的情况下，对应于各个成像元件设置多个透镜单元11401系统。
[0658]
进一步地，成像单元11402可能不一定设置在摄像机头11102上。例如，成像单元11402可以设置在透镜镜筒11101内部物镜的正后方。
[0659]
驱动单元11403由致动器构成，并且在摄像机头控制单元11405的控制下使透镜单元11401的变焦透镜和聚焦透镜沿着光轴移动预定的距离。因此，可以适当地调整由成像单元11402拍摄的图像的放大率和焦点。
[0660]
通信单元11404由用于向ccu 11201发送和从ccu 11201接收各种信息的通信装置构成。通信单元11404通过传输电缆11400将从成像单元11402获取的图像信号作为raw数据传输到ccu 11201。
[0661]
另外，通信单元11404从ccu 11201接收用于控制摄像机头11102的驱动的控制信号，并将控制信号提供给摄像机头控制单元11405。例如，控制信号包括与成像条件相关的信息，如指定拍摄的图像的帧速率的信息、指定拍摄图像时的曝光值的信息和/或指定拍摄的图像的放大率和焦点的信息。
[0662]
需要指出的是，如帧速率、曝光值、放大率或焦点等成像条件可以由使用者指定或可以由ccu 11201的控制单元11413基于获取的图像信号自动设定。在后一种情况下，在内窥镜11100中设置自动曝光(ae)功能、自动聚焦(af)功能和自动白平衡(awb)功能。
[0663]
摄像机头控制单元11405基于通过通信单元11404从ccu 11201接收的控制信号控制摄像机头11102的驱动。
[0664]
通信单元11411由用于向摄像机头11102发送和从摄像机头11102接收各种信息的通信装置构成。通信单元11411接收通过传输电缆11400从摄像机头11102传输到其上的图像信号。
[0665]
进一步地，通信单元11411将用于控制摄像机头11102的驱动的控制信号传输到摄像机头11102。可以通过电通信、光学通信等传输图像信号和控制信号。
[0666]
图像处理单元11412对从摄像机头11102传输到其上的raw数据形式的图像信号执行各种图像处理。
[0667]
控制单元11413执行与通过内窥镜11100对手术区域等进行图像拍摄和通过对手术区域等进行图像拍摄获得的拍摄图像的显示相关的各种控制。例如，控制单元11413创建用于控制摄像机头11102的驱动的控制信号。
[0668]
进一步地，控制单元11413基于已经由图像处理单元11412进行过图像处理的图像信号控制显示装置11202显示其中对手术区域等进行了成像的拍摄的图像。此时，控制单元11413可以使用各种图像识别技术来识别拍摄的图像中的各种物体。例如，控制单元11413可以通过检测拍摄的图像中所包含的物体的边缘的形状、颜色等来识别例如手术钳等手术工具、特定的活体区域、出血、使用能量装置11112时的雾等。控制单元11413当控制显示装置11202显示拍摄的图像时，可以使用识别的结果使各种手术支持信息与手术区域的图像以重叠方式显示。在手术支持信息以重叠方式显示并呈现给手术者11131的情况下，可以减轻手术者11131的负担并且手术者11131可以可靠地进行手术。
[0669]
将摄像机头11102和ccu 11201相互连接的传输电缆11400是用于电信号通信的电信号电缆、用于光学通信的光纤或用于电通信和光学通信的复合电缆。
[0670]
这里，虽然在所示出的示例中，使用传输电缆11400通过有线通信进行通信，但是
摄像机头11102和ccu 11201之间的通信可以通过无线通信进行。
[0671]
上面已经说明了根据本公开的技术可以适用的内窥镜手术系统的示例。根据本公开的技术可以适当地应用于上述构成之中的设置于内窥镜11100的摄像机头11102的成像单元11402。将根据本公开的技术应用于成像单元11402可以使成像单元11402的尺寸更小或清晰度更高，这使得可以设置小尺寸或高清晰度的内窥镜11100。
[0672]
尽管已经参照实施方案及其变形例、适用例和应用例说明了本公开，但是本公开不限于上述实施方案等，并且可以以多种方式变形。应当注意，本文所述的效果仅仅是说明性的。本公开的效果不限于本文所述的效果。本公开可以具有除本文所述的效果以外的效果。
[0673]
另外，例如，本公开还可以具有以下构成。在具有以下任一构成的固态成像装置中，设置有光电转换部的第一半导体层和设置有像素晶体管的第二半导体层被设置为层叠，这使得可以更自由地设计光电转换部和像素晶体管中的各者。这使得可以进一步增强设计的自由度。
[0674]
(1)一种固态成像装置，包括：
[0675]
第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；
[0676]
像素分离部，其设置在所述第一半导体层中，并且将多个所述像素彼此分隔；
[0677]
第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；和
[0678]
第一共享连接部，其设置在所述第二半导体层与所述第一半导体层之间，并且被设置成跨越所述像素分离部并且电连接到多个所述电荷累积部。
[0679]
(2)根据(1)所述的固态成像装置，还包括：
[0680]
第一基板，其包括所述第一半导体层和设置有所述第一共享连接部的第一配线层；
[0681]
第二基板，其包括所述第二半导体层和隔着所述第二半导体层与所述第一基板相对的第二配线层；和
[0682]
第三基板，其隔着所述第二基板与所述第一基板相对，并且包括电连接到所述第二半导体层的电路。
[0683]
(3)根据(2)所述的固态成像装置，还包括第一贯通电极，其将所述第一共享连接部和所述像素晶体管彼此电连接，并且设置在所述第一基板和所述第二基板中。
[0684]
(4)根据(2)或(3)所述的固态成像装置，还包括：
[0685]
杂质扩散区域，其针对每个所述像素设置在所述第一半导体层中，并且布置成与所述电荷累积部分开；
[0686]
第二共享连接部，其设置在所述第一配线层中，并且被设置成跨越所述像素分离部并且电连接到多个所述杂质扩散区域；和
[0687]
第二贯通电极，其将所述第二共享连接部和所述第二半导体层的预定区域彼此电连接，并且设置在所述第一基板和所述第二基板中。
[0688]
(5)根据(1)～(4)中任一项所述的固态成像装置，其中，所述第一共享连接部包含多晶硅。
[0689]
(6)根据(1)～(5)中任一项所述的固态成像装置，其中，所述电荷累积部包含砷。
[0690]
(7)根据(1)～(6)中任一项所述的固态成像装置，还包括：
[0691]
传输晶体管，其包括与所述第一半导体层相对的栅电极，并且将所述光电转换部的所述信号电荷传输到所述电荷累积部；和
[0692]
第三贯通电极，其电连接到所述传输晶体管的栅极，
[0693]
针对所述多个像素中的每个像素设置的所述第三贯通电极被布置为在平面图中彼此不对称，所述像素分别包括通过所述第一共享连接部彼此电连接的多个所述电荷累积部中对应的一个所述电荷累积部。
[0694]
(8)根据(4)～(7)中任一项所述的固态成像装置，其中，在所述第二半导体层中还设置有电连接到所述像素晶体管的杂质区域。
[0695]
(9)根据(3)～(8)中任一项所述的固态成像装置，其中，所述第一共享连接部包含多晶硅并且具有部分合金化的合金区域，并且所述第一贯通电极连接到所述合金区域。
[0696]
(10)根据(1)～(9)中任一项所述的固态成像装置，其中，所述第一共享连接部被形成为嵌入在所述第一半导体层中。
[0697]
(11)根据(1)～(10)中任一项所述的固态成像装置，其中，
[0698]
所述第一半导体层还包括传输晶体管，所述传输晶体管包括与所述第一半导体层相对的栅电极，并且将所述光电转换部的所述信号电荷传输到所述电荷累积部，并且
[0699]
所述传输晶体管和所述像素晶体管具有彼此不同的形状。
[0700]
(12)根据(11)所述的固态成像装置，其中，所述传输晶体管和所述像素晶体管的栅电极被具有彼此不同的宽度的相应侧壁覆盖。
[0701]
(13)根据(11)或(12)所述的固态成像装置，其中，所述传输晶体管和所述像素晶体管的栅电极具有彼此不同的高度。
[0702]
(14)根据(1)～(13)中任一项所述的固态成像装置，其中，
[0703]
所述第二半导体层包括作为所述像素晶体管的放大晶体管、选择晶体管、复位晶体管和fd转换增益切换晶体管，并且
[0704]
所述放大晶体管、所述选择晶体管、所述复位晶体管和所述fd转换增益切换晶体管分别具有平面结构或三维结构。
[0705]
(15)一种固态成像装置，包括：
[0706]
第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；
[0707]
第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；
[0708]
绝缘区域，其分割所述第二半导体层；和
[0709]
贯通电极，其在厚度方向上贯通所述绝缘区域并且电连接到所述第一半导体层，并且在所述厚度方向上从所述第一半导体层一侧开始包括第一部分和第二部分，所述第二部分接合到所述第一部分上。
[0710]
(16)根据(15)所述的固态成像装置，其中，所述第二部分的材料不同于所述第一部分的材料。
[0711]
(17)根据(15)或(16)所述的固态成像装置，其中，
[0712]
所述第一部分包含多晶硅，并且
[0713]
所述第二部分包含金属。
[0714]
(18)一种固态成像装置，包括：
[0715]
第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；
[0716]
第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；
[0717]
绝缘区域，其分割所述第二半导体层；和
[0718]
元件分离区域，其设置在从所述第二半导体层的前表面起在厚度方向上的部分中。
[0719]
(19)根据(18)所述的固态成像装置，还包括贯通电极，其设置成在所述厚度方向上贯通所述绝缘区域，并且将所述第一半导体层的预定区域和所述第二半导体层的预定区域彼此电连接。
[0720]
(20)一种固态成像装置，包括：
[0721]
第一基板，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；
[0722]
第二基板，其设置有像素晶体管并且包括第二半导体层和绝缘区域，所述像素晶体管读出所述电荷累积部的所述信号电荷，所述第二半导体层层叠在所述第一基板上，并且所述绝缘区域分割所述第二半导体层；
[0723]
贯通电极，其在厚度方向上贯通所述绝缘区域以到达所述第一基板；和
[0724]
连接部，其设置在所述第二基板中并且布置在与所述第二半导体层相对的位置处，并且具有与所述贯通电极的孔径不同的孔径。
[0725]
(21)根据(20)所述的固态成像装置，其中，所述连接部的孔径小于所述贯通电极的孔径。
[0726]
(22)一种固态成像装置，包括：
[0727]
第一基板，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；
[0728]
第二基板，其设置有像素晶体管并且层叠在所述第一基板上，所述像素晶体管读出所述电荷累积部的所述信号电荷；
[0729]
接合膜，其设置在所述第二基板与所述第一基板之间的接合面上，并且设置在所述第二基板与所述第一基板之间的选择性区域中；和
[0730]
贯通电极，其布置在所述接合膜的间隙中，并且将所述第二基板和所述第一基板彼此电连接。
[0731]
(23)根据(22)所述的固态成像装置，其中，所述接合膜的间隙是去除了所述接合膜的区域。
[0732]
(24)根据(22)或(23)所述的固态成像装置，其中，
[0733]
所述第二基板包括第二半导体层和分割所述第二半导体层的绝缘区域，并且
[0734]
所述绝缘区域选择性地布置在所述接合膜的间隙中。
[0735]
(25)根据(22)～(24)中任一项所述的固态成像装置，其中，所述接合膜由第一氮
化膜构成。
[0736]
(26)根据(22)～(25)中任一项所述的固态成像装置，其中，
[0737]
所述第二基板包括覆盖所述像素晶体管的第二氮化膜，并且
[0738]
所述贯通电极通过所述第二氮化膜的开口或间隙连接到所述第一基板。
[0739]
(27)一种固态成像装置，包括：
[0740]
第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；和
[0741]
第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管具有三维结构并且读出所述电荷累积部的所述信号电荷。
[0742]
(28)根据(27)所述的固态成像装置，其中，所述像素晶体管具有鳍(fin)结构。
[0743]
(29)一种固态成像装置，包括：
[0744]
第一半导体层，其针对每个像素包括光电转换部和电荷累积部，在所述电荷累积部中累积有在所述光电转换部中产生的信号电荷；
[0745]
传输晶体管，其包括与所述第一半导体层相对的栅电极，并且将所述光电转换部的所述信号电荷传输到所述电荷累积部；
[0746]
第二半导体层，其设置有像素晶体管并且层叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的所述信号电荷；
[0747]
第三半导体层，其包括电连接到所述第一半导体层的第一区域的电位或所述第二半导体层的第二区域的第三区域；
[0748]
保护元件，其在所述第三半导体层中具有pn结；和
[0749]
天线配线，其隔着所述第二半导体层与所述第一半导体层相对，并且电连接到所述保护元件和所述像素晶体管或所述传输晶体管。
[0750]
(30)根据(29)所述的固态成像装置，其中，所述第三半导体层与所述第一半导体层或所述第二半导体层一体地设置。
[0751]
(31)根据(29)或(30)所述的固态成像装置，还包括配线层，其设置在比所述天线配线更靠近所述第二半导体层的位置处，并且将所述第三半导体层的所述第三区域与所述第一半导体层的所述第一区域或所述第二半导体层的所述第二区域彼此电连接。
[0752]
(32)根据(29)～(31)中任一项所述的固态成像装置，其中，所述保护元件具有多个pn结。
[0753]
本技术要求于2019年6月26日向日本专利局提交的日本在先专利申请jp2019
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118222的权益，其全部内容通过引用并入本文。
[0754]
本领域技术人员应当理解，在所附权利要求或其等同物的保护范围内，可以根据设计要求和其他因素进行各种变形、组合、子组合和变更。