驱动电路、驱动模组、驱动方法和显示装置与流程

1.本发明涉及显示技术领域，尤其涉及一种驱动电路、驱动模组、驱动方法和显示装置。


背景技术：

2.移动产品更新换代极快，产品朝着轻薄化、精细化和超长待机的趋势发展，从客户体验角度，对屏幕的边框要求越来越窄，待机时间更长。因此开发出支持窄边框和在低频率降低功耗条件下不增大flicker(闪烁)不良的驱动电路，对于提升显示器件竞争力有极大的作用。


技术实现要素：

3.本发明的主要目的在于提供一种驱动电路、驱动模组、驱动方法和显示装置，解决现有技术中不能实现两级驱动信号输出，不利于实现窄边框，并不能在降低功耗的同时也能降低发生闪烁的可能的问题。
4.为了达到上述目的，本发明实施例提供了一种驱动电路，包括第一驱动信号输出端、第二驱动信号输出端、第一上拉节点控制电路、第二上拉节点控制电路、第一储能电路、第二储能电路、下拉节点控制电路、第一驱动信号输出电路和第二驱动信号输出电路；
5.所述第一上拉节点控制电路用于在第一扫描控制端提供的输入信号、下拉节点的电位和所述第二驱动信号输出端提供的第二驱动信号的控制下，根据第一扫描电压端提供的第一扫描电压、第二扫描电压端提供的第二扫描电压和第一电压端提供的第一电压信号，控制第一上拉节点的电位；
6.所述第二上拉节点控制电路用于在第二扫描控制端提供的复位信号、所述下拉节点的电位和所述第一驱动信号输出端提供的第一驱动信号的控制下，根据所述第一扫描电压、第二扫描电压和所述第一电压信号，控制第二上拉节点的电位；
7.所述第一储能电路与所述第一上拉节点电连接，用于储存电能；
8.所述第二储能电路与所述第二上拉节点电连接，用于储存电能；
9.所述下拉节点控制电路用于在初始控制端提供的初始控制信号和所述第一上拉节点的电位的控制下，控制所述下拉节点的电位，并在第二电压端提供的第二电压信号和所述第二上拉节点的电位的控制下，控制所述下拉节点的电位；
10.所述第一驱动信号输出电路用于在所述第一上拉节点的电位的控制下，控制所述第一驱动信号输出端与第一时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一电压端之间连通；
11.所述第二驱动信号输出电路用于在所述第二上拉节点的电位的控制下，控制所述第二驱动信号输出端与第二时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第二驱动信号输出端与所述第一电压端之间连通。
12.可选的，所述第一上拉节点控制电路用于在第一扫描控制端提供的输入信号的控
制下，控制第一上拉节点与第一扫描电压端之间连通，在下拉节点的电位的控制下，控制所述第一上拉节点与第一电压端之间连通，在所述第二驱动信号输出端提供的第二驱动信号的控制下，控制所述第一上拉节点与所述第二扫描电压端之间连通；
13.所述第二上拉节点控制电路用于在第二扫描控制端提供的复位信号的控制下，控制第二上拉节点与第二扫描电压端之间连通，在所述下拉节点的电位的控制下，控制所述第二上拉节点与所述第一电压端之间连通，在所述第一驱动信号输出端提供的第一驱动信号的控制下，控制所述第二上拉节点与所述第一扫描电压端之间连通。
14.可选的，第一上拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管，所述第二上拉节点控制电路包括第四晶体管、第五晶体管和第六晶体管；
15.所述第一晶体管的控制极与所述第一扫描控制端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述第一上拉节点电连接；
16.所述第二晶体管的控制极与所述下拉节点电连接，所述第二晶体管的第一极与所述第一上拉节点电连接，所述第二晶体管的第二极与所述第一电压端电连接；
17.所述第三晶体管的控制极与所述第二驱动信号输出端电连接，所述第三晶体管的第一极与所述第一上拉节点电连接，所述第三晶体管的第二极与所述第二扫描电压端电连接；
18.所述第四晶体管的控制极与所述第一驱动信号输出端电连接，所述第四晶体管的第一极与所述第一扫描电压端电连接，所述第四晶体管的第二极与所述第二上拉节点电连接；
19.所述第五晶体管的控制极与所述第二扫描控制端电连接，所述第五晶体管的第一极与所述第二上拉节点电连接，所述第五晶体管的第二极与所述第二扫描电压端电连接；
20.所述第六晶体管的控制极与所述下拉节点电连接，所述第六晶体管的第一极与所述第二上拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接。
21.可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
22.所述第一电容的第一端与所述第一上拉节点电连接，所述第一电容的第二端与所述第一电压端电连接；
23.所述第二电容的第一端与所述第二上拉节点电连接，所述第二电容的第二端与所述第一电压端电连接。
24.可选的，所述下拉节点控制电路包括第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
25.所述第七晶体管的控制极和所述第七晶体管的第一极与所述初始控制端，所述第七晶体管的第二极与所述下拉节点电连接；
26.所述第八晶体管的控制极和所述第八晶体管的第一极都与所述第二电压端电连接，所述第八晶体管的第二极与所述第九晶体管的控制极电连接；
27.所述第九晶体管的第一极与所述第二电压端电连接，所述第九晶体管的第二极与所述下拉节点电连接；
28.所述第十晶体管的栅极与所述第二上拉节点电连接，所述第十晶体管的第一极与所述下拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；
29.所述第十一晶体管的控制极与所述第一上拉节点电连接，所述第十一晶体管的第
一极与所述下拉节点电连接，所述第十一晶体管的第二极与所述第一电压端电连接。
30.可选的，本发明至少一实施例所述的驱动电路还包括第一控制晶体管和第二控制晶体管；
31.所述第一驱动信号输出电路通过所述第一控制晶体管与所述第一上拉节点电连接，所述第二驱动信号输出电路通过所述第二控制晶体管与所述第二上拉节点电连接；
32.所述第一控制晶体管的控制极与第三电压端电连接，所述第一控制晶体管的第一极与所述第一上拉节点电连接，所述第一控制晶体管的第二极与第一驱动信号输出电路电连接；
33.所述第二控制晶体管的控制极与所述第三电压端电连接，所述第二控制晶体管的第一极与所述第二上拉节点电连接，所述第二控制晶体管的第二极与所述第二驱动信号输出电路电连接。
34.可选的，所述第一驱动信号输出电路包括第十二晶体管和第十三晶体管；
35.所述第十二晶体管的控制极与所述第一控制晶体管的第二极电连接，所述第十二晶体管的第一极与所述第一时钟信号端电连接，所述第十二晶体管的第二极与所述第一驱动信号输出端电连接；
36.所述第十三晶体管的控制极与所述下拉节点电连接，所述第十三晶体管的第一极与所述第一驱动信号输出端电连接，所述第十三晶体管的第二极与所述第一电压端电连接。
37.可选的，所述第二驱动信号输出电路包括第十四晶体管和第十五晶体管；
38.所述第十四晶体管的控制极与所述第二控制晶体管的第二极电连接，所述第十四晶体管的第一极与所述第二驱动信号输出端电连接，所述第十四晶体管的第二极与所述第一电压端电连接；
39.所述第十五晶体管的控制极与所述下拉节点电连接，所述第十五晶体管的第一极与所述第二驱动信号输出端电连接，所述第十五晶体管的第二极与所述第一电压端电连接。
40.本发明实施例还提供了一种驱动模组，应用于显示装置，用于为显示装置包括的显示面板中的多行像素电路提供驱动信号；所述驱动模组包括第一驱动单元和第二驱动单元，所述第一驱动单元包括多级上述的驱动电路，所述第二驱动单元包括多级上述的驱动电路；
41.所述第一驱动单元用于驱动奇数行像素电路；
42.所述第二驱动单元用于驱动偶数行像素电路。
43.可选的，在第一驱动单元中，第一级驱动电路的第一扫描控制端与第一起始电压端电连接；第n级驱动电路的第二驱动信号输出端与第n 1级驱动电路的第一扫描控制端连接，第n级驱动电路的第二扫描控制端与第n 1级驱动电路的第一驱动信号输出端电连接；n为正整数，并n 1小于或等于所述第一驱动单元包括的驱动电路的级数；
44.在第二驱动单元中，第一级驱动电路的第一扫描控制端与第二起始电压端电连接；第m级驱动电路的第二驱动信号输出端与第m 1驱动电路的第一扫描控制端电连接，第m级驱动电路的第二扫描控制端与第m 1级驱动电路的第一驱动信号输出端电连接；m为正整数，并m 1小于或等于所述第二驱动单元包括的驱动电路的级数。
45.本发明实施例还提供了一种驱动方法，应用于上述的驱动模组，显示周期包括相互独立的第一显示阶段和第二显示阶段；所述驱动方法包括：
46.在所述第一显示阶段，第一驱动单元中的各级驱动电路向奇数行像素电路提供驱动信号；
47.在所述第二显示阶段，第二驱动单元中的各级驱动电路向偶数行像素电路提供驱动信号。
48.本发明实施例还提供了一种显示装置，包括上述的驱动模组。
49.本发明实施例所述的驱动电路、驱动模组、驱动方法和显示装置可以实现两级驱动信号输出，利于实现窄边框，并能通过奇偶输出方式，消除正负帧之间的亮度差异，实现在降低功耗的同时也能降低发生闪烁的可能。
附图说明
50.图1是本发明至少一实施例所述的驱动电路的结构图；
51.图2是本发明至少一实施例所述的驱动电路的电路图；
52.图3是本发明如图2所示的驱动电路的至少一实施例的工作时序图；
53.图4a时本发明至少一实施例所述的驱动模组在工作时，在一帧时间内，奇偶行像素交替扫描的示意图；
54.图4b是本发明至少一实施例进行奇偶行像素交替扫描时，亮度与时间之间的关系示意图；
55.图4c是本发明至少一实施例所述的驱动模组在工作时，在一帧时间，依次扫描多行驱动电路的示意图；
56.图4d是本发明至少一实施例在进行顺序扫描时，亮度与时间之间的关系示意图；
57.图5是本发明至少一实施例所述的驱动模组的示意图；
58.图6是本发明如图5所示的驱动模组的至少一实施例的工作时序图；
59.图7是本发明如图5所示的驱动模组的至少一实施例的工作时序图。
具体实施方式
60.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
61.本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
62.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
63.如图1所示，本发明实施例所述的驱动电路包括第一驱动信号输出端outn、第二驱动信号输出端outn 1、第一上拉节点控制电路11、第二上拉节点控制电路12、第一储能电路13、第二储能电路14、下拉节点控制电路15、第一驱动信号输出电路16和第二驱动信号输出
电路17；
64.所述第一上拉节点控制电路11分别与第一扫描控制端stvf、下拉节点pd、第二驱动信号输出端outn 1、第一扫描电压端cn、第二扫描电压端cnb、第一电压端v1和第一上拉节点pu1电连接，用于在第一扫描控制端stvf提供的输入信号、下拉节点pd的电位和所述第二驱动信号输出端outn 1提供的第二驱动信号的控制下，根据第一扫描电压端cn提供的第一扫描电压、第二扫描电压端cnb提供的第二扫描电压和第一电压端v1提供的第一电压信号，控制第一上拉节点pu1的电位；
65.所述第二上拉节点控制电路12分别与第二扫描控制端stvb、所述下拉节点pd、第一驱动信号输出端outn、第一扫描电压端cn、第二扫描电压端cnb、第一电压端v1和第二上拉节点pu2电连接，用于在第二扫描控制端stvb提供的复位信号、所述下拉节点pd的电位和所述第一驱动信号输出端outn提供的第一驱动信号的控制下，根据所述第一扫描电压、第二扫描电压和所述第一电压信号，控制第二上拉节点pu2的电位；
66.所述第一储能电路13与所述第一上拉节点pu1电连接，用于储存电能；
67.所述第二储能电路14与所述第二上拉节点pu2电连接，用于储存电能；
68.所述下拉节点控制电路15分别与初始控制端reset、所述第一上拉节点pu1、所述下拉节点pd、第二电压端v2和第二上拉节点pu2电连接，用于在初始控制端reset提供的初始控制信号和所述第一上拉节点pu1的电位的控制下，控制所述下拉节点pd的电位，并在第二电压端v2提供的第二电压信号和所述第二上拉节点pu2的电位的控制下，控制所述下拉节点pd的电位；
69.所述第一驱动信号输出电路16分别与所述第一上拉节点pu1、所述第一驱动信号输出端outn、第一时钟信号端ck、下拉节点pd和第一电压端v1电连接，用于在所述第一上拉节点pu1的电位的控制下，控制所述第一驱动信号输出端outn与第一时钟信号端ck之间连通，在所述下拉节点pd的电位的控制下，控制所述第一驱动信号输出端outn与所述第一电压端v1之间连通；所述第一时钟信号端ck用于提供第一时钟信号；
70.所述第二驱动信号输出电路17分别与第二上拉节点pu2、第二驱动信号输出端outn 1、第二时钟信号端ckb、所述下拉节点pd和第一电压端v1电连接，用于在所述第二上拉节点pu2的电位的控制下，控制所述第二驱动信号输出端outn 1与所述第二时钟信号端ckb之间连通，在所述下拉节点pd的电位的控制下，控制所述第二驱动信号输出端outn 1与所述第一电压端v1之间连通；所述第二时钟信号端ckb用于提供第二时钟信号。
71.在本发明如图1所示的驱动电路的至少一实施例中，第一电压端v1可以为低电压端，所述第二电压端v2可以为高电压端，但不以此为限。
72.本发明实施例所述的驱动电路可以实现两级驱动信号输出，利于实现窄边框。
73.在相关技术中，一级驱动电路只能驱动一行像素电路，有多少行像素电路，即需要多少级驱动电路，本发明实施例通过一级驱动电路能够驱动两行像素电路，在显示面板设计时在纵向绘制电路的空间增加一倍，因此在横向上需要更少的空间，增大左右边框的布线空间，利于实现窄边框设计。
74.在图1所示的驱动电路的实施例中，reset提供的初始控制信号可以在初始化阶段为高电压，对pd进行充电，使得pd的电位为高电压，并将pu1的电位和pu2的电位拉低为低电压；
75.cn为第一扫描电压端，用于控制正向扫描；cnb为第二扫描电压端，用于控制反向扫描。
76.本发明如图1所示的驱动电路的至少一实施例在工作时，以正向扫描为例说明，cn提供高电压信号，cnb提供低电压信号，驱动周期包括先后设置的初始化阶段、充电阶段、第一输出阶段、第二输出阶段和复位阶段；
77.在所述初始化阶段，下拉节点控制电路15在所述初始控制信号的控制下，控制所述下拉节点pd的电位为高电压；所述第一上拉节点控制电路11在下拉节点pd的电位的控制下，控制第一上拉节点pu1的电位为低电压，所述第二上拉节点控制电路12在所述下拉节点pd的电位的控制下，控制第二上拉节点pu2的电位为低电压，以完成初始化；
78.在充电阶段，所述第一上拉节点控制电路11在第一扫描控制端stvf提供的输入信号的控制下，控制第一节点pu1与第一扫描电压端cn之间连通，以使得第一节点pu1的电位为高电压，以完成充电功能；所述下拉节点控制电路15在所述第一上拉节点pu1的电位的控制下，控制所述下拉节点pd的电位为低电压；
79.在第一输出阶段，第一时钟信号端ck提供高电压信号，所述第一驱动信号输出电路16在所述第一上拉节点pu1的电位的控制下，控制所述第一驱动信号输出端outn与第一时钟信号端ck之间连通，以控制outn输出高电压信号，通过自举作用，pu1的电位进一步拉高，所述第二上拉节点控制电路12在outn提供的第一驱动信号的控制下，控制第二上拉节点pu2与第一扫描电压端cn之间连通，以使得pu2的电位为高电压，所述下拉节点控制电路15在第二电压信号和所述第二上拉节点pu2的电位的控制下，控制所述下拉节点pd的电位为低电压；
80.在第二输出阶段，第一时钟信号端ck提供的第一时钟信号的电位由高电压变为低电压，第一驱动信号输出电路16在所述第一上拉节点pu1的电位的控制下，控制所述第一驱动信号输出端outn与第一时钟信号端ck之间连通，以控制outn输出低电压信号，并通过自举效应而降低所述第一上拉节点pu1的电位；第二时钟信号端ckb提供高电压信号，第二驱动信号输出电路17在所述第二上拉节点pu2的电位的控制下，控制所述第二驱动信号输出端outn 1与所述第二时钟信号端ckb之间连通，以使得outn 1输出高电压信号；通过自举作用，第二上拉节点pu2的电位被进一步拉高，所述下拉节点控制电路15在第二电压信号和所述第一上拉节点pu1的电位的控制下，控制所述下拉节点pd的电位为低电压；所述第一上拉节点控制电路11在outn 1提供的第二驱动信号的控制下，控制第一上拉节点pu1与第二扫描电压端cnb之间连通，以使得所述第一上拉节点pu1的电位为低电压；
81.在复位阶段，stvb提供的复位信号为高电压信号，第二上拉节点控制电路12在所述复位信号的控制下，控制所述第二上拉节点pu2的电位为低电压，所述下拉节点控制电路15在第一上拉节点pu1的电位、第二上拉节点pu2的电位的和第二电压信号的控制下，控制所述下拉节点pd的电位为高电压，所述第一驱动信号输出电路16在所述下拉节点pd的电位的控制下，控制所述第一驱动信号输出端outn与所述第一电压端v1之间连通，以使得outn输出低电压信号；所述第二驱动信号输出电路17在所述下拉节点pd的电位的控制下，控制所述第二驱动信号输出端outn 1与所述第一电压端v1之间连通，以控制outn 1输出低电压信号。
82.在具体实施时，所述第一上拉节点控制电路11用于在第一扫描控制端stvf提供的
输入信号的控制下，控制第一上拉节点pu1与第一扫描电压端cn之间连通，在下拉节点pd的电位的控制下，控制所述第一上拉节点pu1与第一电压端v1之间连通，在所述第二驱动信号输出端outn 1提供的第二驱动信号的控制下，控制所述第一上拉节点pu1与所述第二扫描电压端cnb之间连通；
83.所述第二上拉节点控制电路12用于在第二扫描控制端stvb提供的复位信号的控制下，控制第二上拉节点pu2与第二扫描电压端cnb之间连通，在所述下拉节点pd的电位的控制下，控制所述第二上拉节点pu2与所述第一电压端v1之间连通，在所述第一驱动信号输出端outn提供的第一驱动信号的控制下，控制所述第二上拉节点pu2与所述第一扫描电压端cn之间连通。
84.可选的，第一上拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管，所述第二上拉节点控制电路包括第四晶体管、第五晶体管和第六晶体管；
85.所述第一晶体管的控制极与所述第一扫描控制端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述第一上拉节点电连接；
86.所述第二晶体管的控制极与所述下拉节点电连接，所述第二晶体管的第一极与所述第一上拉节点电连接，所述第二晶体管的第二极与所述第一电压端电连接；
87.所述第三晶体管的控制极与所述第二驱动信号输出端电连接，所述第三晶体管的第一极与所述第一上拉节点电连接，所述第三晶体管的第二极与所述第二扫描电压端电连接；
88.所述第四晶体管的控制极与所述第一驱动信号输出端电连接，所述第四晶体管的第一极与所述第一扫描电压端电连接，所述第四晶体管的第二极与所述第二上拉节点电连接；
89.所述第五晶体管的控制极与所述第二扫描控制端电连接，所述第五晶体管的第一极与所述第二上拉节点电连接，所述第五晶体管的第二极与所述第二扫描电压端电连接；
90.所述第六晶体管的控制极与所述下拉节点电连接，所述第六晶体管的第一极与所述第二上拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接。
91.可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
92.所述第一电容的第一端与所述第一上拉节点电连接，所述第一电容的第二端与所述第一电压端电连接；
93.所述第二电容的第一端与所述第二上拉节点电连接，所述第二电容的第二端与所述第一电压端电连接。
94.可选的，所述下拉节点控制电路包括第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
95.所述第七晶体管的控制极和所述第七晶体管的第一极与所述初始控制端，所述第七晶体管的第二极与所述下拉节点电连接；
96.所述第八晶体管的控制极和所述第八晶体管的第一极都与所述第二电压端电连接，所述第八晶体管的第二极与所述第九晶体管的控制极电连接；
97.所述第九晶体管的第一极与所述第二电压端电连接，所述第九晶体管的第二极与所述下拉节点电连接；
98.所述第十晶体管的栅极与所述第二上拉节点电连接，所述第十晶体管的第一极与
所述下拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；
99.所述第十一晶体管的控制极与所述第一上拉节点电连接，所述第十一晶体管的第一极与所述下拉节点电连接，所述第十一晶体管的第二极与所述第一电压端电连接。
100.在具体实施时，本发明至少一实施例所述的驱动电路还可以包括第一控制晶体管和第二控制晶体管；
101.所述第一驱动信号输出电路通过所述第一控制晶体管与所述第一上拉节点电连接，所述第二驱动信号输出电路通过所述第二控制晶体管与所述第二上拉节点电连接；
102.所述第一控制晶体管的控制极与第三电压端电连接，所述第一控制晶体管的第一极与所述第一上拉节点电连接，所述第一控制晶体管的第二极与第一驱动信号输出电路电连接；
103.所述第二控制晶体管的控制极与所述第三电压端电连接，所述第二控制晶体管的第一极与所述第二上拉节点电连接，所述第二控制晶体管的第二极与所述第二驱动信号输出电路电连接。
104.在本发明至少一实施例中，当所述第一控制晶体管和所述第二控制晶体管为n型晶体管时，所述第三电压端可以为高电压端；当所述第一控制晶体管和所述第二控制晶体管为p型晶体管时，所述第三电压端可以为低电压端；但不以此为限。
105.可选的，所述第一驱动信号输出电路包括第十二晶体管和第十三晶体管；
106.所述第十二晶体管的控制极与所述第一控制晶体管的第二极电连接，所述第十二晶体管的第一极与所述第一时钟信号端电连接，所述第十二晶体管的第二极与所述第一驱动信号输出端电连接；
107.所述第十三晶体管的控制极与所述下拉节点电连接，所述第十三晶体管的第一极与所述第一驱动信号输出端电连接，所述第十三晶体管的第二极与所述第一电压端电连接。
108.可选的，所述第二驱动信号输出电路包括第十四晶体管和第十五晶体管；
109.所述第十四晶体管的控制极与所述第二控制晶体管的第二极电连接，所述第十四晶体管的第一极与所述第二驱动信号输出端电连接，所述第十四晶体管的第二极与所述第一电压端电连接；
110.所述第十五晶体管的控制极与所述下拉节点电连接，所述第十五晶体管的第一极与所述第二驱动信号输出端电连接，所述第十五晶体管的第二极与所述第一电压端电连接。
111.如图2所示，在图1所示的驱动电路的实施例的基础上，
112.第一上拉节点控制电路包括第一晶体管m1、第二晶体管m2和第三晶体管m3，所述第二上拉节点控制电路包括第四晶体管m4、第五晶体管m5和第六晶体管m6；
113.所述第一晶体管m1的栅极与所述第一扫描控制端stvf电连接，所述第一晶体管m1的源极与所述第一扫描电压端cn电连接，所述第一晶体管m1的漏极与所述第一上拉节点pu1电连接；
114.所述第二晶体管m2的栅极与所述下拉节点pd电连接，所述第二晶体管m2的源极与所述第一上拉节点pu1电连接，所述第二晶体管m2的漏极与低电压端电连接；所述低电压端用于提供低电压vgl；
115.所述第三晶体管m3的栅极与所述第二驱动信号输出端outn 1电连接，所述第三晶体管m3的源极与所述第一上拉节点pu1电连接，所述第三晶体管m3的漏极与所述第二扫描电压端cnb电连接；
116.所述第四晶体管m4的栅极与所述第一驱动信号输出端outn电连接，所述第四晶体管m4的源极与所述第一扫描电压端cn电连接，所述第四晶体管m4的漏极与所述第二上拉节点pu2电连接；
117.所述第五晶体管m5的栅极与所述第二扫描控制端stvb电连接，所述第五晶体管m5的源极与所述第二上拉节点pu2电连接，所述第五晶体管m5的漏极与所述第二扫描电压端cnb电连接；
118.所述第六晶体管m6的栅极与所述下拉节点pd电连接，所述第六晶体管m6的源极与所述第二上拉节点pu2电连接，所述第六晶体管m6的漏极与所述低电压端电连接；
119.所述第一储能电路包括第一电容c1，所述第二储能电路包括第二电容c2；
120.所述第一电容c1的第一端与所述第一上拉节点pu1电连接，所述第一电容c1的第二端与所述低电压端电连接；
121.所述第二电容c2的第一端与所述第二上拉节点pu2电连接，所述第二电容c2的第二端与所述低电压端电连接；
122.所述下拉节点控制电路包括第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11；
123.所述第七晶体管m7的栅极和所述第七晶体管m7的源极与所述初始控制端reset，所述第七晶体管m7的漏极与所述下拉节点pd电连接；
124.所述第八晶体管m8的栅极和所述第八晶体管m8的源极都与高电压端电连接，所述第八晶体管m8的漏极与所述第九晶体管m9的栅极电连接；所述高电压端用于提供高电压vgh；
125.所述第九晶体管m9的源极与所述高电压端电连接，所述第九晶体管m9的漏极与所述下拉节点pd电连接；
126.所述第十晶体管m10的栅极与所述第二上拉节点pu2电连接，所述第十晶体管m10的源极与所述下拉节点pd电连接，所述第十晶体管m10的漏极与所述低电压端电连接；
127.所述第十一晶体管m11的栅极与所述第一上拉节点pu1电连接，所述第十一晶体管m11的源极与所述下拉节点pd电连接，所述第十一晶体管m11的漏极与所述低电压端电连接；
128.本发明至少一实施例所述的驱动电路还包括第一控制晶体管m01和第二控制晶体管m02；
129.所述第一控制晶体管m01的栅极与所述高电压端电连接，所述第一控制晶体管m01的源极与所述第一上拉节点pu1电连接；
130.所述第二控制晶体管m02的栅极与所述高电压端电连接，所述第二控制晶体管m02的源极与所述第二上拉节点pu2电连接；
131.所述第一驱动信号输出电路包括第十二晶体管m12和第十三晶体管m13；
132.所述第十二晶体管m12的栅极与所述第一控制晶体管m01的漏极电连接，所述第十二晶体管m12的源极与所述第一时钟信号端ck电连接，所述第十二晶体管m12的漏极与所述
第一驱动信号输出端outn电连接；
133.所述第十三晶体管m13的栅极与所述下拉节点pd电连接，所述第十三晶体管m13的源极与所述第一驱动信号输出端outn电连接，所述第十三晶体管m13的漏极与所述低电压端电连接；
134.所述第二驱动信号输出电路包括第十四晶体管m14和第十五晶体管m15；
135.所述第十四晶体管m14的栅极与所述第二控制晶体管m02的漏极电连接，所述第十四晶体管m14的源极与所述第二驱动信号输出端outn 1电连接，所述第十四晶体管m14的漏极与所述低电压端电连接；
136.所述第十五晶体管m15的栅极与所述下拉节点pd电连接，所述第十五晶体管m15的源极与所述第二驱动信号输出端outn 1电连接，所述第十五晶体管m15的漏极与所述低电压端电连接。
137.在本发明至少一实施例中，m01和m02可以防漏电，增强驱动电路的稳定性。
138.在图2所示的驱动电路的至少一实施例中，所有的晶体管都为nmos(n型金属
‑
氧化物
‑
半导体)晶体管，但不以此为限。
139.以图2所示的驱动电路的至少一实施例正向扫描为例说明，cn提供高电压信号，cnb提供低电压信号，如图3所示，驱动周期包括先后设置的初始化阶段s1、充电阶段s2、第一输出阶段s3、第二输出阶段s4和复位阶段s5；
140.在初始化阶段s1，reset提供高电压信号，m7打开，pd的电位为高电压，m2和m6打开，pu1的电位和pu2的电位为低电压，实现初始化功能；
141.在充电阶段s2，stvf提供高电压信号，m1打开，m01处于常开状态，通过充电而使得pu1的电位为高电压，m11打开，pd的电位为低电压，实现充电功能；
142.在第一输出阶段s3，ck提供高电压信号，ckb提供低电压信号，m12发生自举效应，使得pu1的电位进一步举高，m11持续打开，pd的电位保持为低电压，pu1的电位变为高电压，m12充分开始，outn输出高电压信号，m4打开，对pu2充电，使得pu2的电位变为高电压，m10打开，pd的电位为低电压；m02处于常开状态，m14打开，outn 1输出低电压信号；
143.在第二输出阶段s4，ck提供的第一时钟信号的电位由高电压变为低电压，m12发生自举效应，拉低pu1的电位(将pu1的电位由在s3的电位减低至在s2的电位)，ckb提供高电压信号，m14发生自举效应，使得pu2的电位进一步举高，m10持续打开，pd的电位持续为低电压，pu2的电位为高电压，m14打开，outn 1输出高电压信号，m3打开，以将pu1的电位进一步拉低；
144.在复位阶段s5，stvb提供高电压信号，m5打开，以将pu2的电位拉低，m11和m10都关闭，m8和m9都打开，使得pd的电位变为高电压，m15和m13打开，使得outn输出低电压信号，outn 1输出低电压信号。
145.本发明实施例支持正向扫描方式和反向扫描方式，在反向扫描时，cn提供低电压信号，cnb提供高电压信号。
146.本发明实施例所述的驱动模组，用于为显示装置包括的显示面板中的多行像素电路提供驱动信号；所述驱动模组包括第一驱动单元和第二驱动单元，所述第一驱动单元包括多级上述的驱动电路，所述第二驱动单元包括多级上述的驱动电路；
147.所述第一驱动单元用于驱动奇数行像素电路；
148.所述第二驱动单元用于驱动偶数行像素电路。
149.本发明实施例所述的驱动模组在工作时，第一驱动单元驱动奇数行像素电路，第二驱动单元驱动偶数行像素电路，本发明进行奇偶行像素电路交替扫描；在一帧时间的前半部分，通过第一驱动单元依次扫描奇数行像素电路，在扫描完所有奇数行像素电路后，在一帧时间的后半部分，通过第二驱动单元依次扫描偶数行像素电路，或者，在一帧时间的前半部分，通过第一驱动单元依次扫描偶数行像素电路，在扫描完所有偶数行像素电路后，在一帧时间的后半部分，通过第二驱动单元依次扫描奇数行像素电路；本发明实施例通过如上驱动方式，能够消除正负帧之间的亮度差异，实现在降低功耗的同时也能降低发生闪烁的可能。
150.例如，本发明至少一实施例进行奇偶行像素交替扫描，时钟信号保证与60hz一致，在一帧时间的前半部分，扫描奇数行像素电路/偶数行像素电路，在一帧时间的后半部分，扫描偶数行像素电路/奇数行像素电路，在实现低功耗的同时，实现降低闪烁。
151.如图4a所示，本发明至少一实施例所述的驱动模组在工作时，在第一帧时间的前半段时间f11，依次扫描奇数行驱动电路，在第一帧时间的后半段时间f12，在依次扫描偶数行驱动电路；在第二帧时间的前半段时间f21，依次扫描奇数行驱动电路，在第二帧时间的后半段时间f22，在依次扫描偶数行驱动电路。
152.本发明至少一实施例进行奇偶行像素交替扫描时，亮度与时间之间的关系示意图如图4b所示。
153.如图4c所示，本发明至少一实施例所述的驱动模组在工作时，在第一帧时间f1，依次扫描多行驱动电路；在第二帧时间f2，依次扫描多行驱动电路。
154.本发明至少一实施例在进行顺序扫描时，亮度与时间之间的关系示意图如图4d所示。
155.在具体实施时，在第一驱动单元中，第一级驱动电路的第一扫描控制端与第一起始电压端电连接；第n级驱动电路的第二驱动信号输出端与第n 1级驱动电路的输入端连接，第n级驱动电路的第二扫描控制端与第n 1级驱动电路的第一驱动信号输出端电连接；n为正整数，并n 1小于或等于所述第一驱动单元包括的驱动电路的级数；
156.在第二驱动单元中，第一级驱动电路的第一扫描控制端与第二起始电压端电连接；第m级驱动电路的第二驱动信号输出端与第m 1驱动电路的第一扫描控制端电连接，第m级驱动电路的第二扫描控制端与第m 1级驱动电路的第一驱动信号输出端电连接；m为正整数，并m 1小于或等于所述第二驱动单元包括的驱动电路的级数。
157.在图5中，示出了本发明至少一实施例所述的驱动模组中的第一驱动单元包括的前三级驱动电路，以及，本发明至少一实施例所述的驱动模组中的第二驱动单元包括的前三级驱动电路；
158.在图5中，标号为s11的为所述第一驱动单元包括的第一级驱动电路，标号为s12的为所述第一驱动单元包括的第二级驱动电路，标号为s13的为所述第一驱动单元包括的第三级驱动电路；
159.标号为s21的为所述第二驱动单元包括的第一级驱动电路，标号为s22的为所述第二驱动单元包括的第二级驱动电路，标号为s23的为所述第二驱动单元包括的第三级驱动电路；
160.标号为out1的为第一行驱动信号端，标号为out3的为第三行驱动信号端，标号为out5的为第五行驱动信号端，标号为out7的为第七行驱动信号端，标号为out9的为第九行驱动信号端，标号为out11的为第十一行驱动信号端；out1与所述显示面板包括的第一行栅线电连接，out3与所述显示面板包括的第三行栅线电连接，out5与所述显示面板包括的第五行栅线电连接，out7与所述显示面板包括的第七行栅线电连接，out9与所述显示面板包括的第九行栅线电连接，out11与所述显示面板包括的第十一行栅线电连接；
161.标号为out2的为第二行驱动信号端，标号为out4的为第四行驱动信号端，标号为out6的为第六行驱动信号端，标号为out8的为第八行驱动信号端，标号为out10的为第十行驱动信号端，标号为out12的为第十二行驱动信号端；out2与所述显示面板包括的第二行栅线电连接，out4与所述显示面板包括的第四行栅线电连接，out6与所述显示面板包括的第六行栅线电连接，out8与所述显示面板包括的第八行栅线电连接，out10与所述显示面板包括的第十行栅线电连接，out12与所述显示面板包括的第十二行栅线电连接。
162.在图5所示的至少一实施例中，所述第一起始电压端和所述第二起始电压端为同一起始电压端。
163.如图5所示，标号为stv的为起始电压端，标号为ckl的为第一左侧时钟信号线，标号为ckbl的为第二左侧时钟信号线，标号为ckr的为第一右侧时钟信号线，标号为ckbr的为第二右侧时钟信号线，标号为cn的为第一扫描电压端，标号为cnb的为第二扫描电压端；
164.s11的第一扫描控制端和s21的第一扫描控制端都与起始电压端stv电连接；
165.s11的第一驱动信号输出端与out1电连接，s11的第二驱动信号输出端与out3电连接；s11的第二驱动信号输出端与s12的第一扫描控制端电连接；
166.s12的第一驱动信号输出端与out5电连接，s12的第二驱动信号输出端与out7电连接，s12的第一驱动信号输出端与s11的第二扫描控制端电连接，s12的第二驱动信号输出端与s13的第一扫描控制端电连接；
167.s13的第一驱动信号输出端与out9电连接，s13的第二驱动信号输出端与out11电连接；s13的第一驱动信号输出端与s12的第二扫描控制端电连接；
168.s21的第一驱动信号输出端与out2电连接，s21的第二驱动信号输出端与out4电连接；s21的第二驱动信号输出端与s22的第一扫描控制端电连接；
169.s22的第一驱动信号输出端与out6电连接，s22的第二驱动信号输出端与out8电连接，s22的第一驱动信号输出端与s21的第二扫描控制端电连接，s22的第二驱动信号输出端与s23的第一扫描控制端电连接；
170.s23的第一驱动信号输出端与out10电连接，s23的第二驱动信号输出端与out12电连接；s23的第一驱动信号输出端与s22的第二扫描控制端电连接；
171.s11的第一时钟信号端与第一左侧时钟信号线ckl电连接，s11的第二时钟信号端与第二左侧时钟信号线ckbl电连接；
172.s12的第一时钟信号端与第二左侧时钟信号线ckbl电连接，s11的第二时钟信号端与第一左侧时钟信号线ckl电连接；
173.s13的第一时钟信号端与第一左侧时钟信号线ckl电连接，s13的第二时钟信号端与第二左侧时钟信号线ckbl电连接；
174.s21的第一时钟信号端与第一右侧时钟信号线ckr电连接，s21的第二时钟信号端
与第二右侧时钟信号线ckbr电连接；
175.s22的第一时钟信号端与第二右侧时钟信号线ckbr电连接，s21的第二时钟信号端与第一右侧时钟信号线ckr电连接；
176.s23的第一时钟信号端与第一右侧时钟信号线ckr电连接，s23的第二时钟信号端与第二右侧时钟信号线ckbr电连接。
177.本发明如图5所示的驱动模组的至少一实施例在工作时，所述驱动模组可以在一帧时间的一半时间，依次向奇数行像素电路提供驱动信号，在一帧时间的另一半时间，依次向偶数行像素电路提供驱动信号。
178.在具体实施时，当本发明至少一实施例所述的驱动模组用于驱动多行像素电路时，所述驱动模组中的第一驱动单元用于驱动奇数行驱动电路，所述驱动模组中的第二驱动单元用于驱动偶数行驱动电路，如图6所示，在第一帧时间f1的前半段时间和第二帧时间f2的前半段时间，out1、out3、
…
、out2n
‑
3和out2n
‑
1先后输出驱动信号，在第一帧时间f1的后半段时间和第二帧时间f2的后半段时间，out2、out4、
…
、out2n
‑
2和out2n先后输出驱动信号。其中，n为正整数。
179.本发明实施例可以通过通过奇偶输出方式(也即，在一显示周期的前半部分驱动奇数行像素电路，在所述显示周期的后半部分驱动偶数行像素电路；或者，在一显示周期的前半部分驱动偶数行像素电路，在所述显示周期的后半部分驱动奇数行像素电路)，消除正负帧之间的亮度差异，实现在降低功耗的同时也能降低发生闪烁的可能。
180.在具体实施时，当本发明至少一实施例所述的驱动模组用于驱动多行像素电路时，所述驱动模组中的第一驱动单元用于驱动奇数行驱动电路，所述驱动模组中的第二驱动单元用于驱动偶数行驱动电路，如图7所示，在第一帧时间f1，out1、out2、out3、out4、
…
、out2n
‑
3、out2n
‑
2、out2n
‑
1和out2n依次输出驱动信号，在第二帧时间，out1、out2、out3、out4、
…
、out2n
‑
3、out2n
‑
2、out2n
‑
1和out2n依次输出驱动信号。
181.在图6和图7中，out1为第一行驱动信号端，out2为第二行驱动信号端，out3为第三行驱动信号端，out4为第四行驱动信号端，out2n
‑
3为第2n
‑
3行驱动信号端,out2n
‑
2为第2n
‑
2行驱动信号端,out2n
‑
1为第2n
‑
1行驱动信号端,outm为第2n行驱动信号端。
182.本发明实施例所述的驱动方法，应用于上述的驱动模组，显示周期包括相互独立的第一显示阶段和第二显示阶段；所述驱动方法包括：
183.在所述第一显示阶段，第一驱动单元中的各级驱动电路向奇数行像素电路提供驱动信号；
184.在所述第二显示阶段，第二驱动单元中的各级驱动电路向偶数行像素电路提供驱动信号。
185.在本发明至少一实施例中，所述显示周期可以为一帧时间，所述第一显示阶段可以为一帧时间的前半部分，所述第二显示阶段可以为一帧时间的后半部分；或者，所述第一显示阶段可以为一帧时间的后半部分，所述第二显示阶段可以为一帧时间的前半部分。
186.由于相关的显示装置分辨率越来越高，功耗也随着分辨率的增大而增大，待机时间大大减小，为了降低功耗，降低显示装置的刷新频率是显著降低功耗的有效方法，但是降低刷新频率会带来flicker(闪烁)偏高不良的问题。本发明实施例通过通过奇偶输出方式，消除正负帧之间的亮度差异，实现在降低功耗的同时也能降低发生闪烁的可能。
187.本发明实施例所述的显示装置包括上述的驱动模组。
188.本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
189.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。