半导体装置的制作方法

半导体装置
1.相关申请的交叉引用
2.于2020年5月22日提交的日本专利申请号2020
‑
090120的公开内容，包括说明书、附图和摘要，通过整体引用并入本文。
技术领域
3.本公开涉及一种半导体装置，并且适用于例如包括时钟生成电路的半导体装置。


背景技术：

4.诸如pll(锁相环)电路等时钟生成电路被结合在各种设备和系统中。通常，由时钟生成电路生成的时钟包括抖动分量。如果该抖动分量变得大于允许值，则它将干扰其中结合有时钟生成电路的设备或系统中的正常操作。
5.下面列出了已经公开的技术。
6.[专利文献1]日本未审查专利申请公开号2005
‑
269456。


技术实现要素：

[0007]
当由时钟生成电路生成的时钟信号是高速时，在某些情况下不可能测量时钟生成电路的抖动的实际值。
[0008]
根据本公开的一个方面，一种半导体装置包括时钟生成电路和抖动测量电路。时钟生成电路被输入用于改变其时钟周期的控制值。抖动测量电路具有第一逻辑电路和第一延迟元件，第一逻辑电路使用时钟生成电路的输出时钟作为输入来进行操作，并且抖动测量电路被配置为输出时钟源的抖动的存在/不存在。
[0009]
根据上述半导体装置，可以测量时钟生成电路的抖动的大小。
附图说明
[0010]
图1是用于描述根据比较示例的时钟生成电路的抖动测量的图；
[0011]
图2是用于描述根据实施例的时钟生成电路的抖动测量的图；
[0012]
图3是示出根据第一示例的pll电路的抖动测量电路的配置的框图；
[0013]
图4是示出图3所示的pll电路的配置的框图；
[0014]
图5是用于描述通过改变参考时钟频率来改变输出时钟周期的示例的图；
[0015]
图6是用于描述通过改变倍频设置值来改变输出时钟周期的示例的图；
[0016]
图7是示出在以下情况下的操作的时序图：图3所示的抖动测量电路中的输出时钟周期较长；
[0017]
图8是示出在以下情况下的操作的时序图：图3所示的抖动测量电路中的输出时钟周期较短；
[0018]
图9是示出输出时钟周期的波动分布的图；
[0019]
图10是示出抖动输出电路的输出的累积频率分布的图；
[0020]
图11是示出根据图10的累积频率分布而计算的输出时钟的抖动的直方图的图；
[0021]
图12是示出根据第二示例的抖动测量电路的配置的框图；
[0022]
图13a是示出在图12所示的抖动测量电路中的输出时钟周期较长的情况下的操作的时序图；
[0023]
图13b是示出在以下情况下的操作的时序图：图12所示的抖动测量电路中的输出时钟周期较短；
[0024]
图14是示出根据第三示例的抖动测量电路的配置的框图；
[0025]
图15是示出根据第四示例的抖动测量电路的配置的框图；
[0026]
图16是示出根据第五示例的抖动测量电路的配置的框图；
[0027]
图17是示出根据第六示例的半导体装置的配置的框图；以及
[0028]
图18是示出根据第七示例的半导体装置的配置的框图。
具体实施方式
[0029]
在下文中，将参考附图描述实施例和示例。然而，相同的组件由相同的附图标记表示，并且其重复描述在以下描述中将省略。注意，为了使描述更加清楚，将与实际方面相比在宽度、厚度、形状等方面示意性地示出附图，但是附图仅是示例，而不限制本公开的解释。
[0030]
首先，将参考图1描述由本公开的发明人研究的技术(比较示例)。图1是用于描述根据比较示例的时钟生成电路的抖动测量的图。
[0031]
由时钟生成电路(cg)1生成的高速时钟信号太快以至于不能驱动设置在半导体装置10中的输出缓冲器4。因此，如图1所示，由分频电路2分频的时钟生成电路1的输出经由输出缓冲器4被输出到半导体装置10的外部，并且抖动由测量装置30来测量。在此，由时钟生成电路1生成的时钟频率例如为1ghz以上。另外，由分频电路2分频的时钟频率例如约为100mhz。因此，无法测量时钟生成电路的抖动(周期抖动)的实际值。另外，由于在分频电路2、时钟信号布线3、或时钟信号生成电路1的后续级中的输出缓冲器4中受到电源噪声和信号间干扰的影响，并且在评估板20的系统中受到电源噪声和反射的影响，因此不能测量抖动的实际值。
[0032]
接下来，将参考图2描述实施例。图2是用于描述根据实施例的时钟生成电路的抖动测量的图。
[0033]
在本实施例中，在时钟生成电路1与输出缓冲器4之间设置有抖动测量电路(jmc)5。抖动测量电路5由逻辑电路组成，并且由时钟生成电路1生成的时钟被提供给抖动测量电路5而未被分频。抖动测量电路5将作为时钟抖动的时间轴模拟信息转换为数字值0/1，并且输出转换后的值。在此，作为抖动测量的对象的时钟生成电路1例如由以下构成：pll电路、使延迟时钟的相位与参考时钟的相位同步的dll(延迟锁定环)电路、或vcxo(电压控制晶体振荡器)。
[0034]
因此，即使当频率为1ghz以上时，也可以测量时钟生成电路1的抖动的实际值(例如，周期抖动)。另外，可以测量抖动的实际值，而不受输出缓冲器4或评估板20中的电源噪声、信号间干扰和反射的影响。结果，可以在产品测试中筛选出由于时钟抖动而导致的异常采样。
[0035]
(第一示例)
[0036]
将参考图3和图4描述根据第一示例的半导体装置的抖动测量电路的配置。图3是示出根据第一示例的抖动测量电路的配置的框图。图4是示出图3所示的pll电路的配置的框图。
[0037]
根据第一示例的半导体装置10具有如下这样的配置：其中根据实施例的半导体装置10的时钟生成电路1由pll电路1a构成且被形成在半导体芯片中。第一示例中的抖动测量电路5a检测从pll电路1a输出的输出时钟(ckv)中包括的抖动。如图4所示，pll电路1由相位比较器(pfd)11、低通滤波器(lpf)12、压控振荡器(vco)13和1/n分频器电路14组成。
[0038]
在第一示例中，由于需要改变pll电路1a的输出时钟(ckv)的频率以进行观察，因此pll电路1a设置有1/n分频器电路14作为可编程分频器电路。时钟频率的控制通过从pll电路1a的外部给出倍频设置值(n)作为设置信号来执行。备选地，输出时钟(ckv)的频率可以通过在固定倍频设置值(n)的同时改变参考时钟(refclk)的频率来改变。
[0039]
如图3所示，抖动测量电路5a包括第一触发器(ff1)51、第二触发器(ff2)52、反相器54、延迟元件55和“异或”电路56。在此，第一触发器(ff1)51、第二触发器(ff2)52、反相器54和“异或”电路56是逻辑电路。由第一触发器51和反相器54组成的q1到d1的路径是用于生成参考数据的触发器。在此，q1是在第一触发器51的输出端子处的数据，d1是在第一触发器51的输入端子处的数据。每当输出时钟(ckv)上升时，q1的值像“0101”一样以“0”和“1”交替变化，并且这成为参考数据信号。d1至d2的路径具有带有固定延迟的延迟元件55，并且这使得第二触发器52的建立定时比第一触发器51的建立定时更严格。在此，q2是第二触发器52的输出端子处的数据，并且d2是第二触发器52的输入端子处的数据。
[0040]
将参考图5至图11描述根据第一示例的抖动测量电路的操作。图5是用于描述通过改变参考时钟频率来改变输出时钟周期的示例的图。图6是用于描述通过改变倍频设置值来改变输出时钟周期的示例的图。图7是示出在图3所示的抖动测量电路中的输出时钟周期较长的情况下的操作的时序图。图8是示出在图3所示的抖动测量电路中的输出时钟周期较短的情况下的操作的时序图。图9是示出输出时钟周期的波动分布的图。图10是示出抖动输出电路的输出的累积频率分布的图。图11是示出根据图10的累积频率分布而计算的输出时钟的抖动的直方图的图。
[0041]
在抖动测量中，如图5所示，通过改变参考时钟(refclk)的频率来顺序地改变输出时钟(ckv)的周期(tckv)。备选地，如图6所示，通过在固定参考时钟(refclk)的频率的同时改变倍频设置值(n)来顺序地改变输出时钟(ckv)的周期(tckv)。
[0042]
当输出时钟(ckv)的周期(tckv)较长时，如图7所示，还可以确保第二触发器52一侧的定时余量。即使当周期(tckv)由于输出时钟(ckv)的抖动而变得比平均值短时，d2的建立也没有问题，并且“异或”电路56的输出(qex)始终为“0”。
[0043]
另一方面，当输出时钟(ckv)的周期(tckv)较短时，如图8所示，第二触发器52的定时余量似乎不足。当周期(tckv)由于输出时钟(ckv)的抖动而变得比平均值短时，发生d2的建立冲突。如图8中的由点划线的椭圆所包围的区域所示，q2没有从“1”变为“0”，并且“异或”电路56的输出(qex)仅在该时段期间变为“1”。
[0044]
如图9所示，实际输出时钟(ckv)的周期(tckv)关于平均周期针对每个周期随机地波动和分布。此外，其中第二触发器52的建立余量为0[ps]的周期(t0)，由d1与d2之间的延迟元件55确定，并且因此在测量期间是固定的。
[0045]
因此，在抖动测量中，当输出时钟(ckv)的周期(tckv)较长时，发生建立冲突的可能性较低。另外，当输出时钟(ckv)的周期(tckv)较短时，发生建立冲突的可能性变高。在此，发生建立冲突的概率是周期(tckv)低于图9中的实线a情况下的概率。
[0046]
例如，当周期(tckv)较长(诸如1000[ps])时，由于所有周期(tckv)都在实线a之上，因此建立冲突为0％。另外，当周期(tckv)为中等(诸如990[ps])时，建立冲突为50％，因为大约一半的周期(tckv)在实线a之上。此外，当周期(tckv)较短(诸如980[ps])时，建立冲突为100％，因为所有周期(tckv)均低于实线a。
[0047]
由于周期(tckv)在抖动测量中被扫描，因此在每个周期(tckv)中发生第二触发器52的建立冲突达1000次的概率与“异或”电路56的输出(qex)变为“1”的概率相同。这被绘制在曲线图上以获取图10所示的累积抖动频率分布。另外，通过对其进行微分而获取的曲线图对应于图11所示的抖动的直方图。
[0048]
根据第一示例，通过将vco频率(周期)用作用于测量时间的标尺，不需要校准。结果，减小了电路规模并且简化了操作。另外，这使得可以高精度地测量周期抖动。注意，通过改变倍频设置值(n)或者改变pll电路的输入的参考时钟(refclk)的频率来控制vco频率。
[0049]
在第一示例中，已经描述了pll电路作为时钟生成电路的示例，但是也可以使用可以可变地控制频率的dll电路、vcxo等。
[0050]
(第二示例)
[0051]
将参考图12描述根据第二示例的半导体装置的抖动测量电路的配置。图12是示出根据第二示例的抖动测量电路的配置的框图。
[0052]
在根据第二示例的半导体装置10中，代替根据第一示例的半导体装置10的抖动测量电路5a，在半导体芯片中形成抖动测量电路5b。第二示例中的抖动测量电路5b测量相位抖动，该相位抖动是作为pll电路1a的输入时钟的参考时钟(refclk)与输出时钟(ckv)之间的抖动。第一示例中的抖动测量电路5a测量pll电路1a的输出时钟(ckv)的周期抖动。第二示例与第一示例的不同之处在于待被测量的抖动的类型。
[0053]
如图12所示，抖动测量电路5b包括第三触发器(ff3)53和延迟元件57。在此，第三触发器53是逻辑电路。延迟元件57是固定延迟并且具有与输出时钟(ckv)的一个周期相对应的延迟量。通过延迟参考时钟(refclk)而获取的时钟(d3)被输入到第三触发器53的时钟端子，并且输出时钟(ckv)被输入到第三触发器53的数据端子。注意，pll电路1a的时钟频率以与第一示例中相同的方式被控制。
[0054]
将参考图13a和图13b描述根据第二示例的抖动测量电路的操作。图13a是示出在图12所示的抖动测量电路中的输出时钟周期较长的情况下的操作的时序图。图13b是示出在图12所示的抖动测量电路中的输出时钟周期较短的情况下的操作的时序图。
[0055]
由于pll电路1a输出与参考时钟(refclk)同相同步的输出时钟(ckv)，因此其在n倍频时与参考时钟(refclk)同步。因此，最接近的第0、第n、第2n和第3n相位差稳定地恒定。因此，即使pll电路1a的输出时钟(ckv)的周期(tckv)改变并且第三触发器53的输出结果根据与第一示例中相同的理论由refclk
‑
ckv绘制，结果也是恒定的。因此，不能获取抖动的累积频率分布和直方图。
[0056]
图13a和图13b示出了在tckv＝trefclk/5的情况下的时序图。在此，trefclk是参考时钟(refclk)的周期。延迟元件57的固定延迟的延迟量被定义为tclv。在图13a和图13b
中的每个中由虚线椭圆所包围的区域中，参考时钟(refclk)、输出时钟(ckv)和1/n分频器电路14的边缘彼此同步。每个边缘两侧的虚线表示相位抖动(p_jitter)的范围。
[0057]
第三触发器53在时钟(d3)的上升沿接收输出时钟(ckv)。时钟(d3)从参考时钟(refclk)的上升沿以tclv的延迟上升。在图13a中，在不发生输出时钟(ckv)和时钟(d3)的相位抖动的范围内，在时钟(d3)的上升沿接收低电平的输出时钟(ckv)。在图13b中，在发生输出时钟(ckv)和时钟(d3)的相位抖动的范围内，在时钟(d3)的上升沿接收低电平的输出时钟(ckv)。
[0058]
如图13a和图13b所示，改变输出时钟(ckv)的周期(tckv)，并且通过d3
‑
ckv绘制第三触发器53的输出(q3)。因此，定时余量如第一示例中发生改变，并且可以获取两个时钟之间的抖动的累积频率分布和抖动的直方图。
[0059]
根据第二示例，通过将vco频率(周期)用作用于测量时间的标尺，不需要校准。结果，减小了电路规模并且简化了操作。另外，这使得可以高精度地测量pll电路的输入时钟与输出时钟之间的相位抖动。注意，通过改变倍频设置值(n)或者改变pll电路的输入的参考时钟(refclk)的频率来控制vco频率。
[0060]
在第二示例中，已经描述了pll电路作为时钟生成电路的示例，但是也可以使用具有输入时钟和输出时钟并且可以可变地控制频率的dll电路等。
[0061]
(第三示例)
[0062]
将参考图14描述根据第三示例的半导体装置的抖动测量电路的配置。图14是示出根据第三示例的抖动测量电路的配置的框图。
[0063]
在根据第三示例的半导体装置10中，第二示例中的抖动测量电路5b被添加到第一示例中的半导体装置10。由于第一示例的抖动测量电路5a和第二示例的抖动测量电路5b相互不干扰，因此，通过简单地组合抖动测量电路5a和抖动测量电路5b来配置抖动测量电路5c，如图14所示。结果，可以并行地观察到以下两者：pll电路1a的输出时钟(ckv)的周期抖动，以及输出时钟(ckv)与作为输入时钟的参考时钟(refclk)之间的相位抖动。
[0064]
(第四示例)
[0065]
将参考图15描述根据第四示例的半导体装置的抖动测量电路的配置。图15是示出根据第四示例的抖动测量电路的配置的框图。
[0066]
在根据第四示例的半导体装置10中，计数器(cntr)58被添加到根据第三示例的半导体装置10中。计数器58对pll电路1a的输出时钟(ckv)进行计数，并且依次切换倍频设置值(n)。例如，计数器58每1000次抖动测量结果(即，输出时钟(ckv)的每1000个周期)执行单调增加或减小倍频设置值(n)的操作。
[0067]
第四示例的计数器58可以类似地添加到第一示例和第二示例的抖动测量电路。
[0068]
(第五示例)
[0069]
将参考图16描述根据第五示例的半导体装置的抖动测量电路的配置。图16是示出根据第五示例的抖动测量电路的配置的框图。
[0070]
在根据第五示例的半导体装置10中，代替根据第三示例的半导体装置10的抖动测量电路5c，形成抖动测量电路5e。如图16所示，第五示例中的抖动测量电路5e被配置为使得第三示例中的抖动测量电路5c的延迟元件55的输出也被输入到第三触发器53的时钟端子。此外，抖动测量电路5e包括多路复用器59，该多路复用器59选择反相器54的输出或参考时
钟(refclk)并且将其输入到延迟元件55。
[0071]
如第一示例中的在测量周期抖动时的固定延迟量、以及如第二示例中的在测量相位抖动时的固定延迟量，均以输出时钟(ckv)的第一周期为指导，并且因此可以共享。待被测量的抖动是排他性操作。因此，第三示例中的抖动测量电路5c的延迟元件57变得不必要。
[0072]
(第六示例)
[0073]
将参考图17描述根据第六示例的半导体装置的配置。图17是示出根据第六示例的半导体装置的配置的框图。
[0074]
根据第六示例的半导体装置10包括pll电路1a、抖动测量电路5、片上振荡器6和控制电路7。片上振荡器6生成用于pll电路1a的参考时钟(refclk)。控制电路7包括cpu(中央处理单元)7a、存储器7b、数字块7c和接口块7d，并且基于pll电路1a的输出时钟(ckv)进行操作。cpu 7a执行存储在存储器7b中的程序以控制整个半导体装置10。抖动测量电路5例如由第四示例的抖动测量电路5d组成。
[0075]
cpu 7a通过抖动测量电路5的输出(qex，q3)的算术运算来计算累积频率分布和直方图，并且输出抖动计算结果(jttr)。另外，cpu 7a在发生异常时生成复位信号(rst)，并且将pll电路1或整个半导体装置10复位。在第六示例中，抖动测量电路5由第四示例的抖动测量电路5d构成，并且因此相位抖动和周期抖动两者都被监测。
[0076]
根据第六示例，可以观察到半导体装置中的时钟抖动。另外，半导体装置以自包含方式输出pll电路的抖动计算结果，并且可以在发生异常时复位pll电路或整个半导体装置。
[0077]
抖动测量电路5可以是第一示例、第二示例、第三示例或第五示例的抖动测量电路。在这种情况下，倍频设置值(n)是从cpu 7a来设置的。
[0078]
(第七示例)
[0079]
将参考图18描述根据第七示例的半导体装置的配置。图18是示出根据第七示例的半导体装置的配置的框图。
[0080]
第七示例中的抖动测量电路5例如由第一示例的抖动测量电路5a构成。倍频设置值(n)是从cpu 7a来设置的。第七示例中的半导体装置10的其他配置与第六示例中的半导体装置的相同。在第七示例中，仅观察到周期抖动。
[0081]
尽管已经基于实施例和示例在上面具体描述了本公开的公开内容，但是不言而喻，本公开不限于上述实施例和示例，并且可以进行各种修改。