半导体装置及其形成方法与流程

1.本技术涉及半导体装置。


背景技术：

2.半导体装置，例如动态随机存取存储器(以下称为“dram”)的工艺尺寸和芯片尺寸不断减小，以增加存储容量并降低装置成本。互补金属氧化物半导体(下文称为“cmos”)电路通常用于半导体装置中。cmos电路包括p沟道金属氧化物半导体场效应晶体管(mosfet)和n沟道mosfet。p沟道mosfet设置在n阱上，而n沟道mosfet设置在p阱上。为了减小半导体装置的芯片尺寸，需要减小p阱和n阱之间的间距，即pn隔离宽度。
3.通常，p沟道mosfet的栅电极和n沟道mosfet的栅电极在不同的工艺步骤中形成以提高mosfet的性能。栅电极包含层压膜，所述层压膜包括多个导电膜和多个绝缘膜，所述层压膜的厚度相对于栅电极的宽度是厚的。因此，在形成某些mosfet的栅电极时，当形成栅电极的多个导电膜和多个绝缘膜时，这些膜不可避免地沉积在先前形成的其它mosfet的栅电极的侧面上。因此，随后形成的栅电极不能设置在距离先前形成的栅电极小于导电膜和绝缘膜的总厚度的距离内。因此，难以再减小p阱与n阱之间的距离。


技术实现要素：

4.本技术的方面涉及一种半导体装置，包含：半导体衬底；以及所述半导体衬底上的多层布线结构，所述多层布线结构包括第一绝缘层、所述第一绝缘层上的第一导电层、所述第一绝缘层上的第二导电层、所述第一和第二导电层上的第三导电层、所述第三导电层上的第四导电层和所述第四导电层上的第二绝缘层，其中所述多层布线结构包括：第一栅电极，其包含分别在所述第一和第二绝缘层中的第一和第二绝缘膜，以及分别在所述第一、第三和第四导电层中的第一、第三和第四导电膜；以及第二栅电极，其包含分别在所述第一和第二绝缘层中的第一和第二绝缘膜，以及分别在所述第二、第三和第四导电层中的第二、第三和第四导电膜。
5.本技术的另一方面涉及一种制造半导体装置的方法，包含：形成其间具有距离的第一导电类型的第一阱和第二导电类型的第二阱；依次形成第一绝缘膜、第一导电膜和第一覆盖绝缘膜，以覆盖所述第一和第二阱中的每一个；蚀刻所述第一覆盖绝缘膜和所述第一导电膜以在所述第一阱上留下所述第一覆盖绝缘膜和所述第一导电膜的第一部分并在所述第二阱上暴露所述第一绝缘膜；依次形成第二导电膜和第二覆盖绝缘膜，以覆盖所述第二阱上的所述第一绝缘膜和所述第一阱上的所述第一部分；以及蚀刻所述第二导电膜和所述第二覆盖绝缘膜，以在所述第二阱上留下所述第二导电膜和所述第二覆盖绝缘膜的第二部分，并在所述第一阱上暴露所述第一部分。
6.本技术的又一方面涉及一种制造半导体装置的方法，所述半导体装置包括其间具有距离的第一导电类型的第一阱和第二导电类型的第二阱，所述方法包含：在所述第一阱上形成包括第一绝缘膜、第一导电膜、第三导电膜和第四导电膜的第一栅电极；以及在所述
第二阱上形成包括第一绝缘膜、第二导电膜、第三导电膜和第四导电膜的第二栅电极，其中包括在所述第一栅电极中的所述第一导电膜和包括在所述第二栅电极中的所述第二导电膜在不同的工艺步骤中形成，以及其中包括在所述第一栅电极中的所述第三导电膜和包括在所述第二栅电极中的所述第三导电膜在相同工艺步骤中形成。
附图说明
7.图1是示出根据本公开的实施例的半导体装置的布局的示意性结构的实例的平面图；
8.图2是示出根据本公开的实施例的半导体装置的示意性结构的图，其是沿图1中的线a
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a的部分的示意性结构的垂直截面图。图2也是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为图9之后的示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图；
9.图3a是示出根据本公开的实施例的半导体装置的示意性结构及其制造方法的图，其是沿图1中的线b
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b的部分的示意性结构的垂直截面图；
10.图3b是示出根据本公开的实施例的半导体装置的示意性结构及其制造方法的图，其是沿图1中的线c
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c的部分的示意性结构的垂直截面图；
11.图3c是示出根据本公开的实施例的半导体装置的示意性结构及其制造方法的图，其是沿图1中的线d
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d的部分的示意性结构的垂直截面图；
12.图4是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图。图4是示出沿图1中的线a
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a的部分的示意性结构的图；
13.图5是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为图4之后的示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图。图5是示出沿图1中的线a
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a的部分的示意性结构的图；
14.图6是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为图5之后的示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图。图6是示出沿图1中的线a
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a的部分的示意性结构的图；
15.图7是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为图6之后的示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图。图7是示出沿图1中的线a
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a的部分的示意性结构的图；
16.图8是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为图7之后的示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图。图8是示出沿图1中的线a
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a的部分的示意性结构的图；以及
17.图9是示意性地示出根据本公开实施例的半导体装置的制造方法的图，其为示范性工艺步骤中的pn边界部分的示意性结构的垂直横截面图且继续到图8。图9是示出沿图1中的线a
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a的部分的示意性结构的图。
具体实施方式
18.下面将参照附图详细解释本发明的各种实施例。以下详细描述参考附图，附图以
说明的方式示出了其中可以实践本发明的具体方面和实施例。充分详细地描述这些实施例以使本领域技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明的范围的情况下作出结构、逻辑和电改变。本文揭示的各种实施例不必互斥，因为一些所揭示的实施例可与一或多个其它所揭示的实施例组合以形成新的实施例。
19.将参照图1至图9描述本公开的实施例。以下描述使用dram作为半导体装置的说明性实例。图1是示出形成在半导体衬底1上的隔离区2和多个有源区3的布局的示意性结构的平面图。有源区3形成为在平面图中为矩形的岛的形状。有源区3被隔离区2包围。有源区3包括有源区3a和有源区3b。相邻有源区3分开预定距离e。在图1中，栅电极设置在两个相邻的有源区3a和3b上。图1示出了构成栅电极顶层的第二绝缘层24。图1中的布局示意性地示出了设置在半导体装置100中的cmos电路的隔离区2和有源区3。cmos电路可以包括例如用于读取和写入dram的存储单元数据的数据电路和用于控制数据电路的控制电路。
20.图2、3a、3b和3c是示出根据实施例的半导体装置100的示意性结构的示图。图2是沿图1中的线a
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a的部分的垂直截面图。图3a是沿图1中的线b
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b的部分的垂直截面图。图3b是沿图1中的线c
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c的部分的垂直截面图。图3c是沿图1中的线d
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d的部分的垂直截面图。如图2所示，有源区3由半导体衬底1上的隔离区2限定。
21.半导体衬底1可以是包括例如单晶硅的硅晶片。隔离区2可以包括例如浅沟槽隔离结构。通过在半导体衬底1中蚀刻沟槽并沉积诸如二氧化硅(sio2)膜和氮化硅(sin)膜之类的绝缘膜以填充沟槽来形成隔离区2。隔离区2用于将形成在半导体衬底1上的元件彼此电隔离。
22.如图2、3a、3b和3c所示，在半导体衬底1中形成第一阱1a和与第一阱1a相邻设置的第二阱1b。第一阱1a和第二阱1b彼此相邻，其间具有预定距离。第一阱1a是掺杂有例如硼(b)等杂质的p型半导体阱。第二阱1b是掺杂有例如磷(p)等杂质的n型半导体阱。在本说明书中，第一阱1a和第二阱1b中的一个可以被称为第一导电类型的阱，而另一个可以被称为第二导电类型的阱。
23.隔离区2设置在第一阱1a的有源区3a和第二阱1b的有源区3b之间。也就是说，第一阱1a的有源区3a和第二阱1b的有源区3b由隔离区2分开。有源区3a和有源区3b之间的距离用e表示。因此，分离有源区3a和有源区3b的隔离区2的宽度为e。隔离区2的宽度，即距离e，用作pn隔离宽度，用于电隔离第一阱1a的有源区3a和第二阱1b的有源区3b。第一阱1a和第二阱1b在隔离区2下连接在一起。隔离区2构成pn边界部分。
24.如图2、3a、3b和3c所示，半导体装置100包括在半导体衬底1上的多层布线结构。多层布线结构包括第一绝缘层4，第一绝缘层4上的第一导电层10，第一绝缘层4上的第二导电层11，第一和第二导电层10、11上的第三导电层12，第三导电层12上的第四导电层13，以及第四导电层13上的第二绝缘层24。
25.多层布线结构包括第一栅电极6、第二栅电极7和第三栅电极8。第一栅电极6包括分别在第一和第二绝缘层4、24中的第一和第二绝缘膜4a、24a。此外，第一栅电极6包括分别在第一、第三和第四导电层10、12、13中的第一、第三和第四导电膜10a、12a、13a。第二栅电极7包括分别在第一和第二绝缘层4、24中的第一和第二绝缘膜4a、24a。此外，第二栅电极7包括分别在第二、第三和第四导电层11、12、13中的第二、第三和第四导电膜11a、12a、13a。第三栅电极8包括在第二绝缘层24中的第二绝缘膜24a，以及分别在第三和第四导电层12、
13中的第三和第四导电膜12a、13a。
26.第一栅电极6形成在第一阱1a的有源区3a上。第一栅电极6用作n沟道mosfet的栅电极。第二栅电极7形成在第二阱1b的有源区3b上。第二栅电极7用作p沟道mosfet的栅电极。图2示出了上述mosfet的沟道宽度方向上的垂直截面结构。在图2所示的结构中，第一栅电极6和第二栅电极7由第三栅电极8连接。
27.如图3b所示，在第一栅电极6中，第一绝缘膜4a、第一导电膜10a、第三导电膜12a、第四导电膜13a和第二绝缘膜24a依次层叠在半导体衬底1上。如图3a所示，在第二栅电极7中，第一绝缘膜4a、第二导电膜11a、第三导电膜12a、第四导电膜13a和第二绝缘膜24a依次层叠在半导体衬底1上。如图3c所示，在第三栅电极8中、第三导电膜12a、第四导电膜13a和第二绝缘膜24a依次层叠在设置于半导体衬底1中的隔离区2上。
28.包括第一绝缘膜4a的第一绝缘层4包括具有高相对介电常数的高k材料。高k膜包括例如含有过渡金属等的氧化材料。高k膜包括含有例如钇(y)、钛(ti)、锆(zr)、铪(hf)、铌(nb)和钽(ta)中的任一种的氧化材料。第一绝缘层4还可以包括其它元素，例如硅和氮。第一绝缘膜4a用作mosfet的栅极绝缘膜。
29.包括在第一栅电极6中的第一导电膜10a和包括在第二栅电极7中的第二导电膜11a具有不同的功函数。第一导电膜10a和第二导电膜11a包括例如不同的材料。第一导电膜10a和第二导电膜11a包括例如具有不同元素构成比的材料。
30.在实施例中，包括在第一栅电极6中的第一导电膜10a可以包括例如氮化钛。包括在第二栅电极7中的第二导电膜11a可以包括例如氮化钛。在实施例中，在第一导电膜10a和第二导电膜11a中，氮和钛的构成比不同。因此，第一导电膜10a和第二导电膜11a具有不同的功函数。
31.第一导电膜10a的功函数被设置为适合于n沟道mosfet。第二导电膜11a的功函数被设置为适合于p沟道mosfet。例如，当mosfet的阈值电压被设置为0.1至0.2v时，n型mosfet的第一导电膜10a的功函数可以被设置为4.3ev或更小。然后，p型mosfet的第二导电膜11a的功函数可以设置为例如4.8ev或更高。
32.第一导电膜10a和第二导电膜11a在不同的工艺步骤中形成。这能够独立地控制第一导电膜10a和第二导电膜11a的形成，使得这些导电膜可以具有任何功函数。因此，可以独立地优化设置在第一阱1a中的n沟道mosfet和设置在第二阱1b中的p沟道mosfet的特性。结果，可以改善包括在cmos电路中的n沟道mosfet和p沟道mosfet的性能。
33.第一栅电极6和第二栅电极7共同包括第一绝缘膜4a。包括在第一栅电极6中的第一绝缘膜4a和包括在第二栅电极7中的第一绝缘膜4a包括相同的材料并且在相同的工艺步骤中形成。
34.第一栅电极6、第二栅电极7和第三栅电极8共同包括第三导电膜12a，第四导电膜13a和第二绝缘膜24a。包括在第一栅电极6中的第三导电膜12a，包括在第二栅电极7中的第三导电膜12a和包括在第三栅电极8中的第三导电膜12a包括相同的材料并且在相同的工艺步骤中形成。包括在第一栅电极6中的第四导电膜13a，包括在第二栅电极7中的第四导电膜13a和包括在第三栅电极8中的第四导电膜13a包括相同的材料并且在相同的工艺步骤中形成。包括在第一栅电极6中的第二绝缘膜24a，包括在第二栅电极7中的第二绝缘膜24a和包括在第三栅电极8中的第二绝缘膜24a包括相同的材料并且在相同的工艺步骤中形成。
35.第一栅电极6和第二栅电极7分开第二导电层11的厚度和下面描述的第二覆盖绝缘层20的厚度的总和的距离，或者更大。第一栅电极6和第二栅电极7可以设置得更近，这些栅电极之间的最小距离是第二导电层11的厚度和下面描述的第二覆盖绝缘层20的厚度的总和。
36.现在将参照图1至图9描述半导体装置100的制造方法。
37.如图4所示，在半导体衬底1上形成第一绝缘层4，第一导电层10和第一覆盖绝缘层15，在半导体衬底上已经提供了第一阱1a和与第一阱1a相邻设置的第二阱1b。例如，单晶硅衬底可以用作半导体衬底1。第一阱1a掺杂有p型杂质，例如硼(b)。第二阱1b掺杂有n型杂质，例如磷(p)。第一阱1a和第二阱1b通过用杂质掺杂这些阱1a和1b然后热处理它们而形成。
38.在半导体衬底1中还提供了隔离区2以及由隔离区2限定的有源区3a和3b。隔离区2包括浅沟槽隔离结构，其中沉积绝缘膜，例如二氧化硅膜，以便填充在半导体衬底1中蚀刻的沟槽。隔离区2具有宽度e。设置在第一阱1a中的有源区3a和设置在第二阱1b中的有源区3b由隔离区2隔开距离e。
39.第一绝缘层4包括高k膜。高k膜可以包括例如含有过渡金属等的氧化材料。高k膜可包括含有例如钇(y)、钛(ti)、锆(zr)、铪(hf)、铌(nb)和钽(ta)中的任一种的氧化材料。第一绝缘层4还可以包括其它元素，例如硅和氮。通过使用诸如化学气相沉积(下文中称为“cvd”)和溅射之类的膜形成方法形成第一绝缘层4。
40.第一导电层10可以包含导电材料，例如包括金属或金属化合物。在本实施例中，第一导电层10可以包括例如氮化钛(tin)。可以通过使用诸如cvd和溅射之类的膜形成方法来形成第一导电层10。第一覆盖绝缘层15可以包括例如二氧化硅(sio2)膜。第一覆盖绝缘层15可以例如通过cvd形成。
41.在如上所述沉积层压膜之后，在半导体衬底1上形成光致抗蚀剂图案18。光致抗蚀剂图案18通过已知的光刻方法形成。光致抗蚀剂图案18通过图案化形成，以便具有对应于下述第一部分g的形状。
42.通过利用用作蚀刻掩模的光致抗蚀剂图案18执行各向异性干法蚀刻，依次去除第一覆盖绝缘层15和第一导电层10。然后，例如通过o2等离子体灰化去除光致抗蚀剂图案18。因此，如图5所示，其中第一导电膜10a和第一覆盖绝缘膜15a层叠在第一阱1a上的第一部分g保留，并且第一绝缘层4暴露在第二阱1b上。
43.如图6所示，在其上形成有第一部分g的半导体衬底1的顶表面上形成第二导电层11和第二覆盖绝缘层20。第二导电层11可以包括导电材料，例如包括金属或金属化合物。在本实施例中，第二导电层11可以包括例如氮化钛(tin)。可以通过使用诸如cvd和溅射之类的膜形成方法来形成第二导电层11。
44.第二导电层11和第一导电层10具有不同的功函数。第一导电层10和第二导电层11包括具有不同元素构成比的材料。在本实施例中，在第一导电层10和第二导电层11中，钛(ti)和氮(n)的构成比不同。氮化钛的功函数可以通过控制钛(ti)和氮(n)的构成比来控制。第一导电膜10a的构成比被设置为对于设置在第一阱1a中的n沟道mosfet的栅电极是最佳的。第二导电膜11a的构成比被设置为对于设置在第二阱1b中的p沟道mosfet的栅电极是最佳的。
45.第二覆盖绝缘层20可以包括例如二氧化硅(sio2)膜。第二覆盖绝缘层20可以例如通过cvd形成。
46.此时，第二导电层11和第二覆盖绝缘层20也层叠在第一部分g的侧面上以形成膜。包括第二导电层11和第二覆盖绝缘层20的堆叠结构的厚度为t。
47.在如上所述沉积层压膜之后，在半导体衬底1上形成光致抗蚀剂图案22。光致抗蚀剂图案22通过已知的光刻方法形成。通过图案化形成光致抗蚀剂图案22，以具有对应于下述第二部分h的形状。具有厚度t并包括第二导电层11和第二覆盖绝缘层20的堆叠结构位于第一部分g的侧面上。在一些实施例中，光致抗蚀剂图案22可设置在距第一部分g的侧面t或更远的距离处。在其它实施例中，光致抗蚀剂图案22可设置在距第一部分g的侧面小于t的距离处。
48.通过利用用作蚀刻掩模的光致抗蚀剂图案22执行各向异性干法蚀刻，依次去除第二覆盖绝缘层20和第二导电层11。然后，例如通过o2等离子体灰化去除光致抗蚀剂图案22。因此，如图7中所示，第一部分g保留在第一阱1a上，且形成第二部分h，其中第二导电膜11a和第二覆盖绝缘膜20a层叠在第二阱1b上。第二部分h具有从光致抗蚀剂图案22转印的图案。在没有形成第一部分g和第二部分h的部分中，暴露第一绝缘层4。第二部分h设置在距离第一部分g的侧面t或更远的距离处。第二部分h可以更靠近第一部分g的侧面设置，最小距离为t。
49.如图7所示，通过湿法蚀刻去除暴露的第一绝缘层4，其中包括第一覆盖绝缘膜15a的第一部分g和包括第二覆盖绝缘膜20a的第二部分h用作蚀刻掩模。如图8所示，然后通过用例如缓冲的氟化氢溶液蚀刻除去第一覆盖绝缘膜15a和第二覆盖绝缘膜20a。这导致其中第一绝缘膜4a和第一导电膜10a层叠的结构j和其中第一绝缘膜4a和第二导电膜11a层叠的结构k。
50.如图9所示，在其上形成有结构j和结构k的半导体衬底1上形成第三导电层12，第四导电层13和第二绝缘层24。第三导电层12可以包括例如多晶硅。第三导电层12可以掺杂有杂质，例如磷(p)或硼(b)。第三导电层12可以例如通过cvd形成。第四导电层13可以包括例如金属。在本实施例中，第四导电层13可以包括例如钨(w)。第四导电层13可以例如通过cvd形成。第二绝缘层24可以包括例如二氧化硅(sio2)膜。第二绝缘层24可以例如通过cvd形成。
51.在如上所述沉积层压膜之后，在半导体衬底1上形成光致抗蚀剂图案26。光致抗蚀剂图案26通过已知的光刻方法形成。通过图案化形成光致抗蚀剂图案26，以便具有对应于第一栅电极6、第二栅电极7和连接第一和第二电极的第三栅电极8的形状，这将在下面描述。
52.如图2所示，第二绝缘层24，第四导电层13和第三导电层12通过各向异性干法蚀刻利用用作蚀刻掩模的光致抗蚀剂图案26来图案化。然后，例如通过o2等离子体灰化去除光致抗蚀剂图案26。前述工艺步骤导致如图2、3a、3b和3c所示的第一栅电极6、第二栅电极7和第三栅电极8。最后，通过前述工艺步骤提供半导体装置100。
53.上述实施例具有以下有益效果。
54.第一部分g和第二部分h之间的距离是确定隔离区2的宽度e，即pn隔离宽度e的因素之一。第一部分g和第二部分h之间距离的减小导致pn隔离宽度e的减小。依次，pn隔离宽
度e的减小又会导致半导体装置100的芯片面积的减小。在根据实施例的半导体装置100及其制造方法中，包括第一导电膜10a的第一部分g和包括第二导电膜11a的第二部分h在不同的工艺步骤中形成，并且第三导电膜12a，第四导电膜13a和第二绝缘膜24a在相同的工艺步骤中形成。当第二部分h邻近第一部分g形成时，形成第二导电层11和第二覆盖绝缘层20。因此，第二部分h可以更靠近第一部分g的侧面设置，最小距离是包括第二导电层11和第二覆盖绝缘层20的堆叠结构的厚度t。在根据实施例的半导体装置100及其制造方法中，pn隔离宽度e可以减小到距离t，这能够减小半导体装置100的芯片面积。因此，可以提供低成本的半导体装置100及其制造方法。
55.设置在第一阱1a上的第一栅电极6中包括的第一导电膜10a的功函数与设置在第二阱1b上的第二栅电极7中包括的第二导电膜11a的功函数不同。第一导电膜10a的功函数被设置为适合于n沟道mosfet的栅电极的材料。第二导电膜11a的功函数被设置为适合于所述p沟道mosfet的栅电极的材料。这可以改善包括n沟道mosfet和p沟道mosfet的cmos电路的性能，从而提供给出更高性能的半导体装置100。
56.在设置在第一阱1a上的第一栅电极6和设置在第二阱1b上的第二栅电极7中，在相同的工艺步骤中形成第三导电膜12a，第四导电膜13a和第二绝缘膜24a。与在不同的工艺步骤中独立地形成它们的情况相比，这可以减少工艺步骤的数量。因此，可以提供低成本的半导体装置100及其制造方法。
57.如上所述，dram被描述为根据各种实施例的半导体装置100的实例，但是上述描述仅仅是一个实例，并不旨在限于dram。除了dram之外的存储装置，例如静态随机存取存储器(sram)，闪存，可擦除可编程只读存储器(eprom)，磁阻随机存取存储器(mram)和相变存储器也可以用作半导体装置100。此外，除了存储器之外的装置，包括逻辑ic，例如微处理器和专用集成电路(asic)，也可用作根据前述实施例的半导体装置100。
58.尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是本领域技术人员将理解，本发明超出具体公开的实施例扩展到其它替代实施例和/或本发明的用途及其明显的修改和等同物。此外，基于本公开，在本发明范围内的其它修改对于本领域技术人员将是显而易见的。还可以设想，可以进行实施例的具体特征和方面的各种组合或子组合，并且仍然落入本发明的范围内。应当理解，所公开的实施例的各种特征和方面可以彼此组合或替换，以形成所公开的发明的各种模式。因此，本文公开的本发明的至少一些的范围不应限于上述具体公开的实施例。