半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体结构(或者说集成电路、半导体芯片)的集成度越来越高，使得半导体结构中的构件或元件之间的尺寸和间隙越来越小。对于相邻的导电结构而言，当减少导电结构之间的距离时，相邻导电结构之间的寄生电容会越来越大，而增加的寄生电容会导致功率消耗的增加和电阻电容延迟(rc delay)的增大，进而影响半导体结构性能。
3.而在集成电路制造的后段工艺(back-end-of-line，beol)中，需要形成互连结构，将半导体结构中各自独立的元件电连接起来，实现元件相互之间的信号传输。现有工艺中，通常将互连结构形成在低介电常数材料的通孔内，从而使形成的互连结构之间的低介电常数材料降低互连结构之间的寄生电容。
4.然而，现有工艺形成的半导体结构的性能有待提高。


技术实现要素：

5.本发明实施例提供一种半导体结构及其形成方法，以提高半导体结构的性能。
6.本发明实施例提供一种半导体结构的形成方法，包括：
7.提供半导体基底，所述半导体基底内形成有有源器件，所述半导体基底的表面暴露所述有源器件的电连接结构；
8.在所述半导体基底上依次形成第一介质层和第二介质层，所述第二介质层的硬度大于所述第一介质层；
9.依次刻蚀所述第二介质层和所述第一介质层，在所述第二介质层中形成互连沟槽，在所述第一介质层中形成与所述互连沟槽连通的互连通孔，所述互连通孔暴露至少部分所述有源器件的电连接结构；
10.在所述互连通孔和所述互连沟槽内形成互连结构。
11.本发明实施例还提供一种半导体结构，包括：
12.半导体基底，所述半导体基底内设置有有源器件，所述半导体基底的表面暴露所述有源器件的电连接结构；
13.位于所述半导体基底上的第一介质层，所述第一介质层中设置有互连通孔，所述互连通孔暴露至少部分所述有源器件的电连接结构；
14.位于所述第一介质层上的第二介质层，所述第二介质层的硬度大于所述第一介质层，所述第二介质层中设置有互连沟槽，所述互连沟槽与所述互连通孔连通；
15.位于所述互连通孔和所述互连沟槽内的互连结构。
16.本发明实施例还提供另一种半导体结构，包括：
17.半导体基底，所述半导体基底内设置有有源器件，所述半导体基底的表面暴露所
述有源器件的电连接结构；
18.位于所述半导体基底上的第一介质层，所述第一介质层中设置有互连通孔，所述互连通孔暴露至少部分所述有源器件的电连接结构；
19.位于所述第一介质层上的第三介质层，所述第三介质层中设置有互连结构，所述互连结构延伸至所述互连通孔，并与所述电连接结构相连。
20.与现有技术相比，本发明的技术方案具有以下优点：
21.本发明实施例中提供了一种半导体结构的形成方法，该方法包括：提供半导体基底，所述半导体基底内形成有有源器件，所述半导体基底的表面暴露所述有源器件的电连接结构；在所述半导体基底上依次形成第一介质层和第二介质层，所述第二介质层的硬度大于所述第一介质层；在所述第二介质层中形成互连沟槽，在所述第一介质层中形成与所述互连沟槽连通的互连通孔，所述互连通孔暴露至少部分所述有源器件的电连接结构；在所述互连通孔和所述互连沟槽内形成互连结构。可以看出，本发明实施例中，用于开设互连沟槽的第二介质层硬度较大，从而避免互连沟槽之间的层间介质层容易产生塌陷的问题，进而避免互连沟槽内形成的互连结构出现变形，提高了器件的性能。
附图说明
22.图1至图14是本发明实施例一种半导体结构的形成方法中各步骤对应的结构示意图；
23.图15至图20是本发明实施例中刻蚀第二介质层和第一介质层中各步骤对应的结构示意图；
24.图21是本发明实施例一种半导体结构对应的结构示意图；
25.图22是本发明实施例另一种半导体结构对应的结构示意图。
具体实施方式
26.由背景技术可知，现有工艺中形成的半导体结构的性能有待提高，现结合一种半导体结构的形成方法分析性能有待提高的原因。
27.在现有的技术工艺中，随着集成芯片元件的尺寸继续按比例缩小，后段工艺(beol)中半导体结构中各自独立的元件之间的间隔不断地减小。随着半导体结构中各自独立的元件之间的距离减小，半导体结构中各自独立的元件之间的产生的寄生电容增大，这导致集成芯片的更高的功耗和更大的电阻电容延迟(rc delay)。为了改进性能并减小beol中半导体结构中各自独立的元件之间的寄生电容，集成芯片制造商使用包括具有低介电常数(k)的材料的层间介电层(imd)。
28.例如，在最近的技术工艺中，层间介电层(imd)通常会使用介电常数(k)为低介电常数或超低介电常数的介电材料，然而，其中，采用低介电常数材料，特别是超低介电常数材料形成的层间介质层，例如多孔材料，硬度较低，使得刻蚀形成互连沟槽的工艺中，位于互连沟槽之间的层间介质层容易产生塌陷，从而使得后续在互连沟槽内形成的互连结构出现变形，进而造成器件的性能降低。
29.本发明实施例涉及形成一种半导体结构的形成方法，该方法包括：提供半导体基底，所述半导体基底内形成有有源器件，所述半导体基底的表面暴露所述有源器件的电连
接结构；在所述半导体基底上依次形成第一介质层和第二介质层，所述第二介质层的硬度大于所述第一介质层；在所述第二介质层中形成互连沟槽，在所述第一介质层中形成与所述互连沟槽连通的互连通孔，所述互连通孔暴露至少部分所述有源器件的电连接结构；在所述互连通孔和所述互连沟槽内形成互连结构。可以看出，本发明实施例中，用于开设互连沟槽的第二介质层硬度较大，从而避免互连沟槽之间的层间介质层容易产生塌陷的问题，进而避免互连沟槽内形成的互连结构出现变形，提高了器件的性能。
30.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
31.图1至图14是本发明实施例中提供的一种半导体结构的形成方法中各步骤对应的结构示意图。
32.参见图1，提供半导体基底100，所述半导体基底100内形成有有源器件101，所述半导体基底100的表面暴露所述有源器件101的电连接结构102。
33.所述半导体基底100用于为后续形成互连结构提供工艺基础。
34.具体的，所述半导体基底100可以为硅基底、锗基底、锗硅基底等本领域所熟知的半导体基底，所述半导体基底100内可以形成有源器件101，所述有源器件101是用于实现特定功能的电子元件。可选的，所述有源器件101可以为电子管、晶体管、集成电路等半导体结构，本领域技术人员可以根据实际需要进行设置。
35.参见图2，在所述半导体基底100上依次形成第一介质层110和第二介质层120，所述第二介质层120的硬度大于所述第一介质层110。
36.可选的，所述第一介质层110和所述第二介质层120用于为后续形成互连结构提供工艺基础，为使所述第二介质层120为后续形成互连结构161起到支撑作用，所述第二介质层120的硬度大于第一介质层110的硬度。
37.所述第一介质层110的材料可以是低介电常数(k)材料或超低介电常数(k)材料，其中，超低介电常数材料可以为介电常数小于2.6的材料。具体的，所述第一介质层110材料可以为sioc，sioch，sic，sicn，sio2，sin，sion中的一种或多种。
38.在本发明实施例中，所述第一介质层110为超低介电常数(k)材料中的多孔材料，所述多孔材料可以通过沉积工艺形成，通过在形成工艺中进行适当的调整，可以形成致密度较低且具有孔隙的多孔材料。
39.所述第二介质层120的材料可以为sio2，sin中的一种或多种。
40.可选的，所述第二介质层120的材料的致密度大于所述第一介质层110的材料的致密度，对应的，所述第二介质层120的硬度大于所述第一介质层110的硬度。
41.所述第一介质层110和第二介质层120的厚度可以是5nm-150nm。可选的，所述第二介质层120可以通过沉积工艺形成。
42.需要说明的是，在本发明实施例中，在所述半导体基底100和所述第一介质层110之间还形成有第一刻蚀停止层111，所述第一介质层110和第二介质层120之间还形成有第二刻蚀停止层121，具体的，本步骤可以包括：在所述半导体基底100上形成第一刻蚀停止层111；在所述第一刻蚀介质层111上形成第一介质层110；在所述第一介质层110上形成第二刻蚀停止层121；在所述第二刻蚀停止层121上形成第二介质层120，其中，所述第一刻蚀停止层111不同于所述第二刻蚀停止层121。
43.可选的，所述第一刻蚀停止层111作为刻蚀形成互连通孔过程中的停止层，避免刻蚀工艺对所述半导体基底100造成损伤；所述第二刻蚀停止层121作为刻蚀形成互连沟槽过程中的停止层，避免刻蚀工艺对第一介质层110造成损伤。基于后续刻蚀第一刻蚀停止层111时，互连沟槽中暴露有第二刻蚀停止层121，为避免对第二刻蚀停止层121造成损伤，本发明实施例中，所述第一刻蚀停止层111不同于所述第二刻蚀停止层121。
44.所述第一刻蚀停止层111和所述第二刻蚀停止层121的厚度可以为2nm-8nm。
45.所述第一刻蚀停止层111的材料可以为aln，al2o3，wc，sin，hfo2，la2o3，ta2o5中的一种或多种；所述第二刻蚀停止层121的材料可以为aln，al2o3，wc，sin，hfo2，la2o3，ta2o5中的一种或多种。
46.可选的，所述第一刻蚀停止层111和所述第二刻蚀停止层121可以通过沉积工艺形成。
47.参见图3至图8，依次刻蚀所述第二介质层120和所述第一介质层110，在所述第二介质层120中形成互连沟槽122，在所述第一介质层110中形成与所述互连沟槽120连通的互连通孔112，所述互连通孔暴露至少部分所述有源器件的电连接结构102。
48.所述互连通孔112与所述互连沟槽122相连通用于为后续互连结构提供工艺空间，以形成与电连接结构相连的互连结构。
49.具体的，为了刻蚀得到相应的互连沟槽和互连通孔，在刻蚀得到互连沟槽的步骤可以通过一步刻蚀形成，具体可以包括以下流程：
50.参见图3至图4，在所述第二介质层上形成图形化的硬掩膜层131，所述硬掩膜层暴露用于形成互连沟槽部分的第二介质层。
51.其中，所述硬掩膜层131用于进行第二介质层的图形化，所述形成互连沟槽部分的第二介质层为预设的用于形成互连沟槽区域的第二介质层。
52.需要说明的是，预设的用于形成互连沟槽区域完全覆盖预设的用于形成互连通孔区域，以使后续形成的互连沟槽与互连通孔相连通，可选的，所述预设的用于形成互连沟槽区域大于预设的用于形成互连通孔区域，且预设的用于形成互连通孔区域位于预设的用于形成互连沟槽区域内。
53.进一步的，预设的用于形成互连通孔的区域覆盖至少部分所述有源器件的电连接结构所在的区域，以使后续形成的互连通孔暴露至少部分所述有源器件的电连接结构。
54.在本步骤中，参考图3，可以首先形成硬掩膜材料层130。
55.所述硬掩膜材料层130可以具体为介质硬掩膜材料层或金属硬掩膜材料层，所述介质硬掩膜材料层的材料可为氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者几种的组合，所述金属硬掩膜材料层的材料可为氮化钛、氮化铜或者氮化铝。
56.具体的，可以采用化学气相沉积工艺形成硬掩膜材料层130。
57.接着，参考图4，图形化所述硬掩膜材料层，以暴露用于形成互连沟槽部分的第二介质层，并以剩余的硬掩膜材料层作为硬掩膜层131。
58.所述硬掩膜层用于定义第二介质层的预设的用于形成互连沟槽的区域，从而在后续步骤中，可以以硬掩膜层为基础，形成互连沟槽。
59.具体的，可以采用干法刻蚀、湿法刻蚀或两种方式的结合，对硬掩膜材料层进行刻蚀以形成图形化的硬掩膜层。其中，针对不同的层材料，可以采用不同的刻蚀参数或刻蚀溶
液实现对应的工艺，在此不再赘述。
60.具体在本实施例中，可以采用湿法刻蚀工艺刻蚀所述硬掩模材料层。具体的，所述湿法刻蚀工艺中，刻蚀液为dhf溶液或ekc溶液。其中，dhf溶液为氢氟酸溶液，具体的，本发明实施例中可以采用稀氢氟酸溶液，如体积比小于或等于20％，例如10％、5％或2％等；ekc溶液是一种主要成分为羟胺(hda)、2-(2-氨基乙氧基)乙醇(dga)、和邻苯二酚(catechol)的刻蚀溶液。
61.参见图5，在暴露出的所述第二介质层120形成初始开口w1，所述初始开口w1暴露用于形成互连通孔部分的第二刻蚀停止层121。
62.其中，所述初始开口w1用于定义第二刻蚀停止层的预设的用于形成互连通孔的区域，从而在后续步骤中，可以以第二刻蚀停止层为基础，形成互连通孔。
63.在本步骤中，可以采用图形化的光刻胶层为掩膜，进行第二介质层的刻蚀(图中未示出)。其中，图形化的光刻胶掩膜暴露的第二介质层为用于形成互连通孔区域的第二介质层。
64.在本发明实施例中，可以采用干法刻蚀、湿法刻蚀或两种方式的结合，刻蚀得到初始开口w1。
65.参见图6，刻蚀去除所述初始开口w1底部的第二刻蚀停止层。
66.具体的，可以采用对第二刻蚀停止层的选择刻蚀比较高的刻蚀工艺，直接对初始开口w1底部露出的第二刻蚀停止层进行刻蚀，得到暴露部分所述第一介质层，也可以以形成初始开口w1中的图形化的光刻胶层为掩膜，对初始开口w1底部露出的第二刻蚀停止层进行刻蚀，从而得到暴露部分所述第一介质层。
67.需要说明的是，基于所述初始开口w1定义了第二刻蚀停止层的预设的用于形成互连通孔的区域，本步骤中的刻蚀步骤，对应初始开口w1定义的区域，暴露的所述第一介质层部分同样为用于形成互连通孔的区域。
68.参见图7，以所述硬掩膜层131为掩膜，刻蚀所述第二介质层，在所述第二介质层120中形成互连沟槽122。
69.其中，在刻蚀去除所述初始开口底部的第二刻蚀停止层之后，可以进行所述第二介质层的刻蚀步骤，以在所述第二介质层120中形成互连沟槽122。
70.进一步的，在本步骤中，还刻蚀去除所述初始开口底部的第一介质层110，在所述第一介质层110中形成互连通孔112，从而在本步骤的刻蚀工艺中同时形成互连沟槽122和互连通孔112。
71.需要说明的是，在本实施例中，可以进一步设置第一介质层和第二介质层为同样的材料，硬度的不同可以通过设置材料不同的致密度实现，从而使得本步骤中的刻蚀工艺易于进行。
72.参见图8，刻蚀去除所述互连通孔112底部的第一刻蚀停止层，暴露所述有源器件101的至少部分电连接结构102。
73.基于前述所述互连通孔112的位置与所述有源器件101的电连接结构102相对，因此，在刻蚀去除掉所述互连通孔112底部暴露的第一刻蚀停止层111后，可以暴露所述有源器件101的电连接结构102。
74.参见图9至图11，在所述互连通孔和所述互连沟槽内形成互连结构。
75.基于前述刻蚀所述第二介质层和所述第一介质层形成互连通孔和所述互连沟槽后，在互连通孔和所述互连沟槽相连通的结构中形成互连结构。
76.在发明实施例中，为了形成互连结构，本步骤可以包括以下流程：
77.参见图9，依次形成保形覆盖所述硬掩膜层131、所述互连通孔112和所述互连沟槽122的阻挡材料层140和种子材料层150。
78.可选的，所述阻挡材料层140保形覆盖在所述硬掩膜层131、所述互连通孔112和所述互连沟槽122上，且所述阻挡材料层140与所述第二介质层120的选择刻蚀比较大，例如，所述选择刻蚀比可以大于或等于10:1，以便在后续去除第二介质层的时候不会对阻挡材料层140造成影响。
79.在本发明实施例中的一种可选实现中，可以通过沉积工艺，实现保形覆盖所述硬掩膜层131、所述互连通孔112和所述互连沟槽122表面的阻挡材料层140的形成，保护所述第二介质层120，进而后续形成种子层的过程，保护第二介质层不被种子层中的导电材料扩散。
80.具体的，所述阻挡材料层140的材料为aln、tin、ruo2、tio2、hfn、zfo2、al2o3、w、ru或金属合金材料。对应的，可以采用化学气相沉积(cvd)或原子层沉积(ald)工艺，形成所述阻挡材料层140。
81.其中，所述阻挡材料层140的材料与所述第二介质层120的材料不同。
82.所述阻挡材料层140的厚度不宜过大，也不宜过小。过大会使得半导体结构性能不稳定，过小则无法起到对应的保护作用。因此，在本实施例中，设置所述阻挡材料层140的厚度为10～200。
83.可选的，在所述阻挡材料层140上形成有保形覆盖的所述种子材料层150，所述种子材料层150可以用于在形成互连材料层的过程中，可以为互连材料层提供一个粘附性较好的生长表面。
84.具体的，所述种子材料层150的材料可以为cu，该材料可以通过大马士革的工艺形成于所述阻挡材料层140上。本发明其他实施例中，也可以通过电镀工艺等方式形成。
85.所述种子材料层150的厚度不宜太大也不宜太小，所述种子材料层150位于形成的互连结构和所述阻挡材料层140之间。所述种子材料层150的厚度不可过大，也不可过小，所述种子材料层150的厚度如果太小，阻挡材料层140中的氧原子可能会扩散至所述种子材料层150内，造成所述种子材料层150的部分厚度被氧化，则可能无法为互连材料层的形成提供良好的生长表面，从而会影响所述种子材料层150作用的发挥，所述种子材料层150的厚度如果太大，则可能会影响半导体结构的电学性能，也可能会造成材料浪费、增大工艺难度的问题。在本实施例中，所述种子材料层150的厚度可以为10～200。
86.参见图10，在所述种子材料层150上形成完全填充所述互连通孔和所述互连沟槽的互连材料层160。
87.可选的，在所述种子材料层上形成有所述互连材料层，其中，所述互连材料层完全填充所述互连通孔和所述互连沟槽，所述互连材料层的厚度不进行限定，具体以完全填充互连通孔和所述互连沟槽为准。
88.所述互连材料层160的材料可以为w、al、ag、cr、co、ni、pt、ti、ta、ru或者cu中的一种或多种，本发明对此不作具体的限定。具体地，本实施例中，所述互连材料层160可以为
铜。
89.所述互连材料层160可以采用电化学电镀工艺形成。
90.参见图11，研磨去除所述硬掩膜层和位于所述硬掩膜层上的阻挡材料层、种子材料层和互连材料层，以剩余在所述互连通孔和所述互连沟槽的互连材料层作为互连结构161。
91.可选的，研磨同时去除所述硬掩膜层和位于所述硬掩膜层上的阻挡材料层，以剩余的阻挡材料层为阻挡层141，研磨同时去除所述硬掩膜层和位于所述硬掩膜层上的种子材料层，以剩余的种子材料层为种子层151。
92.在本实施例中，本步骤在去除阻挡材料层、种子材料层和互连材料层的同时研磨去除所述硬掩膜层，从而不必设置其他工艺过程进行硬掩膜层的去除，简化了工艺。
93.所述阻挡层141基于所述阻挡材料层形成，所述阻挡层141的材料为所述阻挡材料层的材料，对应的，所述阻挡层141的材料也可以为aln、tin、ruo2、tio2、hfn、zfo2、al2o3、w、ru或金属合金材料。
94.所述种子层151基于所述阻挡材料层形成，所述种子层151的材料为所述种子材料层的材料，对应的，所述种子层的材料也可以为cu。
95.所述互连结构161基于所述互连材料层形成，所述互连结构161的材料为所述互连材料层的材料，对应的，所述互连结构161可以为w、al、ag、cr、co、ni、pt、ti、ta、ru或者cu中的一种或多种，本发明对此不作具体的限定。具体地，本实施例中，所述互连结构的材料可以为铜。
96.具体的，可以采用机械化学研磨工艺进行研磨，本发明在此不做具体的限定。
97.在本发明实施例其他可选的实现中，还可以包括，在所述互连结构161中形成有第三介质层，所述第三介质层的介电常数小于所述第二介质层。
98.本发明实施例还可以进一步将第二介质层替换为具有较低介电常数的第三介质层，结合上述实施例，继续参见图12至图14，为本发明实施例中在互连结构中形成第三介质层的各步骤对应的示意图。
99.参见图12，去除所述互连结构161之间的第二介质层。
100.通过去除第二介质层，用于为形成第三介质层提供工艺空间。
101.具体的，可以采用湿法刻蚀或干法刻蚀工艺，去除所述第二介质层。
102.参见图13至图14，在所述互连结构之间形成第三介质层，所述第三介质层的介电常数小于所述第二介质层。
103.其中，形成介电常数小于所述第二介质层的所述第三介质层，以降低互连结构之间的寄生电容。
104.具体的，参考图13，形成完全覆盖所述互连结构的第三介质材料层170。
105.所述第三介质材料层170可以是用于在互连结构中形成第三介质层的材料层。所述第三介质材料层可以用于对互连结构进行隔离，具体的，所述第三介质材料层170可以是沉积在所述互连结构上。
106.其中，所述第三介质材料层可以与所述第一介质材料层的材料相同，所述第三介质材料层的材料也可以为sioc，sioch，sic，sicn，sio2，sin，sion中的一种或多种，所述第三介质材料层与所述第一介质材料层的材料可以相同，从而可以简化工艺难度，减少工艺
消耗。
107.在本发明实施例中，所述第三介质材料层可以为超低介电常数材料中的多孔材料，并可以采用沉积工艺形成。
108.可选的，所述第三介质材料层170内还可以形成有孔洞结构172。所述第三介质材料层形成在所述互连结构之间和所述互连结构上方，当所述互连结构之间的距离较小时，寄生电容较大，增加功率消耗和电阻电容延迟(rc delay)；在本实施例中，基于所述第三介质材料层的材料本身采用可以是低介电常数(k)材料，所述第三介质材料层中形成孔洞结构172可以使其介电常数进一步降低，从而可以降低互连结构的寄生电容，减少功率消耗的增加和电阻电容延迟(rc delay)，进而提高半导体结构的性能。
109.其中，所述孔洞结构172可以在形成第三介质材料层时，通过设置对应的参数，使得第三介质材料层的材料致密度进一步降低，从而使第三介质材料层中出现孔洞。
110.需要说明的是，所述孔洞仅形成在互连结构之间，而不形成在互连结构上方或与互连结构齐平的位置，以避免后续形成的第三介质层表面形貌不良。
111.参见图14，研磨去除所述互连结构161上的第三介质材料层，以剩余的第三介质材料层为第三介质层171。
112.可选的，研磨去除互连结构上的第三介质材料层可采用化学机械研磨工艺实现，这里不再赘述。
113.本发明实施例涉及一种半导体结构的形成方法，该方法包括：提供半导体基底，所述半导体基底内形成有有源器件，所述半导体基底的表面暴露所述有源器件的电连接结构；在所述半导体基底上依次形成第一介质层和第二介质层，所述第二介质层的硬度大于所述第一介质层；在所述第二介质层中形成互连沟槽，在所述第一介质层中形成与所述互连沟槽连通的互连通孔，所述互连通孔暴露至少部分所述有源器件的电连接结构；在所述互连通孔和所述互连沟槽内形成互连结构。可以看出，本发明实施例中，用于开设互连沟槽的第二介质层硬度较大，从而避免互连沟槽之间的层间介质层容易产生塌陷，避免互连沟槽内形成的互连结构出现变形，提高了器件的性能。
114.进一步的，基于已经形成所述互连结构，去除第二介质层以后，在互连结构之间重新填充有具有低介电常数的第三介质层，所述第三介质层中还形成有孔洞结构，基于第三介质层的介电材质的介电常数较低，所述孔洞结构进一步降低互连结构之间的介电常数，则该第三介质层在保证互连结构不变形的情况下，降低器件中功率消耗和电阻电容延迟(rc delay)。
115.在上述实施例中，互连沟槽和互连通孔可以在同一刻蚀步骤中形成，在本发明的另一实施例中，互连沟槽和互连通孔还可以通过不同的刻蚀步骤形成。具体的，基于上述实施例的基础，依次刻蚀所述第二介质层和所述第一介质层的步骤还可以包括：
116.在可选实现中，参见图15至图16，在所述第二介质层上形成图形化的硬掩膜层，所述硬掩膜层暴露用于形成互连沟槽部分的第二介质层。
117.参见图15，可以先在所述第二介质层120上形成覆盖所述第二介质层的硬掩膜材料层130。
118.所述硬掩膜材料层130可以具体为介质硬掩膜材料层或金属硬掩膜材料层，所述介质硬掩膜材料层的材料可为氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或
者几种的组合，所述金属硬掩膜材料层的材料可为氮化钛、氮化铜或者氮化铝。
119.具体的，可以采用化学气相沉积工艺形成硬掩膜材料层130。
120.接着，参考图16，图形化所述硬掩膜材料层，形成暴露用于形成互连沟槽部分的第二介质层，并以剩余的硬掩膜材料层作为硬掩膜层131。
121.所述硬掩膜层131用于进行第二介质层的图形化，所述形成互连沟槽部分的第二介质层为预设的用于形成互连沟槽区域的第二介质层。
122.具体的，可以采用干法刻蚀、湿法刻蚀或两种方式的结合，对硬掩膜材料层进行刻蚀。其中，针对不同的层材料，可以采用不同的刻蚀参数或刻蚀溶液实现对应的工艺，在此不再赘述。
123.参见图17，以刻蚀后的所述硬掩膜层131为掩膜，刻蚀所述第二介质层120，在所述第二介质层中形成暴露所述第二刻蚀停止层的互连沟槽122。
124.在本发明实施例中，可以采用干法刻蚀、湿法刻蚀或两种方式的结合，刻蚀得到互连沟槽。
125.参见图18，刻蚀所述互连沟槽122底部的部分第二刻蚀停止层121，以暴露用于形成互连通孔部分的第一介质层。
126.刻蚀去除所述互连沟槽底部的部分第二刻蚀停止层，用于暴露形成互连通孔部分的第一介质层，定义第二刻蚀停止层的预设的用于形成互连通孔区域，从而在后续步骤中，可以以第二刻蚀停止层为基础，形成互连通孔。
127.参见图19，在刻蚀所述互连沟槽底部的部分第二刻蚀停止层之后，刻蚀所述第二刻蚀停止层暴露出的第一介质层110，在所述第一介质层中形成暴露所述第一刻蚀停止层的互连通孔112。
128.刻蚀后的第二刻蚀停止层可以暴露用于形成互连通孔部分的所述第一介质层，对所述暴露的第一介质层进行刻蚀，以在所述第一介质层110中形成暴露所述第一刻蚀停止层111的互连通孔112。
129.参见图20，刻蚀去除所述互连通孔112底部的第一刻蚀停止层111，暴露所述有源器件101的至少部分电连接结构102。
130.基于前述所述互连通孔112的位置与所述有源器件101的电连接结构102相对，因此，在刻蚀去除掉所述互连通孔112底部的第一刻蚀停止层111后，可以暴露所述有源器件101的电连接结构102。
131.本发明实施例中，互连沟槽和互连通孔通过不同的刻蚀步骤形成，工艺控制精度高，控制难度小。
132.参见图21，本发明实施例还进一步提供了一种半导体结构，所述半导体结构包括：
133.半导体基底200，所述半导体基底内设置有有源器件201，所述半导体基底的表面暴露所述有源器件201的电连接结构202；
134.位于所述半导体基底200上的第一介质层210，所述第一介质层210中设置有互连通孔212，所述互连通孔212暴露至少部分所述有源器件201的电连接结构202；
135.位于所述第一介质层210上的第二介质层220，所述第二介质层的硬度大于所述第一介质层，所述第二介质层中设置有互连沟槽222，所述互连沟槽222与所述互连通孔212连通；
136.位于所述互连通孔212和所述互连沟槽222内的互连结构261。
137.具体的，所述半导体基底200可以为硅基底、锗基底、锗硅基底等本领域所熟知的半导体基底，所述半导体基底200内可以设置有源器件201，所述有源器件201用于实现特定功能的电子元件。可选的，所述有源器件201可以为电子管、晶体管、集成电路等半导体结构，本领域技术人员可以根据实际需要进行设置。
138.所述第一介质层210的材料可以是低介电常数(k)材料或超低介电常数(k)材料，其中，超低介电常数材料可以为介电常数小于2.6的材料。具体的，所述第一介质层210材料可以为sioc，sioch，sic，sicn，sio2，sin，sion中的一种或多种。
139.在本发明实施例中，所述第一介质层210为超低介电常数材料中的多孔材料，所述多孔材料可以通过沉积工艺形成，通过在形成工艺中进行适当的调整，可以形成致密度较低且具有孔隙的多孔材料。
140.所述第二介质层220的材料可以为sio2，sin中的一种或多种。
141.可选的，所述第二介质层220的材料的致密度大于所述第一介质层210的材料的致密度，对应的，所述第二介质层220的硬度大于所述第一介质层210的硬度。
142.所述第一介质层210和第二介质层220的厚度可以是5nm-150nm。
143.可选的，所述半导体基底200和所述第一介质层210之间还设置有第一刻蚀停止层211，所述第一介质层210和第二介质层220之间还形成有第二刻蚀停止层221。
144.可选的，所述第一刻蚀停止层211作为刻蚀形成互连通孔过程中的停止层，避免刻蚀工艺对所述半导体基底200造成损伤，所述第二刻蚀停止层221作为刻蚀形成互连沟槽过程中的停止层，避免刻蚀工艺对第一介质层210造成损伤。基于刻蚀第一刻蚀停止层211时，互连沟槽中暴露有第二刻蚀停止层221，为避免对第二刻蚀停止层221造成损伤，本发明实施例中，所述第一刻蚀停止层211不同于所述第二刻蚀停止层221。
145.所述第一刻蚀停止层211和所述第二刻蚀停止层221的厚度可以为2nm-8nm。
146.所述第一刻蚀停止层211的材料可以为aln，al2o3，wc，sin，hfo2，la2o3，ta2o5中的一种或多种；所述第二刻蚀停止层221的材料可以为aln，al2o3，wc，sin，hfo2，la2o3，ta2o5中的一种或多种。
147.所述互连结构261的材料可以为w、al、ag、cr、co、ni、pt、ti、ta、ru或者cu中的一种或多种，本发明实施例对此不作具体的限定。具体地，本实施例中，所述互连结构的材料可以为铜。
148.在可选实现中，还包括：位于互连结构261下方，与互连通孔和互连沟槽之间的种子层251和阻挡层241。
149.具体的，所述阻挡层241的材料为aln、tin、ruo2、tio2、hfn、zfo2、al2o3、w、ru或金属合金材料。
150.所述阻挡层241的厚度不宜过大，也不宜过小。过大会使得半导体结构性能不稳定，过小则无法起到对应的保护作用。因此，在本实施例中，设置所述阻挡层241的厚度为10～200。
151.所述种子层251的厚度不宜太大也不宜太小，所述种子层251位于形成的互连结构和所述阻挡层241之间。所述种子层251的厚度不可过大，也不可过小，所述种子层251的厚度如果太小，阻挡层241中的氧原子可能会扩散至所述种子层251内，造成所述种子层251的
部分厚度被氧化，影响所述种子层251作用的发挥，所述种子层251的厚度如果太大，则可能会影响半导体结构的电学性能，也可能会造成材料浪费、增大工艺难度的问题。在本实施例中，所述种子层251的厚度可以为10～200。
152.本发明实施例提供的半导体结构，用于开设互连沟槽的第二介质层硬度较大，从而避免互连沟槽之间的层间介质层容易产生塌陷，避免互连沟槽内形成的互连结构出现变形，提高了器件的性能。
153.参见图22，本发明实施例还进一步提供了另一种半导体结构，所述半导体结构包括：
154.半导体基底300，所述半导体基底300内设置有有源器件301，所述半导体基底301的表面暴露所述有源器件301的电连接结构302；
155.位于所述半导体基底300上的第一介质层310，所述第一介质层310中设置有互连通孔312，所述互连通孔312暴露至少部分所述有源器件301的电连接结构302；
156.位于所述第一介质层310上的第三介质层371，所述第三介质层371中设置有互连结构361，所述互连结构361延伸至所述互连通孔312，并与电连接结构302相连。
157.具体的，所述半导体基底300和所述第一介质层310之间还设置有第一刻蚀停止层311，所述第一介质层310和第三介质层371之间还设置有第二刻蚀停止层321，其中，所述第一刻蚀停止层311不同于所述第二刻蚀停止层322。
158.其中，本发明实施例中与图21中相同的名称的描述部分参见前文，这里不再赘述。
159.下面就本发明实施例中与图21的区别之处进行描述，其中，所述第三介质层371的材料可以与所述第一介质层310的材料相同，所述第三介质层的材料也可以为sioc，sioch，sic，sicn，sio2，sin，sion中的一种或多种，所述第三介质层与所述第一介质层的材料可以相同，从而可以简化工艺难度，减少工艺消耗。
160.在本发明实施例中，所述第三介质层的材料可以为超低介电常数材料中的多孔材料。
161.可选的，所述第三介质层371内设置有孔洞结构372。所述第三介质材料层设置在所述互连结构之间和所述互连结构上方，当所述互连结构之间的距离较小时，寄生电容较大，增加功率消耗和电阻电容延迟(rc delay)；在本实施例中，基于所述第三介质材料层的材料本身采用可以是低介电常数(k)材料，所述第三介质材料层中设置孔洞结构372可以使其介电常数进一步降低，从而可以降低互连结构的寄生电容，减少功率消耗的增加和电阻电容延迟(rcdelay)，进而提高半导体结构的性能。
162.其中，所述孔洞可以在形成第三介质材料层时，通过设置对应的参数，使得第三介质层的材料的致密度进一步降低，从而使第三介质层中出现孔洞。
163.需要说明的是，所述孔洞仅设置在互连结构之间，而不设置在互连结构上方或与互连结构齐平的位置，以避免设置的第三介质层表面形貌不良。
164.进一步的，本发明实施例中公开了的半导体结构，在互连结构之间重新设置具有低介电常数的第三介质层，所述第三介质层中还设置有孔洞结构，基于第三介质层的材料的介电常数较低，所述孔洞结构进一步降低互连结构之间的介电常数，则该第三介质层能够在保证互连结构不变形的情况下，降低器件中的功耗和电阻电容延迟(rc delay)。
165.其中，所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用
其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参见前述实施例中的相应描述，在此不再赘述。
166.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。