半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.鳍式场效应晶体管晶体管架构是当今半导体行业的主力军。但是，随着器件的持续微缩，在沟道长度小到一定值时，鳍式场效应晶体管结构又无法提供足够的静电控制以及足够的驱动电流，因此，引入了纳米片(nanosheet)结构，即环绕栅极技术(gate-all-around，简称gaa)，与鳍式场效应晶体管相比，纳米片的这种gaa特性提供了出色的沟道控制能力。同时，沟道在三维中的极佳分布使得单位面积的有效驱动电流得以优化。
3.随着走向更小的轨道高度的旅程的继续，单元高度的进一步减小将要求标准单元内nmos和pmos器件之间的间距更小。但是，对于鳍式场效应晶体管和纳米片而言，工艺限制了这些nmos和pmos器件之间的间距。为了扩大这些器件的可微缩性，提出了一种创新的架构，称为叉型纳米片(forksheet)器件。叉型纳米片可以被认为是纳米片的自然延伸。与纳米片相比，叉型纳米片的沟道由叉形栅极结构控制，这是通过在栅极图案化之前在nmos和pmos器件之间引入“介电墙”来实现的。该墙将nmos栅沟槽与pmos栅沟槽物理隔离，从而大幅减少了nmos和pmos的间距，使得叉型纳米片具有更佳的面积和性能的可微缩性。
4.然而，叉型纳米片的性能还有待改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以改善半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的隔离结构；分别位于隔离结构两侧的第一纳米线和第二纳米线；位于第一纳米线和隔离结构之间的第一阻挡层，位于第二纳米线和隔离结构之间的第二阻挡层。
7.可选的，所述第一纳米线的数量为多个，多个第一纳米线相互分立，并构成第一纳米结构；所述第二纳米线的数量为多个，多个第二纳米线相互分立，并构成第二纳米结构。
8.可选的，所述第一纳米结构还包括：位于衬底和第一纳米线之间的第一底层纳米线；所述第二纳米结构还包括：位于衬底和第二纳米线之间的第二底层纳米线；所述第一底层纳米线和第二底层纳米线分别位于所述隔离结构两侧。
9.可选的，所述隔离结构包括第一隔离层和位于第一隔离层上的第二隔离层，所述第一隔离层位于所述第一底层纳米线和第二底层纳米线之间，所述第二隔离层位于所述第一纳米线和第二纳米线之间。
10.可选的，所述第一隔离层的材料包括介电材料，所介电材料包括氧化硅；所述第二隔离层的材料包括介电材料，所介电材料包括氧化硅。
11.可选的，所述第一阻挡层的材料包括介电材料，所述介电材料包括所述介电材料
包括氮化硅或碳氧化硅；所述第二阻挡层的材料包括介电材料，所述介电材料包括所述介电材料包括氮化硅或碳氧化硅。
12.可选的，还包括：环绕所述第一纳米线和第二纳米线的栅极结构，且所述栅极结构横跨所述隔离结构。
13.相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成初始堆叠结构，所述初始堆叠结构包括若干初始牺牲层和位于相邻两层初始牺牲层之间的初始纳米线；在衬底上形成介质层，所述介质层位于所述初始堆叠结构侧壁；去除部分初始堆叠结构，直至暴露出衬底表面，在初始堆叠结构内形成第一开口，并在第一开口两侧形成第一纳米线和第二纳米线；在第一开口暴露出的第一纳米线侧壁形成第一阻挡层；在第一开口暴露出的第二纳米线侧壁形成第二阻挡层；在第一开口内形成隔离结构。
14.可选的，所述第一纳米线位于相邻两层的第一牺牲层之间，所述第一纳米线的数量为多个，多个第一纳米线和多个第一牺牲层构成初始第一纳米结构；所述第二纳米线位于相邻两层的第二牺牲层之间，所述第二纳米线的数量为多个，多个第二纳米线和多个第二牺牲层构成初始第二纳米结构；所述初始第一纳米结构和初始第二纳米结构位于第一开口的两侧。
15.可选的，所述初始堆叠结构还包括位于衬底和初始牺牲层之间的初始底层纳米线；所述初始第一纳米结构还包括位于衬底和第一牺牲层之间的第一底层纳米线；所述初始第二纳米结构还包括位于衬底和第二牺牲层之间的第二底层纳米线。
16.可选的，所述初始堆叠结构的形成方法包括：在衬底上形成堆叠材料结构，所述堆叠材料结构包括底层纳米线材料层和位于底层纳米线材料层上的若干牺牲材料层，以及位于相邻牺牲材料层之间的纳米线材料层；在堆叠材料结构上形成硬掩膜层，所述硬掩膜层暴露出部分牺牲材料层；以所述硬掩膜层为掩膜，去除部分所述堆叠材料结构，直至暴露出衬底表面，在堆叠材料结构内形成第二开口，并形成所述初始堆叠结构。
17.可选的，所述第一开口的形成方法包括：在第二开口内形成初始填充层，所述填充层还位于所述硬掩膜层侧壁；形成初始填充层之后，去除所述硬掩膜层，在介质层内形成第三开口，所述第三开口暴露出所述初始堆叠结构顶部表面和所述初始填充层的部分侧壁表面；在第三开口内壁表面形成覆盖层，所述覆盖层在介质层内形成第四开口；去除第四开口底部的覆盖层和初始堆叠结构，直至暴露出衬底表面，在介质层内形成第一开口。
18.可选的，形成隔离结构之后，还包括：去除部分所述初始填充层，在第二开口内形成填充层，所述填充层分别位于所述第一底层纳米线侧壁表面和第二底层纳米线侧壁表面；形成填充层之后，去除所述覆盖层；去除覆盖层之后，去除所述第一牺牲层和第二牺牲层，形成第一纳米结构和第二纳米结构，在相邻第一纳米线之间以及第一纳米线和第一底层纳米线之间形成第一栅极开口，在相邻第二纳米线之间以及第二纳米线和第二底层纳米线之间形成第二栅极开口；在第一栅极开口内和第二栅极开口内形成栅极结构，所述栅极结构横跨所述隔离结构。
19.可选的，形成隔离结构之后，去除所述初始填充层之前，还包括：在隔离结构上和覆盖层上形成初始保护层；回刻蚀所述覆盖层和初始保护层，直至暴露出所述初始填充层表面，在隔离结构上、初始第一纳米结构上和初始第二纳米结构上形成保护层。
20.可选的，所述保护层的材料与所述初始填充层的材料不同。
21.可选的，所述覆盖层的材料与所述初始填充层的材料不同。
22.可选的，所述硬掩膜层的材料与所述初始填充层的材料不同。
23.可选的，所述初始填充层的材料包括介电材料，所介电材料包括氧化硅。
24.可选的，所述覆盖层的厚度范围为10nm～100nm。
25.可选的，形成所述覆盖层的工艺包括原子层沉积工艺。
26.可选的，所述隔离结构包括第一隔离层和位于第一隔离层上的第二隔离层；所述第一隔离层位于所述第一底层纳米线和第二底层纳米线之间，所述第二隔离层位于所述第一纳米线和第二纳米线之间。
27.可选的，所述第一阻挡层和第二阻挡层的形成方法包括：在第一开口内形成第一隔离层，所述第一隔离层暴露出所述第一纳米线侧壁和第二纳米线侧壁；去除部分所述第一纳米线和第二纳米线，在第一纳米线侧壁形成第一凹槽，在第二纳米线侧壁形成第二凹槽；在所述第一凹槽内形成第一阻挡层，在所述第二凹槽内形成第二阻挡层。
28.可选的，所述第一隔离层的材料与所述覆盖层的材料不同；所述第二隔离层的材料与所述覆盖层的材料不同。
29.可选的，所述第一隔离层的材料包括介电材料，所介电材料包括氧化硅；所述第二隔离层的材料包括介电材料，所介电材料包括氧化硅；所述覆盖层的材料包括介电材料，所介电材料包括氮化硅。
30.可选的，所述第二隔离层的形成方法包括：在第一隔离层上形成隔离材料层；回刻蚀所述隔离材料层，形成第二隔离层。
31.可选的，所述第一隔离层的形成方法包括：在第一开口内形成隔离材料层；回刻蚀所述隔离材料层，形成第一隔离层。
32.可选的，所述第一阻挡层的材料包括介电材料，所述介电材料包括所述介电材料包括氮化硅或碳氧化硅；所述第二阻挡层的材料包括介电材料，所述介电材料包括所述介电材料包括氮化硅或碳氧化硅。
33.与现有技术相比，本发明的技术方案具有以下有益效果：
34.本发明技术方案的半导体结构，所述第一纳米线和隔离结构之间具有第一阻挡层，所述第二纳米线和隔离结构之间具有第二阻挡层，使得所述第一纳米结构和第二纳米结构之间能够更好地电性隔离开来，使得后续第一纳米结构形成的器件与第二纳米结构形成的器件不易发生漏电的风险，从而提升了半导体结构的性能。
35.本发明技术方案的半导体结构的形成方法，通过在第一纳米线侧壁形成第一阻挡层，在第二纳米线侧壁形成第二阻挡层，再在第一开口内形成隔离结构。所述方法使得所述第一纳米结构和第二纳米结构之间能够更好地电性隔离开来，使得后续第一纳米结构形成的器件与第二纳米结构形成的器件不易发生漏电的风险，从而提升了半导体结构的性能。
36.进一步，在第二开口形成初始填充层之后，去除硬掩膜层，在介质层内形成暴露出所述初始堆叠结构顶部表面和所述初始填充层的部分侧壁表面的第三开口，再在第三开口内壁表面形成覆盖层，在介质层内形成第四开口，然后去除第四开口底部的覆盖层和初始堆叠结构，直至暴露出衬底表面，在介质层内形成第一开口。所形成的覆盖层的厚度均匀，这就使得所述第四开口的位置位于第三开口的中间位置，使得形成的第一开口的大小和位置能够通过所述覆盖层的厚度调节，从而使得后续在第一开口内形成的隔离结构的位置能
够自对准，同时使得第一纳米线的尺寸和第二纳米线的尺寸较为均匀，进而使得第一纳米结构形成的器件和第二纳米结构形成的器件性能差异性小，易于控制。
附图说明
37.图1是一实施例中半导体结构的剖面结构示意图；
38.图2至图12是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
39.如背景技术所述，现有的叉型纳米片的性能还有待改善。现结合具体的实施例进行分析说明。
40.图1是一实施例中半导体结构的剖面结构示意图。
41.请参考图1，包括：衬底100，所述衬底100包括第一区i、第二区ii以及位于第一区i和第二区ii之间的隔离区iii；位于第一区i和第二区ii上的鳍部结构，所述鳍部结构包括第一纳米线101以及位于第一纳米线101上的若干第二纳米线102；位于隔离区iii上的隔离结构104，所述隔离结构104分别与第一区i上和第二区ii上的鳍部结构相接触；位于第一区i和第二区ii上的隔离层103，所述隔离层103位于所述第一纳米线101侧壁；位于隔离层103上的栅极结构105，所述栅极结构105环绕所述第二纳米线102，且所述栅极结构105横跨所述第一区i、第二区ii和隔离区iii。
42.所述半导体结构中，所述第一区i形成的器件为pmos器件，所述第二区ii形成的器件为nmos器件，所述隔离结构104用于将所述第一区i上的器件和第二区ii上的器件结构进行电性隔离。
43.然而，所述半导体结构的尺寸较小，从而所述隔离结构104的尺寸也较小，所述第一区i上的鳍部结构和第二区ii上的鳍部结构分别位于隔离结构104两侧壁，这就使得位于隔离结构104两侧的器件有漏电的风险。
44.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在第一纳米线侧壁形成第一阻挡层，在第二纳米线侧壁形成第二阻挡层，使得所述第一纳米结构和第二纳米结构之间能够更好地电性隔离开来，使得后续第一纳米结构形成的器件与第二纳米结构形成的器件不易发生漏电的风险，从而提升了半导体结构的性能。
45.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
46.图2至图12是本发明实施例中半导体结构形成过程的剖面结构示意图。
47.请参考图2，提供衬底200。
48.所述衬底200的材料为单晶硅。
49.在其它实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
50.请参考图3，在衬底200上形成初始堆叠结构，所述初始堆叠结构包括若干初始牺牲层202和位于相邻两层初始牺牲层202之间的初始纳米线203。
51.在本实施例中，所述初始堆叠结构还包括位于衬底200和初始牺牲层202之间的初始底层纳米线201。
52.所述初始牺牲层202用于后续形成第一牺牲层和第二牺牲层；所述初始纳米线203用于后续形成第一纳米线和第二纳米线；所述初始底层纳米线201用于后续形成第一底层纳米线和第二底层纳米线。
53.所述初始牺牲层202的材料包括半导体材料，所述半导体材料包括硅或硅锗；所述初始纳米线203的材料包括半导体材料，所述半导体材料包括硅或硅锗；所述初始底层纳米线201的材料包括半导体材料，所述半导体材料包括硅或硅锗。
54.在本实施例中，所述初始牺牲层202的材料包括硅锗；所述初始纳米线203的材料包括硅；所述初始底层纳米线201的材料包括硅。
55.所述初始牺牲层202的材料与初始纳米线203的材料不同，所述初始牺牲层202的材料与初始底层纳米线201的材料不同，从而所述初始牺牲层202的材料与初始底层纳米线201的材料具有较大的刻蚀选择比，所述初始牺牲层202的材料与初始纳米线203的材料具有较大的刻蚀选择比，从而后续在去除第一牺牲层和第二牺牲层时，所述去除工艺能够对第一纳米线和第二纳米线的损伤较小，能够对第一底层纳米线和第二底层纳米线的损伤较小，从而能够形成性能较好的第一纳米结构和第二纳米结构。
56.所述初始堆叠结构的形成方法包括：在衬底200上形成堆叠材料结构(未图示)，所述堆叠材料结构包括底层纳米线材料层和位于底层纳米线材料层上的若干牺牲材料层，以及位于相邻牺牲材料层之间的纳米线材料层；在堆叠材料结构上形成硬掩膜层204，所述硬掩膜层204暴露出部分牺牲材料层；以所述硬掩膜层204为掩膜，去除部分所述堆叠材料结构，直至暴露出衬底200表面，在堆叠材料结构内形成第二开口205，并形成所述初始堆叠结构。
57.去除部分所述堆叠材料结构的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。在本实施例中，去除部分所述堆叠材料结构的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的第二开口205，使得后续形成的第一纳米结构和第二纳米结构形貌较好，尺寸均匀。
58.所述硬掩膜层204的材料包括氧化硅或氮化硅，在本实施例中，所述硬掩膜层204的材料包括氮化硅。
59.请继续参考图3，在衬底200上形成介质层(未图示)，所述介质层位于所述初始堆叠结构侧壁。
60.所述介质层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述介质层的材料包括氧化硅。
61.接下来，去除部分初始堆叠结构，直至暴露出衬底200表面，在初始堆叠结构内形成第一开口209，并形成初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构包括若干第一牺牲层和位于相邻两侧第一牺牲层之间的第一纳米线，所述初始第二纳米结构包括若干第二牺牲层和位于相邻两侧第二牺牲层之间的第二纳米线。所述第一开口209的形成过程请参考图4至图6。
62.请参考图4，在第二开口205内形成初始填充层206，所述填充层206还位于所述硬掩膜层204侧壁。
63.所述初始填充层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮
氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述初始填充层206的材料包括氧化硅。
64.所述初始填充层206的材料与所述硬掩膜层204的材料不同，从而后续在去除所述硬掩膜层204时，去除所述硬掩膜层204的工艺对所述初始填充层206的损伤较小，从而能够在介质层内形成第三开口，使得所述第三开口暴露出所述初始堆叠结构顶部表面和所述初始填充层206的部分侧壁表面，以便后续在第三开口内形成覆盖层和第四开口。
65.请参考图5，形成初始填充层206之后，去除所述硬掩膜层204，在介质层内形成第三开口(未图示)，所述第三开口暴露出所述初始堆叠结构顶部表面和所述初始填充层206的部分侧壁表面；在第三开口内壁表面形成覆盖层207，所述覆盖层207在介质层内形成第四开口208。
66.所述覆盖层207的材料与所述初始填充层206的材料不同。
67.所述覆盖层207的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成所述覆盖层207的工艺包括原子层沉积工艺或化学气相沉积工艺。
68.在本实施例中，所述覆盖层207的材料包括氮化硅；形成所述覆盖层207的工艺包括原子层沉积工艺。
69.所述原子层沉积工艺能够形成厚度均匀的覆盖层207，从而所述第四开口208能够位于所述第三开口的中间位置，使得后续形成的第一开口的大小和位置能够通过所述覆盖层207的厚度调节，从而使得后续在第一开口内形成的隔离结构的位置能够自对准，同时使得第一纳米线的尺寸和第二纳米线的尺寸较为均匀，进而使得第一纳米结构形成的器件和第二纳米结构形成的器件性能差异性小，易于控制。
70.在本实施例中，所述覆盖层207的厚度范围为10nm～100nm。所述厚度范围的覆盖层207，能够通过调整覆盖层207在第三开口内的厚度来调节第四开口208的大小，从而实现后续形成的第一开口的大小和位置能够通过所述覆盖层207的厚度调节，使得后续在第一开口内形成的隔离结构的位置能够自对准的效果。
71.在本实施例中，所述第四开口208的宽度范围为5nm～50nm。所述宽度范围的第四开口208，使得后续在第一开口内形成的隔离结构具有较好的电隔离效果，使得第一纳米结构形成的器件和第二纳米结构形成的器件能够很好地电隔离开来，避免宽度太小使得所述第一纳米结构形成的器件和第二纳米结构形成的器件容易发生漏电的情况。
72.请参考图6，去除第四开口208底部的覆盖层207和初始堆叠结构，直至暴露出衬底200表面，在介质层内形成第一开口209，并在第一开口209两侧形成初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构包括若干第一牺牲层302和位于相邻两侧第一牺牲层302之间的第一纳米线303，所述初始第二纳米结构包括若干第二牺牲层402和位于相邻两侧第二牺牲层402之间的第二纳米线403。
73.在本实施例中，所述初始第一纳米结构还包括位于衬底200和第一牺牲层302之间的第一底层纳米线301；所述初始第二纳米结构还包括位于衬底200和第二牺牲层402之间的第二底层纳米线401。
74.去除第四开口208底部的覆盖层207和初始堆叠结构的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。在本实施例中，去除第四开口208底部的覆盖层207
和初始堆叠结构的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的第一开口209，使得后续形成的第一纳米结构和第二纳米结构形貌较好，尺寸均匀。
75.请参考图7，在第一开口209内形成第一隔离层210，所述第一隔离层210暴露出所述第一纳米线303侧壁和第二纳米线403侧壁。
76.在本实施例中，所述第一隔离层210位于所述第一底层纳米线301和第二底层纳米线401之间。
77.所述第一隔离层210的形成方法包括：在第一开口209内形成隔离材料层(未图示)；回刻蚀所述隔离材料层，形成第一隔离层210。
78.所述第一隔离层210的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一隔离层210的材料包括氧化硅。
79.所述第一隔离层210的材料与所述覆盖层207的材料不同，从而在回刻蚀所述隔离材料层时，所述回刻蚀工艺对所述覆盖层的损伤较小，从而所述覆盖层能够对所述初始第一纳米线结构和初始第二纳米线结构具有一定的保护作用。
80.请参考图8，在第一开口209暴露出的第一纳米线303侧壁形成第一阻挡层211；在第一开口209暴露出的第二纳米线403侧壁形成第二阻挡层212。
81.所述第一阻挡层211和第二阻挡层212的形成方法包括：去除部分所述第一纳米线303和第二纳米线403，在第一纳米线303侧壁形成第一凹槽(未图示)，在第二纳米线403侧壁形成第二凹槽(未图示)；在所述第一凹槽内和第二凹槽内形成阻挡材料层(未图示)；去除所述第二开口内壁表面的阻挡材料层，直至暴露出所述第一牺牲层302表面和第二牺牲层402表面，在第一凹槽内形成第一阻挡层211，在所述第二凹槽内形成第二阻挡层212。
82.所述第一凹槽的深度范围包括：1nm～10nm；所述第二凹槽的深度范围包括：1nm～10nm。所述深度范围的第一凹槽和第二凹槽，使得后续在第一凹槽内形成的第一阻挡层的电隔离效果较好，使得后续在第二凹槽内形成的第二阻挡层的电隔离效果较好，同时避免所述第一凹槽和第二凹槽的深度较深，使得形成所述第一凹槽和第二凹槽的工艺浪费的情况。
83.所述第一阻挡层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、碳氧化硅、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合；所述第二阻挡层212的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
84.在本实施例中，所述第一阻挡层211的材料包括氮化硅或碳氧化硅；所述第二阻挡层212的材料包括氮化硅或碳氧化硅。所述氮化硅或碳氧化硅具有较好的电隔离作用。
85.去除部分所述第一纳米线303和第二纳米线403的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合；形成所述阻挡材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；去除所述第二开口内壁表面的阻挡材料层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
86.在本实施例中，去除部分所述第一纳米线303和第二纳米线403的工艺包括湿法刻蚀工艺，所述初始牺牲层202的材料与初始纳米线203的材料具有较大的刻蚀选择比，从而在去除部分所述第一纳米线303和第二纳米线403时，所述去除工艺能够对第一牺牲层和第
二牺牲层的损伤较小，从而能够形成所述第一凹槽和第二凹槽；形成所述阻挡材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够形成结构致密且厚度较厚的阻挡材料层，从而能够快速在所述第一凹槽内和第二凹槽内形成阻挡材料层。
87.在本实施例中，去除所述第二开口内壁表面的阻挡材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的第一阻挡层211和第二阻挡层212，从而后续在第一隔离层210上形成第二隔离层213时，所述第二隔离层213与所述第一阻挡层211和第二阻挡层212的结合较为紧密，从而所述第一阻挡层211和第二阻挡层212具有较好的电隔离作用，使得后续第一纳米结构形成的器件与第二纳米结构形成的器件不易发生漏电的风险。
88.所述第一阻挡层211的厚度范围为1nm～10nm；所述第二阻挡层212的厚度范围为1nm～10nm。所述厚度范围的第一阻挡层211和第二阻挡层212的电隔离效果较好。
89.在第一纳米线303侧壁形成第一阻挡层211，在第二纳米线403侧壁形成第二阻挡层212，后续再在第一开口209内形成隔离结构。所述方法使得后续形成的第一纳米结构和第二纳米结构之间能够更好地电性隔离开来，使得后续第一纳米结构形成的器件与第二纳米结构形成的器件不易发生漏电的风险，从而提升了半导体结构的性能。
90.请参考图9，在第一开口209内形成隔离结构。
91.所述隔离结构包括第一隔离层210和位于第一隔离层210上的第二隔离层213，所述第二隔离层213位于所述第一纳米线303和第二纳米线403之间。
92.所述第二隔离层213的形成方法包括：在第一隔离层210上形成隔离材料层(未图示)；回刻蚀所述隔离材料层，形成第二隔离层213。
93.所述第二隔离层213的材料包括介电材料，的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第二隔离层213的材料包括氧化硅。
94.所述第二隔离层213的材料与所述覆盖层207的材料不同，从而在回刻蚀所述隔离材料层时，所述回刻蚀工艺对所述覆盖层的损伤较小，从而所述覆盖层207能够对所述初始第一纳米结构和初始第二纳米结构具有一定的保护作用。
95.请参考图10，在隔离结构上和覆盖层207上形成初始保护层(未图示)；回刻蚀所述覆盖层207和初始保护层，直至暴露出所述初始填充层206表面，在隔离结构上、初始第一纳米结构上和初始第二纳米结构上形成保护层214。
96.所述保护层214的材料与所述初始填充层206的材料不同，从而回刻蚀所述初始保护层的工艺能够停止在所述初始填充层206表面。
97.所述保护层214的材料包括介电材料，的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述保护层214的材料包括氮化硅。
98.请继续参考图10，去除部分所述初始填充层206，在第二开口205内形成填充层216，所述填充层216分别位于所述第一底层纳米线301侧壁表面和第二底层纳米线302侧壁表面。
99.所述填充层216用于后续形成的栅极结构与衬底200之间的电隔离。
100.去除部分所述初始填充层206的工艺包括回刻蚀工艺。
101.请参考图11，形成填充层216之后，去除所述保护层214；去除保护层214之后，去除所述第一牺牲层302和第二牺牲层402，形成第一纳米结构和第二纳米结构，在相邻第一纳米线303之间以及第一纳米线303和第一底层纳米线301之间形成第一栅极开口311，在相邻第二纳米线403之间以及第二纳米线403和第二底层纳米线401之间形成第二栅极开口312。
102.去除所述保护层214的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合；去除所述第一牺牲层302和第二牺牲层402的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
103.在本实施例中，去除所述保护层214的工艺包括干法刻蚀工艺；去除所述第一牺牲层302和第二牺牲层402的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺能够去除干净所述第一牺牲层302和第二牺牲层402，同时对所述第一纳米线303、第二纳米线403、第一底层纳米线301和第二底层纳米线401的损伤较小。
104.请参考图12，在第一栅极开口311内和第二栅极开口312内形成栅极结构220，所述栅极结构220横跨所述隔离结构。
105.所述栅极结构220包括：栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。在本实施例中，所述栅极结构还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
106.所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括n型功函数材料或p型功函数材料，所述n型功函数材料包括钛铝，所述p型功函数材料包括氮化钛或氮化钽。
107.相应地，本发明实施例还提供一种半导体结构，请继续参考图12，包括：
108.衬底200；
109.位于衬底200上的隔离结构；
110.分别位于隔离结构两侧的第一纳米线303和第二纳米线403；
111.位于第一纳米线303和隔离结构之间的第一阻挡层211，位于第二纳米线403和隔离结构之间的第二阻挡层212。
112.在本实施例中，所述第一纳米线303的数量为多个，多个第一纳米线303相互分立，并构成第一纳米结构；所述第二纳米线403的数量为多个，多个第二纳米线403相互分立，并构成第二纳米结构。
113.在本实施例中，所述第一纳米结构还包括：位于衬底200和第一纳米线303之间的第一底层纳米线301；所述第二纳米结构还包括：位于衬底200和第二纳米线403之间的第二底层纳米线401；所述第一底层纳米线401和第二底层纳米线301分别位于所述隔离结构两侧。
114.在本实施例中，所述隔离结构包括第一隔离层210和位于第一隔离层210上的第二隔离层213，所述第一隔离层210位于所述第一底层纳米线301和第二底层纳米线401之间，所述第二隔离层213位于所述第一纳米线303和第二纳米线403之间。
115.在本实施例中，所述第一隔离层210的材料包括介电材料，所介电材料包括氧化硅；所述第二隔离层213的材料包括介电材料，所介电材料包括氧化硅。
116.在本实施例中，所述第一阻挡层211的材料包括介电材料，所述介电材料包括氮化
硅或碳氧化硅；所述第二阻挡层212的材料包括介电材料，所述介电材料包括氮化硅或碳氧化硅。
117.在本实施例中，还包括：环绕所述第一纳米线303和第二纳米线403的栅极结构220，且所述栅极结构220横跨所述隔离结构。
118.所述半导体结构，所述第一纳米线303和隔离结构之间具有第一阻挡层211，所述第二纳米线403和隔离结构之间具有第二阻挡层212，使得所述第一纳米结构和第二纳米结构之间能够更好地电性隔离开来，使得后续第一纳米结构形成的器件与第二纳米结构形成的器件不易发生漏电的风险，从而提升了半导体结构的性能。
119.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。