移位寄存器、栅极驱动电路及显示面板的制作方法

技术特征：
1.一种移位寄存器，其包括：输入子电路、输出子电路、上拉复位子电路、输出复位子电路、第一辅助子电路和至少一个第二辅助子电路；其中，所述输入子电路，被配置为响应于输入信号，并对上拉节点进行预充电；所述上拉节点为所述输入子电路、所述输出子电路和所述上拉复位子电路之间的连接节点；所述输出子电路，被配置为在所述上拉节点的电位的控制下，将时钟信号通过信号输出端进行输出；所述输出复位子电路，被配置为在输出复位信号的控制下，通过非工作电平信号对所述信号输出端的输出进行复位；所述上拉复位子电路，包括第一晶体管；所述第一晶体管的第一极连接所述上拉节点，第二极连接所述第一辅助子电路和所述第二辅助子电路，控制极连接上拉复位信号端；所述第一辅助子电路，被配置为响应于第一控制信号，并在所述第一晶体管关断时，将所述第一晶体管的第二极的电位下拉至第一电位；所述第二辅助子电路，被配置为响应于第二控制信号，并在所述第一晶体管开启时，将所述非工作电平信号写入所述第一晶体管的第二极，以对所述上拉节点的电位进行复位。2.根据权利要求1所述的移位寄存器，其中，所述上拉节点的电位作为所述第一控制信号，所述上拉复位信号端所提供的上拉复位信号作为所述第二控制信号；所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第一晶体管的第二极，第二端连接第一电位信号端；所述第二辅助子电路的控制端连接所述上拉复位信号端，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。3.根据权利要求2所述的移位寄存器，其中，所述第一辅助子电路包括第十五晶体管；所述第二辅助子电路包括第十七晶体管；所述第十五晶体管的第一极连接第一晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；所述第十七晶体管的第二极连接所述非工作电平端，控制极连接所述上拉复位信号端。4.根据权利要求1所述的移位寄存器，其中，还包括：至少一个下拉控制子电路和至少一个下拉子电路；一个所述下拉控制子电路与一个所述下拉子电路电连接，且二者之间的连接节点为下拉节点；所述下拉控制子电路，被配置为响应于第一电源电压，并通过所述第一电源电压控制与之连接的所述下拉节点的电位；所述下拉子电路，被配置为响应于的所述上拉节点的电位，并通过所述非工作电平下拉与之连接所述下拉节点的电位。5.根据权利要求4所述的移位寄存器，其中，任一所述下拉控制子电路包括：第五晶体管和第九晶体管；任一所述下拉子电路包括：第六晶体管和第八晶体管；所述第五晶体管的第一极连接所述第九晶体管的第一极和第一电源电压端，第二极连接一个所述下拉节点，控制极连接所述第九晶体管的第二极，所述第九晶体管的第一极和控制极连接；所述第六晶体管的第一极连接一个所述下拉节点，第二极连接非工作电平端，控制极
连接所述上拉节点；所述第八晶体管的第一极连接与该下拉子电路连接的所述下拉控制子电路中的所述第九晶体管的第二极，第二极连接第二极连接所述非工作电平端，控制极连接所述上拉节点。6.根据权利要求4所述的移位寄存器，其中，还包括：至少一个第一降噪子电路和至少一个第二降噪子电路；一个所述第一降噪子电路，被配置为被一个所述下拉节点的电位控制，并通过所述非工作电平对所述上拉节点的电位进行降噪，且不同的所述第一降噪子电路被不同所述下拉节点控制；一个所述第二降噪子电路，被配置为被一个所述下拉节点的电位控制，并通过所述非工作电平对所述信号输出端的输出进行降噪，且不同的第二降噪子电路被不同的所述下拉节点控制。7.根据权利要求6所述的移位寄存器，其中，任一所述第一降噪子电路包括第十晶体管；所述第十晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接所述下拉节点；任一所述第二降噪子电路包括第十一晶体管；所述第十一晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接所述信号输出端。8.根据权利要求7所述的移位寄存器，其中，所述第二辅助子电路的数量为多个；所述上拉节点的电位作为所述第一控制信号，一个所述下拉节点的电位作为一个所述第二辅助子电路的所述第二控制信号；所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第一晶体管的第二极，第二端连接第一电位信号端；一个所述第二辅助子电路的控制端连接一个所述下拉节点，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。9.根据权利要求8所述的移位寄存器，其中，所述第一辅助子电路包括第十五晶体管；任一所述第二辅助子电路包括第十七晶体管；所述第十五晶体管的第一极连接第一晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；任一所述第十七晶体管的第二极连接所述非工作电平端；一个所述第十七晶体管的控制极连接一个所述下拉节点。10.根据权利7所述的移位寄存器，其中，所述第二辅助子电路的数量为多个；所述上拉节点的电位作为所述第一控制信号，一个所述下拉节点的电位作为一个所述第二辅助子电路的所述第二控制信号；所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第十晶体管的第二极，第二端连接第一电位信号端；一个所述第二辅助子电路的控制端连接一个所述下拉节点，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。
11.根据权利要求10所述的移位寄存器，其中，所述第一辅助子电路包括第十五晶体管；任一所述第二辅助子电路包括第十七晶体管；所述第十五晶体管的第一极连接第十晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；任一所述第十七晶体管的第二极连接所述非工作电平端；一个所述第十七晶体管的控制极连接一个所述下拉节点。12.根据权利要求7所述的移位寄存器，其中，还包括第三辅助子电路和至少一个第四辅助子电路；所述第三辅助子电路，被配置为在所述上拉节点的电位的控制下，将非工作电平信号写入一个第八晶体管的第一极和一个所述下拉节点；一个所述第四辅助子电路，被配置为在一个所述下拉子电路中的所述第六晶体管和所述第八晶体管关断时，将所述第六晶体管和所述第八晶体管的第二极的电位下拉至第一电位。13.根据权利要求12所述的移位寄存器，其中，所述第三辅助子电路包括第十八晶体管；任一所述第四辅助子电路包括第十九晶体管；所述第十八晶体管的第一极连接所述第十九晶体管的第一极，第二极连接非工作电平端，控制极连接所述上拉节点；一个所述第十九晶体管的第一极连接一个所述下拉子电路中的所述第六晶体管的第二极和所述八晶体管的第二极，第二极连接第一电位信号端，控制极连接下拉节点。14.根据权利要求7所述的移位寄存器，其中，还包括第五辅助子电路和至少一个第六辅助子电路；所述第五辅助子电路，被配置为在所述上拉节点的电位的控制下，并所述第十一晶体管关断时，将所述第一电位写入所述第十一晶体管的第一极；一个所述第六辅助子电路，被配置为在所述第十一晶体管开启时，通过所述非工作电平下拉所述信号输出端。15.根据权利要求14所述的移位寄存器，其中，所述第五辅助子电路包括第二十晶体管；任一所述第六辅助子电路包括第二十一晶体管；所述第二十晶体管的第一极连接所述第十一晶体管的第二极，第二极连接第一电位信号端，控制极连接所述上拉节点；一个所述第二十一晶体管的第一极连接所述第二十晶体管的第一极，第二极连接非工作电平端，控制极连接所述下拉节点。16.根据权利要求4
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15中任一项所述的移位寄存器，其中，还包括至少一个第七辅助子电路；一个所述第七辅助子电路，被配置为在输入信号的控制通过非工作电平信号将一个所述下拉节点的电位下拉。17.根据权利要求16所述的移位寄存器，其中，任一所述第七辅助子电路包括第十六晶体管；一个所述第十六晶体管的第一极连接一个所述下拉节点，第二极连接非工作电平端，控制极连接信号输入端。18.根据权利要求1所述的移位寄存器，其中，还包括：帧重置子电路，被配置为响应于
帧重置信号，通过非工作电平信号对所述上拉节点的电位进行重置。19.根据权利要求18所述的移位寄存器，其中，所述帧重置子电路包括第七晶体管，所述第七晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接帧重置信号端。20.根据权利要求1所述的移位寄存器，其中，所述输入子电路包括第二晶体管；所述第二晶体管的第一极和控制极连接信号输入端，第二极连接所述上拉节点。21.根据权利要求1所述的移位寄存器，其中，所述输出子电路包括第三晶体管和存储电容；所述第三晶体管的第一极连接时钟信号端，第二极连接所述信号输出端，控制极连接上拉节点；所述存储电容的第一端连接所述上拉节点，第二端连接所述信号输出端。22.一种栅极驱动电路，其包括多个级联的移位寄存器；所述移位寄存器包括权利要求1
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21中的任一项所述的移位寄存器。23.一种显示面板，其包括权利要求22所述的栅极驱动电路。

技术总结
本公开提供一种移位寄存器、栅极驱动电路及显示面板，属于显示技术领域。本公开的移位寄存器，其包括：输入子电路、输出子电路、上拉复位子电路、输出复位子电路、第一辅助子电路和至少一个第二辅助子电路；其中，所述上拉复位子电路，包括第一晶体管；所述第一辅助子电路，被配置为响应于第一控制信号，并在所述第一晶体管关断时，将所述第一晶体管的第二极的电位下拉至第一电位；所述第二辅助子电路，被配置为响应于第二控制信号，并在所述第一晶体管开启时，将所述非工作电平信号写入所述第一晶体管的第二极，以对所述上拉节点的电位进行复位。复位。复位。


技术研发人员：王明 郭会斌 高玉杰 江鹏 高翔宇 乔亚峥 沈鹭 代耀 刘赫
受保护的技术使用者：京东方科技集团股份有限公司
技术研发日：2021.07.15
技术公布日：2021/11/14