半导体结构及其形成方法、存储器及其形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法、存储器及其形成方法。


背景技术：

2.现有的存储器通常包括数据存储单元以及控制所述数据存储单元的控制晶体管。晶体管的集成度制约了存储器的存储密度。对于平面晶体管，现有技术通过缩小晶体管的沟道尺寸来减小晶体管的尺寸，从而提高存储器的存储密度。
3.但是随着晶体管沟道尺寸的减小，窄沟道效应以及短沟道效应所导致晶体管性能下降，使得存储器的性能受到影响，制约了晶体管尺寸以及存储器存储密度的进一步提高。
4.如何在不降低晶体管性能的前提下，减小晶体管的平面尺寸，提高存储器的存储密度是目前亟待解决的问题。


技术实现要素：

5.本发明所要解决的技术问题是，提供一种半导体结构及其形成方法、存储器及其形成方法，进一步提高存储器的存储密度。
6.为了解决上述问题，本发明提供了一种半导体结构，包括：提供衬底，所述衬底表面形成有牺牲层和位于所述牺牲层表面的有源层；对所述有源层进行图形化，形成若干分立的有源柱；去除所述牺牲层，形成间隙；在所述间隙内形成位线；在所述有源柱顶部形成半导体柱。
7.可选的，对所述有源层进行多次图形化，形成所述有源柱；其中，至少一次图形化步骤在形成所述位线之后进行。
8.可选的，还包括：形成位于所述有源柱内的第一掺杂区；形成位于所述半导体柱内的沟道区以及位于所述半导体柱顶部区域的第二掺杂区；形成环绕所述沟道区的栅极结构。
9.可选的，所述第一掺杂区的形成方法包括：对所述有源柱进行离子注入，形成位于所述有源柱内的所述第一掺杂区；所述第二掺杂区的形成方法包括：对所述半导体柱的顶部区域进行离子注入，形成位于所述半导体柱顶部的所述第二掺杂区。
10.可选的，形成所述有源柱、去除所述牺牲层以及形成所述位线的方法进一步包括：刻蚀所述有源层和所述牺牲层，形成沿第一方向延伸的有源线；形成填充各有源线之间间距的第一隔离层；对所述有源线进行图形化，形成若干有源柱及若干开孔，所述开孔侧壁暴露出所述牺牲层；沿所述开孔去除所述牺牲层，在所述牺牲层的位置形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线。
11.可选的，去除所述牺牲层、形成所述位线的方法进一步包括：刻蚀所述有源层和所述牺牲层，形成沿第一方向延伸的有源线；形成填充各有源线之间间距的第一隔离层；对所述第一隔离层进行图形化，在相邻的有源线之间的第一隔离层内形成若干开孔，所述开孔
侧壁暴露出所述牺牲层；沿所述开孔去除所述牺牲层，在所述牺牲层的位置形成间隙；在所述间隙及开孔内填充导电材料，形成沿第一方向延伸的所述位线并去除所述开孔内的导电材料。
12.可选的，还包括：在所述有源线端部形成通孔；在所述通孔内填充导电材料，形成位线连接线，所述位线连接线底部与所述位线连接。
13.可选的，所述有源柱的形成方法进一步包括：在形成所述位线后，对所述有源线进行图形化，形成沿第一方向和第二方向阵列排布的若干有源柱。
14.可选的，所述第一掺杂区的形成方法包括：采用原位掺杂工艺，在采用外延生长工艺形成所述有源层的过程中，对所述有源层进行掺杂，形成第一掺杂层；在图形化所述有源层形成所述有源柱后，所述第一掺杂层被图形化为第一掺杂区。
15.可选的，所述沟道区、所述第二掺杂区的形成方法包括：采用原位掺杂工艺，在采用外延生长工艺形成所述半导体柱的过程中，进行原位掺杂，依次形成所述沟道区和所述第二掺杂区。
16.可选的，还包括：形成填充所述有源柱之间的隔离介质层。
17.可选的，所述半导体柱的形成方法包括：在所述隔离介质层以及有源柱表面形成保护层；在所述保护层内形成外延通孔；所述外延通孔底部暴露出所述有源柱顶部表面；在所述有源柱顶部表面外延生长半导体材料，形成位于所述外延通孔内的半导体柱；去除所述保护层。
18.可选的，所述半导体柱的形成方法包括：在所述有源柱顶部表面形成半导体材料；然后对所述半导体材料进行刻蚀修整，形成位于所述有源柱顶部的半导体柱。
19.可选的，所述栅极结构的形成方法包括：在所述半导体柱表面依次形成栅介质层以及栅极层；对所述栅介质层和所述栅极层进行图形化，形成位于所述第一隔离层以及隔离介质层表面，环绕所述半导体柱内的沟道区的栅极结构，并暴露出所述半导体柱的顶部区域。
20.可选的，位于第二方向排列的同一列上的半导体柱表面的栅极结构相连。
21.可选的，还包括：形成覆盖所述栅极结构、第二掺杂区的第二隔离层，所述第二隔离层暴露出所述第二掺杂区的顶部表面。
22.本发明的技术方案还提供一种半导体结构，采用上述方法形成。
23.本发明的技术方案还提供一种存储器，包括：采用上述方法形成的半导体结构；位于所述半导体结构上方的存储单元，所述存储单元连接至所述半导体柱的顶部表面。
24.可选的，所述存储单元包括电容存储单元、磁性存储单元、铁电存储单元相变存储单元或者电阻存储单元。
25.本发明的技术方案还提供一种存储器的形成方法，包括：提供采用上述方法形成的半导体结构；在所述半导体结构上方形成存储单元，所述存储单元连接至所述半导体柱的顶部表面。
26.可选的，所述存储单元包括电容存储单元、磁性存储单元、铁电存储单元、相变存储单元或者电阻存储单元。
27.本发明的半导体结构的形成方法，在衬底上形成牺牲层以及位于牺牲层表面的有源层，利用位线替代牺牲层的位置，从而形成埋入式的位线，从而便于后续形成竖直型的晶
体管，通过位线将竖直型的晶体管底部的源/漏极引出。并且，本发明的半导体结构的形成方法中，有源层的厚度较低，后续再通过对图形化有源层形成的有源柱顶部外延形成半导体柱，可以降低有源层被图形化后图形发生倒塌的风险。
28.进一步的，竖直型的晶体管占据的版图尺寸较小，且沟道宽度由有源层的厚度来决定，可以在不减小沟道宽度等情况下，减小晶体管的面积，从而提高半导体结构的集成度。
29.进一步的，通过形成多个开孔，沿多个开孔去除牺牲层，可以提高去除牺牲层的效率，避免牺牲层的残留，从而提高形成的位线的质量。
30.本发明的存储器包括具有竖直型晶体管阵列的半导体结构，在晶体管尺寸较小的情况下，能够提高存储器的存储密度。
附图说明
31.图1至图11c为本发明一具体实施方式的半导体形成过程的结构示意图；
32.图12为本发明一具体实施方式的存储器的结构示意图；
33.图13为本发明一具体实施方式的存储器的结构示意图。
具体实施方式
34.下面结合附图对本发明提供的半导体结构及其形成方法、存储器及其形成方法的具体实施方式做详细说明。
35.请参考图1至图11c，为本发明一具体实施方式的半导体形成过程的结构示意图。
36.请参考图1，提供衬底110，所述衬底110表面形成有牺牲层120和位于所述牺牲层120表面的有源层130。
37.所述衬底110可以为单晶硅、锗、sic等，各种半导体材料，可以为单层结构也可以为复合结构，例如所述衬底110包括半导体基底以及形成于半导体基底表面的介质层等，在此不作限定。
38.可以通过沉积工艺在所述衬底110表面依次形成所述牺牲层120和所述有源层130。所述有源层130采用半导体材料，例如si、ge、sic或sige等，可以是其中的一种或多种半导体材料。所述牺牲层120的材料与所述衬底110、有源层120的材料不同，使得后续在去除所述牺牲层120的过程中，减少对所述衬底110、有源层120的影响。
39.该具体实施方式中，所述衬底110为硅衬底，所述牺牲层120为sige层，所述有源层为硅层。采用外延生长工艺，在所述衬底110表面外延形成所述牺牲层120之后，再通过外延工艺，在所述牺牲层120表面形成有源层130。
40.实际上，所述牺牲层120只要与所述衬底110以及有源层130采用不同的材料，在去除牺牲层120的过程中，牺牲层120与所述衬底110以及有源层130之间有较高的刻蚀选择比即可。
41.在一些具体实施方式中，所述衬底110、牺牲层120以及有源层130可以为soi衬底，其中soi衬底中的埋氧层作为牺牲层120。
42.在其他具体实施方式中，可以通过对体硅衬底进行离子注入，在所述体硅衬底内部形成掺杂层作为所述牺牲层120。例如对体硅进行ge注入，通过控制ge的注入深度，在体
硅内部形成sige层作为牺牲层120，掺杂层下方的硅层为衬底110，掺杂层下方的硅层作为有源层。在其他具体实施方式中，也可以通过注入其他元素形成所述掺杂层，例如c、o、n等，使得所述掺杂层的刻蚀速率与其上方及下方的材料层均不同，从而形成所述牺牲层120。较佳的，所述牺牲层120的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等。
43.所述有源层130用于形成竖直晶体管的底部掺杂区，即源/漏极。所述牺牲层120用于后续被替代形成位线。根据待形成的竖直晶体管的尺寸以及位线的尺寸，合理设置所述牺牲层120和所述有源层130的厚度。在一个具体实施方式中，所述牺牲层120的厚度可以为35nm～50nm，所述有源层的厚度可以根据具体情况进行设置。该具体实施方式中，晶体管的底部掺杂区与上方的沟道区及顶部掺杂区分开形成，可以降低所述有源层130的厚度，从而可以降低后续对所述有源层130进行图形化后，形成的有源图形发生倒塌的几率。
44.请参考图2，刻蚀所述有源层130和所述牺牲层120至所述衬底110表面，形成若干平行排列的沿第一方向延伸的有源线131。
45.该具体实施方式中，形成所述有源线131的方法进一步包括：在所述有源层130表面形成图形化掩膜层(图中未示出)，所述图形化掩膜层内具有沿第一方向延伸的开口图形；以所述图形化掩膜层为掩膜，刻蚀所述有源层130和所述牺牲层120，形成长条状的有源线131以及长条状的牺牲层120a。
46.该具体实施方式中，所述第一方向为y方向。采用干法刻蚀工艺刻蚀所述有源层130和所述牺牲层120，在相应的刻蚀阶段，选择对应的刻蚀气体，对所述有源层130和所述牺牲层120进行刻蚀。
47.请参考图3，在所述衬底110表面形成填充满各有源线131之间间距的第一隔离层500；对所述第一隔离层500进行图形化，在相邻的有源线131之间的第一隔离层500内形成若干开孔501，所述开孔501暴露出衬底110表面，所述开孔501侧壁暴露出所述牺牲层120a。
48.所述第一隔离层500的材料与所述牺牲层120a不同，且所述第一隔离层500的材料为介电材料，用于在各有源线131之间提供电学隔离。该具体实施方式中，所述第一隔离层500的材料为氧化硅。该具体实施方式中，形成所述第一隔离层500的方法为化学气相沉积工艺，在所述衬底100表面形成填充满相邻有源线131之间的间距以及覆盖所述有源线131顶部的隔离材料层之后，对隔离材料层进行平坦化，形成所述第一隔离层500。该具体实施方式中，所述第一隔离层500的顶部与所述有源线131的顶部齐平；在其他具体实施方式中，所述有源线131顶部还保留有用于对有源层进行图形化形成有源线的图形化掩膜层，所述第一隔离层500与所述图形化掩膜层齐平；在其他具体实施方式中，在形成所述第一隔离层500之前，所述图形化掩膜层已被去除，所述第一隔离层500还覆盖所述有源线的顶部，在后续工艺中，可以对所述有源线131顶部进行保护。
49.在形成所述隔离层500之后，对所述隔离层500进行刻蚀，形成开孔501。所述开口501的侧壁暴露出所述有源线131以及牺牲层120a的侧壁。每两个相邻的有源线131之间，均形成有两个以上的所述开孔501。具体的，所述开孔501的底部可以暴露所述衬底100，也可以位于所述隔离层500中，只要所述开孔501的底部至少暴露所述牺牲层120a的部分侧壁即可。
50.在其他实施例中，所述开孔501不暴露所述有源线131的侧壁，例如开孔501在沿着有源线131之间间距方向上的尺寸小于有源线131之间间距的长度，以起到对有源线的保
护。优选的，所述隔离层500为多层介质层。例如氧化硅和氮化硅的组合层，所述氧化硅形成于所述有源线131的表面，所述氮化硅填充剩余的有源线131之间的间距，开孔501形成在所述氮化硅中。所述氧化硅起到保护有源线131的作用。
51.在其他实施例中，所述开孔还形成在各所述有源线的同一边的端部，或者所述开孔形成在各所述有源线两边的端部上，并且，每个所述有源线只有一个端部上形成所述开孔，同一边的所述端部上的开孔间隔分布，以减少局部区域上的所述开孔的密度，增大工艺窗口。在后续填充导电材料形成位线时，可同时在所述端部的开孔中形成位线连接线，所述位线连接线与所述位线在同一工艺步骤中形成，以节约工艺成本。
52.请参考图4，沿所述开孔501去除所述牺牲层120a，在所述有源线131底部与所述衬底110之间形成间隙600。
53.采用湿法刻蚀工艺去除所述牺牲层120a，本领域技术人员可以根据所述牺牲层120a的材料选择合适的刻蚀溶液，使得所述湿法刻蚀过程中，所述牺牲层120a和所述有源线131、第一隔离层500有较高的刻蚀选择比，以在去除所述牺牲层120a的过程中，减少对所述有源线131和所述第一隔离层500的影响。
54.在去除所述牺牲层120a之后，所述有源线131由所述第一隔离层500支撑，悬空于所述衬底110上方，与衬底110之间形成间隙600。
55.请参考图5a至图5c，在所述间隙600内填充导电材料，形成沿第一方向延伸的位线701，图5b为沿图5a中割线a-a’的剖面示意图，图5c为沿图5a中割线b-b’的剖面示意图。
56.可以通过化学气相沉积或物理气相沉积工艺在所述间隙600内形成导电材料，例如多晶硅或者w、co、ag或al等金属材料。所述导电材料也可以为多层材料，例如tin和w的组合等。
57.所述导电材料填充满所述间隙600，形成位于所述有源线131底部的位线701；所述导电材料还填充满所述开孔501，并覆盖所述第一隔离层500以及有源线131顶部，后续通过回刻蚀或者平坦化处理，去除所述第一隔离层500顶部以及有源线131顶部的导电材料以及通过刻蚀处理去除所述开孔501的导电材料，避免相邻有源线131底部的位线701之间相互连接。
58.请参考图6a至图6c，在所述有源线131端部形成暴露出所述衬底110表面的通孔；在所述通孔内填充导电材料，形成位线连接线702，所述位线连接线702底部与所述位线701连接。其中图6b为沿图6a中割线a-a’的剖面示意图；图6c为沿图6a中割线b-b’的剖面示意图。
59.在刻蚀形成所述通孔之前，还包括在所述开孔501(请参考图7a)内填充绝缘介质材料，并进行平坦化，形成所述隔离介质层502。所述隔离介质层502的表面与所述第一隔离层500的表面齐平或者覆盖整个所述第一隔离层500以及有源线131顶部。所述隔离介质层502用于提供相邻有源线131之间的电学隔离，并用于提供平坦表面，以形成用于刻蚀有源线131形成通孔的掩膜层。
60.在其他具体实施方式中，也可以不形成所述隔离介质层502，在刻蚀有源线131的过程中，通过掩膜层的材料，例如底部抗反射层等将所述开孔501填满，以形成平坦表面。
61.该具体实施方式中，在所述有源线131的端部形成所述通孔；在其他具体实施方式中，也可以在所述有源线131的其他位置处形成所述通孔。
62.通过在所述通孔内填充导电材料，并进行平坦化，形成所述位线连接线702。所述位线连接线702的底部与所述位线701连接，用于将埋入所述有源线131下方的位线701引出，便于向所述位线701施加控制信号。所述位线701位于所述有源线131下方，与所述有源线131底部的第一掺杂区1311之间形成电连接，沿所述有源线131的延伸方向延伸。
63.在其他具体实施方式中，还可以在后续形成隔离层1200(请参考图11a)后，再形成所述通孔，并在所述通孔内形成位线连接线。
64.请参考图7a至图7c，对所述有源线131进行图形化，形成若干分立的有源柱；对所述有源柱进行掺杂形成第一掺杂区1311。
65.通过选择性刻蚀工艺，对所述有源线131进行图形化，形成有源柱。所述有源柱沿第一方向(y方向)和第二方向(x方向)阵列排布。该具体实施方式中，所述第一方向和第二方向之间夹角成90
°
；在其他具体实施方式中，所述第一方向和第二方向之间的夹角成60
°
～120
°
。
66.该具体实施方式中，在形成所述有源柱之后，对所述有源柱进行离子注入形成第一掺杂区1311。在其他具体实施方式中，还可以通过扩散处理，形成所述第一掺杂区1311。以有源柱为例，具体的，在相邻有源柱之间的衬底110表面形成具有掺杂元素的过渡层；通过扩散处理，将具有掺杂原子的过渡层内的至少部分掺杂元素扩散进入有源柱内，形成第一掺杂区1311。在其他具体实施方式中，所述掺杂过程，可以在图形化有源线131之前进行。
67.可以通过在衬底110表面沉积过渡层材料后，进行回刻蚀，形成一定厚度的过渡层，所述过渡层的厚度可以根据待形成的晶体管的源/漏区的尺寸要求调整。在一些具体实施方式中，所述过渡层的厚度与所述有源线131或有源柱的高度一致。在一些具体实施方式中，所述过渡层还可以覆盖所述有源线131或有源柱132的顶部，以确保将整个有源线131或有源柱所有区域均实现掺杂。
68.所述过渡层的材料与所述有源线的材料不同，可以为利于杂质扩散的材料，例如多晶硅，还可以为其他材料例如氧化硅、氮化硅、氮氧化硅等介质材料。形成具有掺杂元素的所述过渡层的形成方法包括：在所述半导体衬底110表面形成一定厚度未被掺杂的过渡层之后，通过离子注入，对所述过渡层进行掺杂。此时，在所述有源线131或有源柱顶部覆盖有图形化掩膜层，通过控制所述离子注入的能量，使得所述离子注入仅能对所述过渡层进行掺杂。根据待形成的晶体管的类型，向所述过渡层内注入n型或p型离子，或者具有n型或p型离子的原子团簇。所述过渡层内的掺杂元素可以以离子、原子、化合物分子或者团簇形式存在。在其他具体实施方式中，也可以在形成所述过渡层的过程中，通过原位掺杂工艺，通过在沉积工艺气体中加入具有掺杂元素的掺杂气体，直接形成具有掺杂元素的过渡层。
69.所述扩散处理可以为热退火工艺，根据掺杂原子的扩散效率，选择合适参数的退火工艺，使得所述过渡层内的掺杂元素扩散进入所述有源线131或有源柱内，形成第一掺杂区1311。可以通过调整所述过渡层内的掺杂元素的浓度，扩散处理时间、温度等参数，调整扩散处理后形成的第一掺杂区内的掺杂浓度。
70.在其他具体实施方式中，还可以采用原位掺杂工艺，在通过外延工艺沉积形成所述有源层130的过程中，对所述有源层130进行掺杂；在对所述有源层130进行图形化后，形成所述第一掺杂区1311。
71.与采用离子注入形成所述第一掺杂区1311相比，采用扩散或者原位掺杂的方式，
能够减少对有源柱(第一掺杂区1311)表面的损伤。
72.该具体实施方式中，形成所述第一掺杂区1311后，还包括在所述衬底110表面由于对有源线131进行图形化形成的开口内填充隔离材料，形成平坦的表面。
73.在其他具体实施方式中，还可以在图2基础上，先形成填充各有源线131之间间距的第一隔离层；对所述有源线131进行图形化，形成若干有源柱及若干开孔，所述开孔侧壁暴露出所述牺牲层；沿所述开孔去除所述牺牲层，在所述牺牲层的位置形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线。在其他实施例中，所述开口还形成在各所述有源线131的同一边的端部，或者所述开口形成在各所述有源线131两边的端部上，并且，每个所述有源线131只有一个端部上形成所述开口，同一边的所述端部上的开口间隔分布，以减少局部区域上的所述开口的密度，以增大工艺窗口。在后续填充导电材料形成位线时，可同时在所述端部的开口中形成位线连接线，所述位线连接线与所述位线在同一工艺步骤中形成，以节约工艺成本。由于开口的位置发生变化，因此在后续工艺步骤中，填充所述开口的隔离介质层的位置也发生变化，本领域技术人员可以根据需要对上述具体实施方式中部分步骤进行适应性的调整，均在本技术的保护范围内。
74.请继续参考图8，在所述第一掺杂区1311表面形成半导体柱133。
75.该具体实施方式中，采用选择性外延工艺，在所述有源柱顶部表面外延半导体材料，形成位于所述有源柱顶部的半导体柱133。由于采用选择性外延工艺，仅会在所述有源柱，即在所述第一掺杂区1311的顶部表面外延生长半导体材料，所述半导体柱133的材料与所述有源柱的材料相同，为si。在其他具体实施方式中，所述半导体柱133的材料还可以为sige等其他半导体材料。在外延生长一定厚度的半导体材料后，还可以进一步对所述半导体材料进行刻蚀修整，以形成表面形貌更为平整的半导体柱133。
76.在其他具体实施方式中，所述半导体柱的形成方法包括：在所述第一隔离层、所述位线连接线和所述隔离介质层表面形成保护层；在所述保护层内形成外延通孔；所述外延通孔底部暴露出所述有源柱顶部表面；在所述有源柱顶部表面外延生长半导体材料，形成位于所述外延通孔内的半导体柱；去除所述保护层。通过所述外延通孔，限制半导体柱的生长尺寸和位置，无需再通过刻蚀进行形貌的修整。可以避免所述半导体柱在生长过程或修整过程中发生倒塌等问题。
77.在其他具体实施方式中，也可以通过常规的沉积工艺，例如cvd沉积工艺，形成覆盖图7a所示的结构表面的半导体材料层，然后对所述半导体材料层进行图形化，形成位于所述第一掺杂区1311表面的半导体柱。
78.请参考图9a至图9c，在所述半导体柱133内形成位于所述第一掺杂区1311表面的沟道区，以及环绕所述沟道区的栅极结构1000。
79.本发明的具体实施方式中，可以通过离子注入，对所述半导体柱133进行沟道离子注入，在所述第一掺杂区1311上形成沟道区，通过所述沟道离子注入，调整待形成的晶体管的阈值电压等参数。
80.在其他具体实施方式中，可以在形成所述半导体柱133的过程中，通过原位掺杂工艺在沟道区对应位置处进行沟道掺杂。
81.在所述半导体柱133、第一隔离层500以及隔离介质层502表面依次形成栅介质层以及栅极层；对所述栅介质层和所述栅极层进行图形化，形成环绕所述半导体柱133的沟道
区的栅极结构1000，并暴露出所述半导体柱133的顶部区域。所述栅极结构1000包括栅极层和栅介质层，图9a至图9c中，仅示出了栅极层，省略了栅介质层。
82.所述栅介质层可以为氧化硅、氧化铪、氧化铝等栅介质材料；所述栅极层的材料可以为多晶硅、钨、铜或铝等导电材料。
83.请参考图9d至图9f，为本发明一具体实施方式，形成栅极结构1000的结构示意图。请参考图9d，可以通过沉积工艺，依次形成覆盖所述图8结构表面的栅介质层1011，以及栅极层1012，所述栅极层整体覆盖下方的结构，顶部高于所述外延半导体柱133顶部；然后，请参考图9e，通过平坦化及回刻蚀工艺，刻蚀所述栅极层1012，使得刻蚀后的栅极层1012a的高度低于外延半导体柱133的顶部；请参考图9f，去除覆盖所述外延半导体柱122顶部裸露的栅介质层，刻蚀通过化学干法刻蚀工艺去除所述裸露的栅介质层，仅保留被所述栅极层1012覆盖的栅介质层1011a。化学干法刻蚀工艺由于具有较好的各向同性刻蚀优势，能充分去除所述裸露的栅介质层。所述栅极层1012a和所述栅介质层1011a构成栅极结构1000，所述栅极结构1000环绕外延半导体柱133的沟道区。
84.该具体实施方式中，沿第二方向(x方向)排列的同一直线上的半导体柱133表面的栅极结构1000的栅电极相连，构成字线。
85.在其他具体实施方式中，各个半导体柱133表面的栅极结构1000之间也可以是相互独立的。
86.为了使得各栅极结构1000之间进行电学隔离，在形成所述栅极结构1000之后，还包括在相邻栅极结构1000之间填充隔离介质层1001。在其他具体实施方式中，也可以先形成所述隔离介质层1001，然后对所述隔离介质层1001进行图形化，形成开口，再在所述开口内形成所述栅极结构1000。
87.请参考图10a至图10c，形成所述栅极结构1000之后，对所述半导体柱133的顶部区域进行离子注入，形成所述第二掺杂区1321。
88.所述第二掺杂区1321的掺杂类型与所述第一掺杂区1311的掺杂类型一致，所述第二掺杂区1321和所述第一掺杂区1311分别作为竖直型晶体管的源极或漏极。在其他具体实施方式中，所述第二掺杂区1321还可以在前述的步骤中，采用合适的原位掺杂、扩散或者注入方式形成，在此不再赘述。
89.请参考图11a至图11c，形成覆盖所述栅极结构1000、第二掺杂区1321的第二隔离层1200。所述第二隔离层1200暴露出所述第二掺杂区1321的顶部表面。
90.所述第二隔离层1200的材料可以为氧化硅、氮氧化硅等绝缘介质材料，与所述第一隔离层500、隔离介质层502以及隔离介质层1001形成各竖直型晶体管之间的隔离层，并且为在所述竖直型晶体管上方形成其他半导体结构或材料层提供平坦表面。在其他具体实施方式中，也可以在该步骤中，形成贯穿所述第二隔离层1200、第一隔离层110且与所述位线701连接的位线连接线。
91.在其他具体实施方式中，还可以形成贯穿所述第二隔离层1200与所述位线连接线702连接的互连结构。
92.上述形成方法在衬底上形成竖直型晶体管，且在所述竖直型晶体管底部的第一掺杂区下方与衬底之间形成埋入式的位线，从而可以减少晶体管的面积，并同时解决了如何施加位线信号的问题。
93.本发明的具体实施方式还提供一种半导体结构。
94.请参考图11a至图11c，为本发明一具体实施方式的半导体结构的结构示意图。
95.所述半导体结构包括：衬底110；位于所述衬底110上的竖直型晶体管，包括自衬底110表面向上的方向上依次设置的第一掺杂区1311、沟道区1322、第二掺杂区1321以及环绕所述沟道区1322设置的栅极结构1000；与所述第一掺杂区1311连接，位于所述第一掺杂区1311底部与所述衬底110之间的位线701。
96.所述半导体结构上形成有多个所述竖直型晶体管，沿第一方向(y方向)和第二方向(x方向)阵列分布，沿第一方向排列的同一直线上的竖直型晶体管底部的第一掺杂区1311连接至同一位线701；沿第二方向排列的同一直线上的竖直型晶体管的栅极结构1000相连接。
97.所述半导体结构还包括：位于所述衬底110上形成于各竖直型晶体管之间的隔离层，所述隔离层包括位于相邻位线701与相邻第一掺杂区1311之间的第一隔离层500、隔离介质层502；以及位于所述第一隔离层500、隔离介质层502表面的位于相邻栅极结构1000之间的隔离介质层1001，以及位于所述隔离介质层1001表面，相邻第二掺杂区1321之间的第二隔离层1200。
98.所述半导体结构还包括：贯穿所述第一隔离层500的通孔，所述通孔内形成有位线连接线702，所述位线连接线702底部连接至所述位线701。该具体实施方式中，所述位线连接线702位于晶体管阵列的一侧边缘，沿y方向排列的每一行晶体管的一侧，均形成有一位线连接线702与该行晶体管下方的位线701连接。
99.该具体实施方式中，所述竖直晶体管的沟道区1322和第二掺杂区1321形成于所述第一掺杂区1311表面的半导体柱内，所述沟道区1322和第二掺杂区1321所在的半导体层和所述半导体柱非一体结构，而是分开形成的。在其他具体实施方式中，所述竖直晶体管的第一掺杂区1311、沟道区1322、第二掺杂区1321位于同一有源柱内，所述有源柱为一体结构，通过掺杂形成了所述第一掺杂区1311、沟道区1322、第二掺杂区1321。
100.所述第一掺杂区1311和/或所述第二掺杂区1321内的掺杂离子通过扩散、原位掺杂或离子注入方式形成。
101.本发明的具体实施方式还提供一种存储器及其形成方法。
102.首先提供如图11a至11c所示的半导体结构，所述半导体结构的具体描述请见上述具体实施方式，在此不再赘述。
103.请参考图12，在所述竖直型晶体管上方形成存储单元1300，所述存储单元1300连接至所述竖直型晶体管的第二掺杂区1321。
104.在一个具体实施方式中，所述存储器为dram存储器，所述存储单元1300为金属电容器，包括上电极、下电极以及位于上、下电极之间的电容介质层。所述电容器的结构可以为平面电容器、柱形电容器等，本领域技术人员可以根据需求，选择合适结构的电容器作为存储单元。图12中，所述存储单元1300仅为示例，并不代表电容器的实际结构。该具体实施方式中，每个晶体管的第二掺杂区1321连接至一个存储单元，构成1t1c的存储结构。所述存储单元可以包括一个电容器，或两个以上并联的电容器。
105.在其他具体实施方式中，为了降低所述第二掺杂区1321与所述存储单元1300之间的连接电阻，还可以在所述第二掺杂区1321表面形成金属接触层，然后再在所述金属接触
层表面形成所述存储单元。
106.所述存储单元1300形成与介质层(图中未示出)内，还可以在所述介质层内形成连接所述位线连接线702以及栅极结构1000的互连结构，用于将所述位线以及字线连接至外部电路。
107.在本发明的其他具体实施方式中，所述存储单元还可以为磁性存储单元、铁电存储单元、相变存储单元或电阻存储单元。
108.请参考图13，为本发明一具体实施方式的存储器的结构示意图。
109.所述存储器为feram存储器，在图11a所示的半导体结构的竖直型晶体管的第二掺杂区1321上方形成铁电存储单元1400。
110.所述铁电存储单元包括与所述的第二掺杂区1321连接的下电极、位于所述下电极上方的上电极、以及位于所述上、下电极之间的铁电材料层所构成的铁电电容。所述铁电材料层的材料可以为pzt(锆钛酸铅)或sbt(钛酸钡锶)。图13中的铁电存储单元1400仅为示意，并不代表实际的铁电存储单元的结构。本领域技术人员，应当能够根据需要结合，形成相应结构的铁电存储单元1400，在此不作限制。
111.对于铁电存储单元1400，还需要在所述铁电存储单元1400上方，形成与上电极连接的板线1401。该具体实施方式中，沿第二方向(x方向)上排列的位于同一之下上的铁电存储单元连接至同一根板线1401，通过所述板线1401和下方的竖直晶体管，可以实现对所述铁电存储单元1400的双向加压，从而利用铁电材料层的性质进行数据存储。
112.在其他具体实施方式中，还可以在所述竖直晶体管的第二掺杂区1321上形成磁性存储单元，所述磁性存储单元包括磁性隧道结，所述磁性隧道结包括固定层、自由层以及位于所述固定层和自由层之间的介质层。所述固定层连接至所述第二掺杂区1321。
113.在其他具体实施方式中，还可以形成其他结构或类型的存储单元，以形成对应的存储器。
114.上述存储器及其形成方法，采用竖直型晶体管作为与存储单元连接的控制晶体管，以及与所述控制晶体管连接的埋入型的位线，可以提高存储器的存储密度。