采样电路、采样阵列、存算一体芯片以及电子设备的制作方法

1.本发明涉及集成电路技术领域，尤其涉及一种采样电路、采样阵列、存算一体芯片以及电子设备。


背景技术：

2.近年来，为了解决传统冯诺依曼计算体系结构的存储墙瓶颈，存算一体芯片架构得到人们的广泛关注，其基本思想是直接利用存储器进行计算，从而减少甚至消除存储器与处理器之间的数据传输，降低功耗的同时提高性能。
3.存算一体芯片架构被认为是目前解决大数据实时智能处理的高能效硬件平台之一，其采用存算一体单元阵列进行存内运算，而后利用采样阵列中的采样电路将存算一体单元列的运算结果转换成电压值并保存在采样电容上，用于后续的adc进行量化，采样阵列由多个采样电路组成，采样电路之间的匹配度越高，阵列的读出精度越高，运算精度越高。
4.现有采样电路的电路结构如图1所示，通过一个典型的跨阻放大器(tia)实现电流到电压的转换，并把电压采样到电容cs上,输出电压vx
‑
vy＝(vref
‑
i_inx
×
r1)
‑
(vref
‑
i_iny
×
r2),假设r1＝r2，则vx
‑
vy＝r1
×
(i_iny
‑
i_inx)。由于生产过程中的工艺偏差，运放会存在失调，电阻也会存在失配，使得vx
‑
vy＝(i_iny
×
(r2 rmy) vosy)
‑
(i_inx
×
(r1 rmx) vosx),其中，rmy表示电阻r2的失配，rmx表示电阻r1的失配，vosy表示op2的失调，vosx表示op1的失调。如果选用合适的类型和尺寸，电阻的失调会很小,可以达到千分之一，所以rmx和rmy可以忽略，而vosy和vosx的偏差，与运放里面差分输入管之间的失调、差分负载管之间的失调有关，很难做到很小，典型值为几mv是几十mv,这大大降低了采样阵列中各采样电路之间的匹配度，使阵列读出的精度下降，不能满足高精度运算的需求。


技术实现要素：

5.针对现有技术中的问题，本发明提供一种采样电路，能够至少部分地解决现有技术中存在的问题。
6.为了实现上述目的，本发明采用如下技术方案：
7.第一方面，提供一种采样电路，采用差分结构，包括：第一电压钳位电路、第二电压钳位电路、第一负载电阻、第二负载电阻、第一采样电容、第二采样电容、第一开关以及第二开关；
8.第一输入电流通过该第一电压钳位电路加载在该第一负载电阻上；第二输入电流通过该第二电压钳位电路加载在该第二负载电阻上；该第一采样电容一端通过该第一开关连接在该第一电压钳位电路与该第一负载电阻之间，该第二采样电容一端通过该第二开关连接在该第二电压钳位电路与该第二负载电阻之间。
9.进一步地，采样电路还包括：第三开关以及第四开关，该第一采样电容的另一端通过该第三开关连接在该第二电压钳位电路与该第二负载电阻之间；该第二采样电容的另一端通过该第四开关连接在该第一电压钳位电路与该第一负载电阻之间。
10.进一步地，该第一采样电容的另一端接入第一参考电压，该第二采样电容的另一端接入该第一参考电压。
11.进一步地，该第一负载电阻与该第二负载电阻均连接电源。
12.进一步地，该第一负载电阻与该第二负载电阻均接地。
13.进一步地，该第一电压钳位电路包括：第一运算放大器以及第一mos管；该第一运算放大器的反相输入端连接该第一mos管的源极并作为第一电流输入端，正相输入端接入基准电压，该第一运算放大器的输出端连接该第一mos管的栅极，该第一mos管的漏极连接该第一负载电阻；
14.该第二电压钳位电路包括：第二运算放大器以及第二mos管；该第二运算放大器的反相输入端连接该第二mos管的源极并作为第二电流输入端，正相输入端接入该基准电压，该第二运算放大器的输出端连接该第二mos管的栅极，该第二mos管的漏极连接该第二负载电阻。
15.进一步地，该负载电阻包括多个电阻以及至少一个开关，该开关用于控制多个电阻的连接拓扑，实现负载电阻阻值调节。
16.第二方面，提供一种采样阵列，包括：多个如上述的采样电路。
17.第三方面，提供一种存算一体芯片，包括：依次连接的输入转换电路、存算一体单元阵列、如上述的采样电路以及输出转换电路。
18.进一步地，该输入转换电路采用电流舵型dac，该电流舵型dac中的负载电阻与该采样电路中的负载电阻采用同一类型电阻实现。
19.第四方面，提供一种电子设备，包括：如上述的采样电路或上述的存算一体芯片。
20.本发明实施例提供的采样电路，采用差分结构，包括：第一电压钳位电路、第二电压钳位电路、第一负载电阻、第二负载电阻、第一采样电容、第二采样电容、第一开关以及第二开关，第一输入电流通过该第一电压钳位电路加载在该第一负载电阻上；第二输入电流通过该第二电压钳位电路加载在该第二负载电阻上；该第一采样电容一端通过该第一开关连接在该第一电压钳位电路与该第一负载电阻之间，该第二采样电容一端通过该第二开关连接在该第二电压钳位电路与该第二负载电阻之间，没有引入放大器的失调，使得采样电压误差仅由负载电阻的失配决定，电阻的失配在目前的工艺条件下，选择适当的电阻类型和尺寸可以做到很小，远远小于mos管的失配，另外，差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分adc很好的匹配，提高了采样阵列中各采样电路之间的匹配度，使阵列读出的精度提高，满足高精度运算的需求。
21.为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
22.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
23.图1为现有存算一体芯片的采样电路的电路图；
24.图2示出了本发明实施例中一种采样电路的电路结构图；
25.图3示出了图2中的非采样阶段的采样电路的电路图；
26.图4示出了图2中的采样阶段的采样电路的电路图；
27.图5示出了图2中的采样电路对单输入进行采样的电路图；
28.图6示出了本发明实施例中采样电路中电压钳位电路中运放的电路图一；
29.图7示出了本发明实施例中采样电路中电压钳位电路中运放的电路图二；
30.图8示出了本发明实施例中采样电路中电压钳位电路中运放的电路图三；
31.图9示出了本发明实施例中采样电路中电压钳位电路中运放的电路图四；
32.图10示出了本发明实施例中另一种采样电路的电路结构图；
33.图11示出了图10中的非采样阶段的采样电路的电路图；
34.图12示出了另一种可以对单输入进行采样的电路图；
35.图13示出了一个采样电路对应一个adc电路时的电路图；
36.图14和图15示出了两个采样电路共用一个adc电路时的电路图；
37.图16为本发明实施例中存算一体芯片的电路结构图；
38.图17为本发明实施例中采样阵列的一种电路结构图。
具体实施方式
39.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
40.本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd
‑
rom、光学存储器等)上实施的计算机程序产品的形式。
41.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
42.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
43.在电子电路中，经常需要将电流量化为数字码的情形，比如，存算一体芯片需要将存储单元列的模拟电流量通过adc(模数转换器)量化成数字码，用于后续处理，一个存储单元列对应一个adc。为了节省功耗，多个存储单元列可以共用一个adc，也可以用一个差分adc对2列存储单元列的输出进行量化。
44.此时，在adc前端需要设置采样电路，采样电路的作用是把电流模拟量转换成电压值，并保存在采样电路中的电容上，用于后续的adc进行量化。
45.图2示出了本发明实施例中一种采样电路的电路结构图；如图2所示，该采样电路采用差分结构，包括：电压钳位电路11、电压钳位电路12、负载电阻r1、负载电阻r2、采样电容cs1、采样电容cs2、开关s1以及开关s4；
46.输入电流i_inx通过电压钳位电路11加载在负载电阻r1上；输入电流i_iny通过电压钳位电路12加载在该负载电阻r2上；采样电容cs1一端通过开关s1连接在电压钳位电路11与负载电阻r1之间，采样电容cs2一端通过开关s4连接在电压钳位电路12与负载电阻r2之间。
47.adc量化的一般都是模拟电压值，为了方便adc量化，采样电路先将模拟电流值转换成模拟电压值。
48.其中，x、y点是采样电路的2个电流输入端，vx、vy是输出端，流过负载电阻r1、r2的电流由x、y点的输入电流来决定，vx＝i_inx
×
r1，vy＝i_iny
×
r2，如果选用合适的类型和尺寸，电阻的失配很小,可以达到千分之一，所以r1和r2之间的失配以忽略，r1约等于r2,所以vx
‑
vy＝(i_inx
‑
i_iny)
×
r1。
49.通过采用上述技术方案，没有引入放大器的失调，使得采样电压误差仅由负载电阻的失配决定，电阻的失配在目前的工艺条件下，选择适当的电阻类型和尺寸可以做到很小，远远小于mos管的失配，另外，差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分adc很好的匹配，提高了采样阵列中各采样电路之间的匹配度，满足高精度运算的需求。其中，采样阵列中包括多个采样电路。
50.在一个可选的实施例中，继续参见图2，该负载电阻r1与该负载电阻r2均连接电源。
51.在另一个可选的实施例中，该负载电阻r1与该负载电阻r2均可以接地。
52.值得说明的是，在对存储单元列进行采样时，由于是从存储单元往外拉电流，i_inx和i_iny是负电流，r1和r2连接电源，参见图2。如果在i_inx和i_iny是正电流的其他应用场合，r1和r2接地。
53.在一个可选的实施例中，继续参见图2，采样电路还包括：开关s2以及开关s3，采样电容cs1的另一端通过开关s2连接在该电压钳位电路12与负载电阻r2之间；采样电容cs2的另一端通过开关s3连接在该电压钳位电路11与负载电阻r1之间。
54.在一个可选的实施例中，参见图3，电压钳位电路11包括：运算放大器op3以及mos管m1；该运算放大器op3的反相输入端连接该mos管m1的源极并作为第一电流输入端x，正相输入端接入基准电压vref，该运算放大器op3的输出端连接该mos管m1的栅极，该mos管m1的漏极连接该负载电阻r1；
55.电压钳位电路12包括：运算放大器op4以及mos管m2；该运算放大器op4的反相输入端连接该mos管m2的源极并作为第二电流输入端y，正相输入端接入该基准电压vref，该运算放大器op4的输出端连接该mos管m2的栅极，该mos管m2的漏极连接该负载电阻r2。
56.其中，通过运算放大器的负反馈把x和y点钳位在基准电压值vref，保持x,y点电压值的稳定，有助于减小存储单元列电流的失配。另外，由于运算放大器用于钳位，并未对负载电阻上的电流产生影响，因此，不会对采样电路的失配产生影响。
57.采样阶段，开关s1、s2、s3、s4闭合，参见图4，采样电路进行采样，经过一段时间，采样电容cs1的a端和采样电容cs2的c端被充电到(i_inx
×
r1),采样电容cs1的b端和采样电
容cs2的d端被充电到(i_iny
×
r2),采样结束，开关s1、s2、s3、s4断开，断开状态参见图3，如此将模拟电流值转化成了模拟电压值，并且把电荷保存在了采样电容cs1和cs2上，cs1和cs2上的电荷用于后续adc的量化。
58.值得说明的是，本发明实施例提供的采样电路除了可以进行差分采样，还可以对1个输出进行采样，具体参见图5，该采样电路的一个输入端x连接存储单元列1的输出，另一个输入端y接入基准电流iref,如此，就可以实现对1列存储单元列的输出进行采样。
59.值得说明的是，本发明实施例中，电压钳位电路中的放大器可以采用如图6至图9任一图所示的电路结构。
60.在一个可选的实施例中，参见图10和图11，采样电容cs1和采样电容cs2的另一端均接入参考电压vr(vr可以是0
‑
vdd之间的任何值，可以根据adc的参考电压进行合理的选取)。
61.通过采用上述技术方案，能够有效减少开关数量，进一步降低控制复杂度以及电路元器件数量。
62.在一个可选的实施例中，本发明实施例提供的采样电路还可以对一个存储单元列的输出进行采样，电路结构如图12所示。
63.通过采样上述技术方案，能够在对单信号进行采样时提高精度。
64.在一个可选的实施例中，负载电阻包括多个电阻以及至少一个开关，开关用于控制多个电阻的连接拓扑，通过控制多个电阻串并联，实现负载电阻阻值调节。
65.值得说明的是，本发明实施例中，负载电阻的阻值以及采样电容的电容值根据应用场景进行选取，各开关是由时序逻辑控制，在对2个输入进行采样时，adc将两个电容之间的电压差转换为数字码。
66.另外，开关s1～s4选用相同的开关，比如mos开关或者自举开关，r1和r2选用相同的电阻，cs1和cs2选用相同的电容，op3和op4选用相同的运放，m1和m2选用相同的晶体管。
67.在一个可选的实施例中，一个采样电路对应一个adc电路，电路连接关系参见图13，该adc是一种差分采样adc。
68.在另一个可选的实施例中，多个采样电路对应一个adc电路，采样阶段，由于采样阵列中的各采样电路相互独立，所以采样阵列内所有的采样电路可以同时进行采样，这样可以缩短采样时间，提高采样速度。采样完成后，采样阵列中采样电路里的电容根据时序控制依次连接到adc的输入端进行量化，如图14所示，adc对采样电路1里的电容上的电荷进行量化，vip
‑
vin＝2(vx1
‑
vy1)，下一个时钟周期，adc对采样电路2里的电容上的电荷进行量化,如图15所示，vip
‑
vin＝2(vx2
‑
vy2)。
69.本发明实施例还提供了一种采样阵列，包括：多个如上述的采样电路。
70.通过采样上述的采样电路，提高了采样阵列的匹配度，进一步提高采样精度。
71.本发明实施例还提供了一种存算一体芯片，包括：依次连接的输入转换电路、存算一体单元阵列、如上述的采样电路以及输出转换电路。
72.具体地，参见图16，输入转换电路可以是dac模块，用于将数字输入信号转换为模拟信号，传输至存储单元阵列，存储单元阵列用于对模拟信号进行乘加运算。
73.待运算信号可为数字信号，具有多个数字位，每一个数字位均通过一个dac转换为模拟信号，多个数字位通过多个dac分别转换为多个模拟信号，多个模拟信号分别输入存储
单元阵列对应的多个字线wl，经存储单元阵列进行模拟向量
‑
矩阵乘法运算后，存储单元阵列输出端对应的采样阵列中的采样电路对对应列的电流进行采样，将电流信号转化为电压信号后，adc将电压信号转换为数字量输出。
74.通过采用上述采样电路，没有引入放大器的失调，使得采样电压误差仅由负载电阻的失配决定，电阻的失配在目前的工艺条件下，选择适当的电阻类型和尺寸可以做到很小，远远小于mos管的失配，另外，差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分adc很好的匹配，提高了采样阵列中各采样电路之间的匹配度，满足高精度运算的需求。其中，采样阵列中包括多个采样电路。
75.在一个可选的实施例中，参见图17，采样阵列还可以包括多路选择器mux，该多路选择器一端连接多个输入，输出端连接至一个采样电路，以便复用该采样电路对多个输入进行分时进行采样，提高采样电路的利用率。
76.在一个可选的实施例中，存算一体芯片可采用电流舵型dac，该电流舵型dac中的负载电阻与该采样电路中的负载电阻采用同一类型电阻实现。
77.值得说明的是，本发明实施例中的采样电路需要和存储单元列一一对应，用来提高并行度，使得所有存储单元列可以同时进行采样，缩短等效的采样时间。当然，在一些特定场合，也可以是多个存储单元列分时复用一个采用电路，以减少采样电路的数量，进而减小电路规模以及能耗。
78.其中，多个采样电路构成采样阵列，采样阵列中各采样电路的性能需要尽可能一致，因此，采样电路之间的mismatch(失配)值大小是adc转换精度的关键，需要控制采样阵列引入的mismatch，以满足阵列电流读出精度的要求。
79.在一个可选的实施例中，adc可以是saradc，也可以是流水线adc、flashadc、sigma
‑
delta adc等，本发明实施例对此不作限制。
80.综上所述，由公式vx
‑
vy＝(i_inx
‑
i_iny)
×
r1可知，采样阵列中采样电路之间的采样电压误差仅由电阻r的mismatch(失配)决定，而电阻r的mismatch在目前的工艺条件下，选择适当的电阻类型和尺寸可以做到很小，远远小于mos管的mismatch(失配)。差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分adc很好的匹配。
81.在存算一体芯片工作的时候，存储单元的电流变化范围非常宽，可以从几十na到几十μa，而adc的量化范围一般是固定的或者在很小范围内可调，为了提高量化精度，可以通过动态调整采样电路中负载电阻的阻值，来适应存储单元的电流变化，使得vx
‑
vy在不超过adc输入范围的情况下，尽量的大，从而提高了量化精度。电阻调节可由逻辑单元来控制，根据电流范围进行调节。比如，若输入一个1微安的电流，可将电阻调制至10k，下一个时刻，若输入一个10微安范围的电流，电阻可以调节为1k，以便最大限定利用adc的量程
82.存储单元的前级的电流舵型dac的负载电阻可以选择和上述电路中的电阻同样的类型，这样就可以消除电阻r的process对整个信号通道(dac
‑
mem cell
‑
adc)增益的影响。
83.本发明实施例还提供了一种电子设备，包括：如上述的采样电路或上述的存算一体芯片。电子设备例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。
84.在一个典型的实例中电子设备具体包括存储器、处理器以及存储在存储器上并可
在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述存算一体芯片并行工作的流水线控制方法的步骤。
85.还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
86.本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
87.以上所述仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。