半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管(finfet)在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种环绕栅(gate-all-around，gaa)结构的场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流，从而提高了半导体器件的性能。
3.然而，半导体结构的性能仍然需要改善。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以减小器件的电压损失，提高半导体结构的性能。
5.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括沿第一方向排布的若干第一区，以及位于相邻所述第一区之间的第二区；位于所述第一区和第二区表面的源漏掺杂层；位于所述第二区上的若干沟道柱；位于每个所述沟道柱侧壁面以及所述第二区的源漏掺杂层表面的栅极结构；位于每个所述第一区的源漏掺杂层上的第一电互连结构，所述第一电互连结构与所述源漏掺杂层电互连；若干第二电互连结构，所述若干第二电互连结构位于所述第二区的源漏掺杂层表面的栅极结构上，每个所述第二电互连结构与1个沟道柱的侧壁面上的栅极结构电互连，并且，所述第二电互连结构与该沟道柱沿第二方向排布，所述第二方向与所述第一方向之间互相垂直。
6.可选的，在沿所述第一方向上，所述相邻第一区的第一电互连结构之间的间距范围为100纳米至1500纳米。
7.可选的，所述第二区包括若干沟道区，每个所述沟道区中具有1个所述沟道柱，以及与该沟道柱侧壁面的栅极结构电互连的1个第二电互连结构。
8.可选的，所述若干沟道区沿所述第一方向和第二方向呈阵列排布。
9.可选的，所述第二区包括沿所述第二方向排布的第一电互连区、第一沟道区、第二沟道区和第二电互连区，所述第一沟道区和第二沟道区位于所述第一电互连区和第二电互连区之间，所述第一沟道区与所述第一电互连区相邻，所述第二沟道区与所述第二电互连区相邻，所述若干沟道柱分别位于所述第一沟道区上和所述第二沟道区上，所述若干第二电互连结构分别位于所述第一电互连区和第二电互连区上，并且，位于所述第一电互连区上的第二电互连结构，与位于所述第一沟道区上的沟道柱侧壁面上的栅极结构电互连，位于所述第二电互连区上的第二电互连结构，与位于所述第二沟道区上的沟道柱侧壁面上的
栅极结构电互连。
10.可选的，位于所述第一沟道区上的若干沟道柱沿所述第一方向排布，位于所述第二沟道区上的若干沟道柱沿所述第一方向排布。
11.可选的，所述栅极结构包括：位于所述沟道柱侧壁面和所述第二区的源漏掺杂层表面的栅介质层，位于所述栅介质层表面的功函数层，以及位于所述功函数层表面的栅电极层。
12.可选的，位于所述第二区的各栅介质层相连、各功函数层相连，并且，各栅电极层相连。
13.可选的，所述栅极结构还包括：位于所述栅介质层和沟道柱侧壁面之间的过渡层。
14.可选的，还包括：位于每个所述沟道柱顶部表面的第三电互连结构，所述第三电互连结构与所述沟道柱电互连。
15.可选的，还包括：位于所述第一区和第二区的源漏掺杂层表面的第一介质层，并且，所述第一介质层还位于所述栅极结构与所述源漏掺杂层之间。
16.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括沿第一方向排布的若干第一区，以及位于相邻所述第一区之间的第二区；在所述第一区和第二区表面形成源漏掺杂层；在所述第二区上形成若干沟道柱；在每个所述沟道柱侧壁面以及所述第二区的源漏掺杂层表面形成栅极结构；在每个所述第一区的源漏掺杂层上形成第一电互连结构，所述第一电互连结构与所述源漏掺杂层电互连；在所述第二区的源漏掺杂层表面的栅极结构上形成若干第二电互连结构，每个所述第二电互连结构与1个沟道柱的侧壁面上的栅极结构电互连，并且，所述第二电互连结构与该沟道柱沿第二方向排布，所述第二方向与所述第一方向之间互相垂直。
17.可选的，所述第二区包括若干沟道区，每个所述沟道区中具有1个所述沟道柱，以及与该沟道柱侧壁面的栅极结构电互连的1个第二电互连结构。
18.可选的，所述若干沟道区沿所述第一方向排布。
19.可选的，所述若干沟道区沿所述第一方向和第二方向呈阵列排布。
20.可选的，所述第二区包括沿所述第二方向排布的第一电互连区、第一沟道区、第二沟道区和第二电互连区，所述第一沟道区和第二沟道区位于所述第一电互连区和第二电互连区之间，所述第一沟道区与所述第一电互连区相邻，所述第二沟道区与所述第二电互连区相邻，所述若干沟道柱分别位于所述第一沟道区上和所述第二沟道区上，所述若干第二电互连结构分别位于所述第一电互连区和第二电互连区上，并且，位于所述第一电互连区上的第二电互连结构，与位于所述第一沟道区上的沟道柱侧壁面上的栅极结构电互连，位于所述第二电互连区上的第二电互连结构，与位于所述第二沟道区上的沟道柱侧壁面上的栅极结构电互连。
21.可选的，还包括：在每个所述沟道柱顶部表面形成第三电互连结构，所述第三电互连结构与所述沟道柱电互连。
22.可选的，还包括：在形成所述沟道柱之后，在形成所述栅极结构之前，在所述第一区和第二区的源漏掺杂层表面形成第一介质层。
23.与现有技术相比，本发明的技术方案具有以下有益效果：
24.本发明技术方案提供的半导体结构中，由于在沿所述第一方向上，所述第二区位
于相邻的所述第一区之间，还包括位于每个所述第一区的源漏掺杂层上的第一电互连结构，以及位于所述第二区上的若干沟道柱和第二电互连结构，并且，所述第二电互连结构与所述沟道柱沿第二方向排布，因此，能够使所述第二区中各沟道柱与所述第一电互连结构之间的间距更为平衡，从而，减少了所述第二区中各沟道柱与所述第一电互连结构之间的间距差异。因此，当向所述第一电互连结构施加电压时，能够减少传递至各器件区中器件的电压损失，使器件的电学性能更为均衡，从而提高了半导体结构的性能。
25.进一步，由于所述第一沟道区与所述第一电互连区相邻，所述第二沟道区与所述第二电互连区相邻，并且，所述若干沟道柱分别位于所述第一沟道区上和所述第二沟道区上，所述若干第二电互连结构分别位于所述第一电互连区和第二电互连区上，因此，在所述第二方向上，增加了所述第二电互连结构之间的间距，从而，减小了所述第二电互连结构之间形成的寄生电容，更好地提高了半导体结构的性能。
附图说明
26.图1至图2是一种半导体结构的结构示意图；
27.图3至图10是本发明实施例的半导体结构形成方法各步骤的结构示意图；
28.图11至图18是本发明另一实施例的半导体结构形成方法各步骤的结构示意图。
具体实施方式
29.如背景技术所述，半导体器件的性能仍然需要改善。现结合具体的实施例进行分析说明。
30.请参考图1和图2，图1是一种半导体结构的剖面结构示意图，图2是图1中沿a方向的俯视结构示意图，所述半导体结构包括：衬底10，所述衬底10包括沿第一方向x排布的第一区i、第二区ii和第三区iii；位于所述第一区i、第二区ii和第三区iii表面的源漏掺杂层11；位于所述第一区i的源漏掺杂层11上的第一导电插塞12，所述第一导电插塞12与所述源漏掺杂层11电互连；位于所述第二区ii的源漏掺杂层11上的若干沟道柱13，以及位于每个所述沟道柱13顶部表面的第二导电插塞14，所述若干沟道柱13沿所述第一方向x排布；位于所述源漏掺杂层11表面、所述第一导电插塞12底部侧壁面以及所述沟道柱13底部侧壁面的第一介质层15；位于所述沟道柱13侧壁面及所述第三区iii的第一介质层15表面的栅极结构16；位于所述第三区iii的栅极结构16表面的第二导电插塞17；包围所述第一导电插塞12、第二导电插塞14、第三导电插塞17、沟道柱13以及栅极结构15的第二介质层18。
31.需要说明的是，为了便于理解，图2中未表示出所述第二介质层18。
32.在上述结构中，通过向所述第一导电插塞12、第二导电插塞14和第三导电插塞17施加或者停止施加电压，能够使所述第二区ii中的器件工作。
33.然而，由于沿所述第一方向x，在所述第二区ii中的各器件与所述第一导电插塞12之间的距离不同，当向所述第一导电插塞12施加电压时，会导致与所述第一导电插塞12之间间距较大的器件，具有较大的电压损失，从而，使得所述器件的性能出现偏差，甚至引起所述器件的误操作，进而，导致所述半导体结构的性能较差。
34.为解决所述技术问题，本发明实施例提供一种半导体结构，通过在沿所述第一方向上，使所述第二区位于相邻的所述第一区之间，以及位于每个所述第一区的源漏掺杂层
上的第一电互连结构，位于所述第二区上的若干沟道柱和第二电互连结构，并且，所述第二电互连结构与所述沟道柱沿第二方向排布，从而，提高了半导体结构的性能。
35.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
36.图3至图10是本发明实施例的半导体结构形成方法各步骤的结构示意图。
37.请参考图3和图4，图3是本发明实施例的半导体结构的俯视结构示意图，图4是图3中沿a-a1方向上的剖面结构示意图，提供衬底100，所述衬底100包括沿第一方向x排布的若干第一区i，以及位于相邻所述第一区i之间的第二区ii；在所述第一区i和第二区ii表面形成源漏掺杂层110。
38.所述衬底100的材料为半导体材料。
39.在本实施例中，所述衬底100的材料为硅。
40.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
41.形成所述源漏掺杂层110的工艺包括外延生长工艺。
42.在本实施例中，在外延生长形成所述源漏掺杂层110的同时，对所述源漏掺杂层110实施原位掺杂。
43.当后续形成的栅极结构用于形成p型器件时，所述源漏掺杂层110的材料包括硅、锗或硅锗；所述掺杂离子为p型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
44.当后续形成的栅极结构用于形成n型器件时，所述源漏掺杂层110的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为n型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
45.在本实施例中，所述第二区i包括若干沟道区101，并且，所述若干沟道区101沿所述第一方向x排布。
46.在其他实施例中，所述若干沟道区沿所述第一方向和第二方向呈阵列排布，所述第二方向与所述第一方向之间互相垂直。
47.请参考图5和图6，图5是在图3基础上的结构示意图，图6是在图4基础上的结构示意图，在所述第二区ii上形成若干沟道柱120。
48.在本实施例中，在形成所述若干沟道柱120的同时，在所述沟道柱120顶面形成阻挡层121。
49.形成所述若干沟道柱120和阻挡层121的方法包括：在所述源漏掺杂层110表面形成沟道柱材料层(未图示)；在所述沟道柱材料层表面形成阻挡材料层(未图示)；在所述阻挡材料层表面形成沟道柱掩膜层(未图示)，所述沟道柱掩膜层暴露出部分所述阻挡材料层表面；以所述沟道柱掩膜层为掩膜，刻蚀所述阻挡材料层和沟道柱材料层，直至暴露出所述源漏掺杂层110表面。
50.形成所述沟道柱材料层的工艺包括沉积工艺或者外延生长工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等。
51.刻蚀所述沟道柱材料层的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
52.形成所述阻挡材料层的工艺包括沉积工艺、外延生长工艺或氧化工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等，所述氧化工艺例如是热氧化工艺
等。
53.在本实施例中，形成所述阻挡材料层的工艺包括热氧化工艺。
54.所述沟道柱120的材料为半导体材料。
55.在本实施例中，所述沟道柱120的材料为硅。
56.在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
57.在其他实施例中，不形成所述阻挡层。
58.在本实施例中，在形成若干所述沟道柱120和阻挡层121后，去除所述沟道柱掩膜层。
59.在本实施例中，每个所述沟道区101中具有1个所述沟道柱120，以及后续形成的与该沟道柱侧壁面的栅极结构电互连的1个第二电互连结构。
60.在本实施例中，在形成所述沟道柱120后，在所述第一区i和第二区ii的源漏掺杂层110表面形成第一介质层130。
61.所述第一介质层130的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
62.在本实施例中，所述第一介质层130的材料为氧化硅。
63.在本实施例中，形成所述第一介质层130的工艺包括沉积工艺、旋涂工艺或者氧化工艺。
64.请参考图7和图8，图7是在图5基础上的结构示意图，图8是在图6基础上的结构示意图，在每个所述沟道柱120侧壁面以及所述第二区ii的源漏掺杂层110表面形成栅极结构140。
65.具体而言，在本实施例中，在所述第二区ii的第一介质层130表面形成所述栅极结构140。
66.在本实施例中，所述栅极结构140包括：位于所述沟道柱120侧壁面和所述第二区ii的源漏掺杂层110表面的栅介质层141，位于所述栅介质层141表面的功函数层142，以及位于所述功函数层142表面的栅电极层143。
67.在本实施例中，位于所述第二区ii的各栅介质层141相连、各功函数层142相连，并且，各栅电极层143相连。
68.在其他实施例中，位于所述第二区的各栅介质层之间不相连、各功函数层之间不相连，并且，各栅电极层之间不相连。
69.在本实施例中，所述栅介质层141的材料为高介电常数(k值大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述栅介质层的材料包括氧化硅。
70.所述功函数层142的材料包括氮化钛。
71.所述栅电极层143的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
72.在本实施例中，所述栅电极层143的材料为钨。
73.在本实施例中，所述栅极结构140还包括：位于所述栅介质层141和沟道柱120侧壁
面之间的过渡层144。
74.在本实施例中，所述过渡层144的材料包括氧化物。
75.在本实施例中，形成所述栅极结构140的方法包括：在所述若干沟道柱120表面，以及所述第二区ii的第一介质层130表面形成初始栅极结构(未图示)；形成所述初始栅极结构后，在所述第一介质层130表面形成第二介质层150，所述第二介质层150覆盖部分所述初始栅极结构侧壁面；以所述第二介质层150为掩膜，刻蚀所述初始栅极结构，直至暴露出所述阻挡层121表面以及所述沟道柱120的部分侧壁面。
76.所述第二介质层150的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
77.在本实施例中，所述第二介质层150的材料为氧化硅。
78.在本实施例中，形成所述第二介质层150的工艺包括沉积工艺、旋涂工艺或者氧化工艺。
79.在本实施例中，刻蚀所述初始栅极结构的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
80.在本实施例中，在形成所述栅极结构140之后，去除所述阻挡层121。
81.请参考图9和图10，图9是在图7基础上的结构示意图，图10是在图8基础上的结构示意图，在每个所述第一区i的源漏掺杂层110上形成第一电互连结构161，所述第一电互连结构161与所述源漏掺杂层110电互连；在所述第二区ii的源漏掺杂层110表面的栅极结构140上形成若干第二电互连结构162，每个所述第二电互连结构162与1个沟道柱120的侧壁面上的栅极结构140电互连，并且，所述第二电互连结构162与该沟道柱120沿第二方向y排布。
82.在本实施例中，在每个所述沟道柱120顶部表面形成第三电互连结构163，所述第三电互连结构163与所述沟道柱120电互连。
83.在本实施例中，在形成所述第一电互连结构161、第二电互连结构162以及第三电互连结构163之前，在所述第二介质层150表面形成第三介质层170，所述第三介质层170表面高于所述沟道柱120顶面。
84.需要说明的是，为了便于理解，在图9中未示意出所述第三介质层170。
85.在本实施例中，形成所述第三介质层170的工艺包括沉积工艺或者旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或原子层沉积工艺等。
86.所述第三介质层170的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
87.在本实施例中，所述第三介质层170的材料为氧化硅。
88.在本实施例中，形成所述第一电互连结构161的方法包括：在所述第一区i的第一介质层130、第二介质层150和第三介质层170内形成第一开口(未图示)，所述第一开口暴露出所述源漏掺杂层110表面；在所述第一开口内形成所述第一电互连结构161。
89.在本实施例中，所述第一电互连结构161的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
90.在本实施例中，形成所述第二电互连结构162的方法包括：在每个所述沟道区101上的第二介质层150和第三介质层170内形成第二开口(未图示)，在所述第二开口内形成所
述第二电互连结构162。
91.在本实施例中，所述第二电互连结构162的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
92.在本实施例中，形成所述第三电互连结构163的方法包括：在每个所述沟道柱120顶面的第三介质层170内形成第三开口(未图示)，所述第三开口暴露出所述沟道柱120顶面；在所述第三开口内形成所述第三电互连结构163。
93.在本实施例中，所述第三电互连结构163的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
94.在本实施例中，在沿所述第一方向x上，所述相邻第一区i的第一电互连结构161之间的间距m范围为100纳米至1500纳米。
95.相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图9和图10，包括：衬底100，所述衬底100包括沿第一方向x排布的若干第一区i，以及位于相邻所述第一区i之间的第二区ii；位于所述第一区i和第二区ii表面的源漏掺杂层110；位于所述第二区ii上的若干沟道柱120；位于每个所述沟道柱120侧壁面以及所述第二区i的源漏掺杂层110表面的栅极结构140；位于每个所述第一区i的源漏掺杂层110上的第一电互连结构161，与所述源漏掺杂层110电互连；若干第二电互连结构162，位于所述第二区ii的源漏掺杂层110表面的栅极结构140上，每个所述第二电互连结构162与1个沟道柱120的侧壁面上的栅极结构140电互连，并且，所述第二电互连结构162与该沟道柱120沿第二方向y排布，所述第二方向y与所述第一方向x之间互相垂直。
96.由于在沿所述第一方向x上，所述第二区ii位于相邻的所述第一区i之间，还包括位于每个所述第一区i的源漏掺杂层110上的第一电互连结构161，以及位于所述第二区ii上的若干沟道柱120和第二电互连结构162，并且，所述第二电互连结构162与所述沟道柱120沿第二方向y排布，因此，能够使所述第二区ii中各沟道柱120与所述第一电互连结构161之间的间距更为平衡，从而，减少了所述第二区ii中各沟道柱120与所述第一电互连结构161之间的间距差异。因此，当向所述第一电互连结构161施加电压时，能够减少传递至各器件区中器件的电压的损失，使器件的电学性能更为均衡，从而提高了半导体结构的性能。
97.所述衬底100的材料为半导体材料。
98.在本实施例中，所述衬底100的材料为硅。
99.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
100.在本实施例中，所述源漏掺杂层110内具有掺杂离子。
101.当所述栅极结构140用于形成p型器件时，所述源漏掺杂层110的材料包括硅、锗或硅锗；所述掺杂离子为p型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
102.当所述栅极结构140用于形成n型器件时，所述源漏掺杂层110的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为n型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
103.所述沟道柱120的材料为半导体材料。
104.在本实施例中，所述沟道柱120的材料为硅。
105.在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元
半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
106.在本实施例中，在沿所述第一方向x上，所述相邻第一区i的第一电互连结构161之间的间距m范围为100纳米至1500纳米。
107.所述间距m过大，则靠近所述第二区ii中间部分的沟道柱120仍然与所述第一电互连结构161之间的间距较大，不利于使所述第二区ii中各沟道柱120与所述第一电互连结构161之间的间距更为平衡；所述间距m过小，则第二区ii在所述第一方向x上的宽度较小，从而，在所述第二区ii中能形成的沟道柱120数量较少，不利提高半导体结构的集成度。因此，所述选择合适的间距m，即上述间距m，能够在提高半导体集成度的同时，进一步使所述第二区ii中各沟道柱120与所述第一电互连结构161之间的间距更为平衡，从而提高半导体结构的性能。
108.在本实施例中，所述第二区i包括若干沟道区101，并且，所述若干沟道区101沿所述第一方向x排布。
109.在本实施例中，每个所述沟道区101中具有1个所述沟道柱120，以及与该沟道柱120侧壁面的栅极结构140电互连的1个第二电互连结构162。
110.在其他实施例中，所述若干沟道区沿所述第一方向和第二方向呈阵列排布，并且，每个所述沟道区中具有1个所述沟道柱，以及与该沟道柱侧壁面的栅极结构电互连的1个第二电互连结构。
111.在本实施例中，所述栅极结构140包括：位于所述沟道柱120侧壁面和所述第二区ii的源漏掺杂层110表面的栅介质层141，位于所述栅介质层141表面的功函数层142，以及位于所述功函数层142表面的栅电极层143。
112.在本实施例中，位于所述第二区ii的各栅介质层141相连、各功函数层142相连，并且，各栅电极层143相连。
113.在其他实施例中，位于所述第二区的各栅介质层之间不相连、各功函数层之间不相连，并且，各栅电极层之间不相连。
114.在本实施例中，所述栅介质层141的材料为高介电常数(k值大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述栅介质层的材料包括氧化硅。
115.所述功函数层142的材料包括氮化钛。
116.所述栅电极层143的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
117.在本实施例中，所述栅电极层143的材料为钨。
118.在本实施例中，所述栅极结构140还包括：位于所述栅介质层141和沟道柱120侧壁面之间的过渡层144。
119.在本实施例中，所述过渡层144的材料包括氧化物。
120.在本实施例中，所述半导体结构还包括：位于每个所述沟道柱120顶部表面的第三电互连结构163，所述第三电互连结构163与所述沟道柱120电互连。
121.在本实施例中，所述第一电互连结构161的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
122.在本实施例中，所述第二电互连结构162的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
123.在本实施例中，所述第三电互连结构163的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
124.在本实施例中，所述半导体结构还包括：位于所述第一区i和第二区ii的源漏掺杂层110表面的第一介质层130，并且，所述第一介质层130还位于所述栅极结构140与所述源漏掺杂层110之间。
125.所述第一介质层130的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
126.在本实施例中，所述第一介质层130的材料为氧化硅。
127.在本实施例中，所述半导体结构还包括：位于所述第一介质层130表面的第二介质层150，所述第二介质层150覆盖所述栅极结构140侧壁面。
128.所述第二介质层150的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
129.在本实施例中，所述第二介质层150的材料为氧化硅。
130.在本实施例中，所述半导体结构还包括：位于所述第二介质层150表面的第三介质层170，所述第三介质层170表面高于所述沟道柱120顶面。
131.所述第三介质层170的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
132.在本实施例中，所述第三介质层170的材料为氧化硅。
133.图11至图18是本发明另一实施例的半导体结构的形成方法各步骤的结构示意图。
134.请参考图11和图12，图11是本发明另一实施例的半导体结构的俯视结构示意图，图12是图11中沿a-a1方向上的剖面结构示意图，提供衬底200，所述衬底200包括沿第一方向x排布的若干第一区i，以及位于相邻所述第一区i之间的第二区ii；在所述第一区i和第二区ii表面形成源漏掺杂层210。
135.所述衬底200的材料为半导体材料。
136.在本实施例中，所述衬底200的材料为硅。
137.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
138.形成所述源漏掺杂层210的工艺包括外延生长工艺。
139.在本实施例中，在外延生长形成所述源漏掺杂层210的同时，对所述源漏掺杂层210实施原位掺杂(in-situ doping)。
140.当后续形成的栅极结构用于形成p型器件时，所述源漏掺杂层210的材料包括硅、锗或硅锗；所述掺杂离子为p型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
141.当后续形成的栅极结构用于形成n型器件时，所述源漏掺杂层210的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为n型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
142.在本实施例中，所述第二区ii包括沿第二方向y排布的第一电互连区201、第一沟道区202、第二沟道区203和第二电互连区204，所述第一沟道区202和第二沟道区203位于所
述第一电互连区201和第二电互连区204之间，所述第一沟道区202与所述第一电互连区201相邻，所述第二沟道区203与所述第二电互连区203相邻，所述第二方向y与所述第一方向x之间互相垂直。
143.请参考图13和图14，图13是在图11基础上的结构示意图，图14是在图12基础上的结构示意图，在所述第二区ii上形成若干沟道柱220。
144.在本实施例中，在形成所述若干沟道柱220的同时，在所述沟道柱220顶面形成阻挡层221。
145.形成所述若干沟道柱220和阻挡层221的方法包括：在所述源漏掺杂层210表面形成沟道柱材料层(未图示)；在所述沟道柱材料层表面形成阻挡材料层(未图示)；在所述阻挡材料层表面形成沟道柱掩膜层(未图示)，所述沟道柱掩膜层暴露出部分所述阻挡材料层表面；以所述沟道柱掩膜层为掩膜，刻蚀所述阻挡材料层和沟道柱材料层，直至暴露出所述源漏掺杂层210表面。
146.形成所述沟道柱材料层的工艺包括沉积工艺或者外延生长工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等。
147.刻蚀所述沟道柱材料层的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
148.形成所述阻挡材料层的工艺包括沉积工艺、外延生长工艺或氧化工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等，所述氧化工艺例如是热氧化工艺等。
149.在本实施例中，形成所述阻挡材料层的工艺包括热氧化工艺。
150.所述沟道柱220的材料为半导体材料。
151.在本实施例中，所述沟道柱220的材料为硅。
152.在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
153.在其他实施例中，不形成所述阻挡层。
154.在本实施例中，在形成若干所述沟道柱220和阻挡层221后，去除所述沟道柱掩膜层。
155.在本实施例中，所述若干沟道柱220分别位于所述第一沟道区202上和所述第二沟道区203上，后续形成的若干第二电互连结构分别位于所述第一电互连区201和第二电互连区204上，并且，位于所述第一电互连区201上的第二电互连结构，与后续形成的位于所述第一沟道区202上的沟道柱220侧壁面上的栅极结构电互连，位于所述第二电互连区204上的第二电互连结构，与后续形成的位于所述第二沟道区203上的沟道柱220侧壁面上的栅极结构电互连。
156.由于所述第一沟道区202与所述第一电互连区201相邻，所述第二沟道区203与所述第二电互连区204相邻，并且，所述若干沟道柱220分别位于所述第一沟道区202上和所述第二沟道区203上，所述若干第二电互连结构分别位于所述第一电互连区201和第二电互连区204上，因此，在所述第二方向y上，增加了所述第二电互连结构之间的间距，从而，减小了所述第二电互连结构之间形成的寄生电容，更好地提高了半导体结构的性能。
157.在本实施例中，位于所述第一沟道区202上的若干沟道柱220沿所述第一方向x排
布，位于所述第二沟道203区上的若干沟道柱220沿所述第一方向x排布。
158.在本实施例中，在形成所述沟道柱220后，在所述第一区i和第二区ii的源漏掺杂层210表面形成第一介质层230。
159.所述第一介质层230的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
160.在本实施例中，所述第一介质层230的材料为氧化硅。
161.在本实施例中，形成所述第一介质层230的工艺包括沉积工艺、旋涂工艺或者氧化工艺。
162.请参考图15和图16，图15是在图13基础上的结构示意图，图16是在图14基础上的结构示意图，在每个所述沟道柱220侧壁面以及所述第二区ii的源漏掺杂层210表面形成栅极结构240。
163.具体而言，在本实施例中，在所述第二区ii的第一介质层230表面形成所述栅极结构240。
164.在本实施例中，所述栅极结构240包括：位于所述沟道柱220侧壁面和所述第二区ii的源漏掺杂层210表面的栅介质层241，位于所述栅介质层241表面的功函数层242，以及位于所述功函数层242表面的栅电极层243。
165.在本实施例中，位于所述第二区ii的各栅介质层241相连、各功函数层242相连，并且，各栅电极层243相连。
166.在其他实施例中，位于所述第二区的各栅介质层之间不相连、各功函数层之间不相连，并且，各栅电极层之间不相连。
167.在本实施例中，所述栅介质层241的材料为高介电常数(k值大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述栅介质层的材料包括氧化硅。
168.所述功函数层242的材料包括氮化钛。
169.所述栅电极层243的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
170.在本实施例中，所述栅电极层243的材料为钨。
171.在本实施例中，所述栅极结构240还包括：位于所述栅介质层241和沟道柱220侧壁面之间的过渡层244。
172.在本实施例中，所述过渡层244的材料包括氧化物。
173.在本实施例中，形成所述栅极结构240的方法包括：在所述若干沟道柱220表面，以及所述第二区ii的第一介质层230表面形成初始栅极结构(未图示)；形成所述初始栅极结构后，在所述第一介质层230表面形成第二介质层250，所述第二介质层250覆盖部分所述初始栅极结构侧壁面；以所述第二介质层250为掩膜，刻蚀所述初始栅极结构，直至暴露出所述阻挡层221表面以及所述沟道柱220的部分侧壁面。
174.所述第二介质层250的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
175.在本实施例中，所述第二介质层250的材料为氧化硅。
176.在本实施例中，形成所述第二介质层250的工艺包括沉积工艺、旋涂工艺或者氧化
工艺。
177.在本实施例中，刻蚀所述初始栅极结构的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
178.在本实施例中，在形成所述栅极结构240之后，去除所述阻挡层221。
179.请参考图17和图18，图17是在图15基础上的结构示意图，图18是在图16基础上的结构示意图，在每个所述第一区i的源漏掺杂层210上形成第一电互连结构261，所述第一电互连结构261与所述源漏掺杂层210电互连；在所述第二区ii的源漏掺杂层210表面的栅极结构240上形成若干第二电互连结构262，每个所述第二电互连结构262与1个沟道柱220的侧壁面上的栅极结构240电互连，并且，所述第二电互连结构262与该沟道柱220沿第二方向y排布。
180.在本实施例中，在每个所述沟道柱220顶部表面形成第三电互连结构263，所述第三电互连结构263与所述沟道柱220电互连。
181.在本实施例中，在形成所述第一电互连结构261、第二电互连结构262以及第三电互连结构263之前，在所述第二介质层250表面形成第三介质层270，所述第三介质层270表面高于所述沟道柱220顶面。
182.需要说明的是，为了便于理解，在图17中未示意出所述第三介质层270。
183.在本实施例中，形成所述第三介质层270的工艺包括沉积工艺或者旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或原子层沉积工艺等。
184.所述第三介质层270的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
185.在本实施例中，所述第三介质层270的材料为氧化硅。
186.在本实施例中，形成所述第一电互连结构261的方法包括：在所述第一区i的第一介质层230、第二介质层250和第三介质层270内形成第一开口(未图示)，所述第一开口暴露出所述源漏掺杂层210表面；在所述第一开口内形成所述第一电互连结构261。
187.在本实施例中，所述第一电互连结构261的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
188.在本实施例中，形成所述第二电互连结构262的方法包括：在所述第一电互连区201和所述第二电互连区204上的第二介质层250和第三介质层270内形成若干第二开口(未图示)，在所述每个第二开口内形成1个所述第二电互连结构262。
189.在本实施例中，所述第二电互连结构262的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
190.在本实施例中，形成所述第三电互连结构163的方法包括：在每个所述沟道柱220顶面的第三介质层270内形成第三开口(未图示)，所述第三开口暴露出所述沟道柱220顶面；在所述第三开口内形成所述第三电互连结构263。
191.在本实施例中，所述第三电互连结构263的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
192.在本实施例中，在沿所述第一方向x上，所述相邻第一区i的第一电互连结构261之间的间距n范围为100纳米至1500纳米。
193.相应的，本发明另一实施例还提供一种上述形成方法所形成的半导体结构，请继
续参考图17和图18，包括：衬底200，所述衬底200包括沿第一方向x排布的若干第一区i，以及位于相邻所述第一区i之间的第二区ii；位于所述第一区i和第二区ii表面的源漏掺杂层210；位于所述第二区ii上的若干沟道柱220；位于每个所述沟道柱220侧壁面以及所述第二区i的源漏掺杂层210表面的栅极结构240；位于每个所述第一区i的源漏掺杂层210上的第一电互连结构261，所述第一电互连结构261与所述源漏掺杂层210电互连；若干第二电互连结构262，所述若干第二电互连结构262位于所述第二区ii的源漏掺杂层210表面的栅极结构240上，每个所述第二电互连结构262与1个沟道柱220的侧壁面上的栅极结构240电互连，并且，所述第二电互连结构262与该沟道柱220沿第二方向y排布，所述第二方向y与所述第一方向x之间互相垂直。
194.由于在沿所述第一方向x上，所述第二区ii位于相邻的所述第一区i之间，还包括位于每个所述第一区i的源漏掺杂层210上的第一电互连结构261，以及位于所述第二区ii上的若干沟道柱220和第二电互连结构262，并且，所述第二电互连结构262与所述沟道柱220沿第二方向y排布，因此，能够使所述第二区ii中各沟道柱220与所述第一电互连结构261之间的间距更为平衡，从而，减少了所述第二区ii中各沟道柱220与所述第一电互连结构261之间的间距差异。因此，当向所述第一电互连结构261施加电压时，能够减少传递至各器件区中器件的电压的损失，使器件的电学性能更为均衡，从而提高了半导体结构的性能。
195.所述衬底200的材料为半导体材料。
196.在本实施例中，所述衬底200的材料为硅。
197.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
198.在本实施例中，所述源漏掺杂层210内具有掺杂离子。
199.当所述栅极结构240用于形成p型器件时，所述源漏掺杂层210的材料包括硅、锗或硅锗；所述掺杂离子为p型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
200.当所述栅极结构240用于形成n型器件时，所述源漏掺杂层210的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为n型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
201.所述沟道柱220的材料为半导体材料。
202.在本实施例中，所述沟道柱220的材料为硅。
203.在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
204.在本实施例中，在沿所述第一方向x上，所述相邻第一区i的第一电互连结构261之间的间距n范围为100纳米至1500纳米。
205.所述间距n过大，则靠近所述第二区ii中间部分的沟道柱220仍然与所述第一电互连结构261之间的间距较大，不利于使所述第二区ii中各沟道柱220与所述第一电互连结构261之间的间距更为平衡；所述间距n过小，则第二区ii在所述第一方向x上的宽度较小，从而，在所述第二区ii中能形成的沟道柱220数量较少，不利提高半导体结构的集成度。因此，所述选择合适的间距n，即上述间距n，能够在提高半导体集成度的同时，进一步使所述第二区ii中各沟道柱220与所述第一电互连结构261之间的间距更为平衡，从而提高半导体结构
的性能。
206.在本实施例中，所述若干沟道柱220分别位于所述第一沟道区202上和所述第二沟道区203上，若干第二电互连结构分别位于所述第一电互连区201和第二电互连区204上，并且，位于所述第一电互连区201上的第二电互连结构，与位于所述第一沟道区202上的沟道柱220侧壁面上的栅极结构电互连，位于所述第二电互连区204上的第二电互连结构，与位于所述第二沟道区203上的沟道柱220侧壁面上的栅极结构电互连。
207.由于所述第一沟道区202与所述第一电互连区201相邻，所述第二沟道区203与所述第二电互连区204相邻，并且，所述若干沟道柱220分别位于所述第一沟道区202上和所述第二沟道区203上，所述若干第二电互连结构分别位于所述第一电互连区201和第二电互连区204上，因此，在所述第二方向y上，增加了所述第二电互连结构之间的间距，从而，减小了所述第二电互连结构之间形成的寄生电容，更好地提高了半导体结构的性能。
208.在本实施例中，位于所述第一沟道区202上的若干沟道柱220沿所述第一方向x排布，位于所述第二沟道203区上的若干沟道柱220沿所述第一方向x排布。
209.在本实施例中，所述栅极结构240包括：位于所述沟道柱220侧壁面和所述第二区ii的源漏掺杂层210表面的栅介质层241，位于所述栅介质层241表面的功函数层242，以及位于所述功函数层242表面的栅电极层243。
210.在本实施例中，位于所述第二区ii的各栅介质层241相连、各功函数层242相连，并且，各栅电极层243相连。
211.在其他实施例中，位于所述第二区的各栅介质层之间不相连、各功函数层之间不相连，并且，各栅电极层之间不相连。
212.在本实施例中，所述栅介质层241的材料为高介电常数(k值大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述栅介质层的材料包括氧化硅。
213.所述功函数层242的材料包括氮化钛。
214.所述栅电极层243的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
215.在本实施例中，所述栅电极层243的材料为钨。
216.在本实施例中，所述栅极结构240还包括：位于所述栅介质层141和沟道柱220侧壁面之间的过渡层244。
217.在本实施例中，所述过渡层244的材料包括氧化物。
218.在本实施例中，所述半导体结构还包括：位于每个所述沟道柱220顶部表面的第三电互连结构263，所述第三电互连结构263与所述沟道柱220电互连。
219.在本实施例中，所述第一电互连结构261的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
220.在本实施例中，所述第二电互连结构262的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
221.在本实施例中，所述第三电互连结构263的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
222.在本实施例中，所述半导体结构还包括：位于所述第一区i和第二区ii的源漏掺杂
层210表面的第一介质层230，并且，所述第一介质层130还位于所述栅极结构240与所述源漏掺杂层210之间。
223.所述第一介质层230的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
224.在本实施例中，所述第一介质层230的材料为氧化硅。
225.在本实施例中，所述半导体结构还包括：位于所述第一介质层230表面的第二介质层250，所述第二介质层250覆盖所述栅极结构240侧壁面。
226.所述第二介质层250的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
227.在本实施例中，所述第二介质层250的材料为氧化硅。
228.在本实施例中，所述半导体结构还包括：位于所述第二介质层250表面的第三介质层270，所述第三介质层270表面高于所述沟道柱220顶面。
229.所述第三介质层270的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的至少一种。
230.在本实施例中，所述第三介质层270的材料为氧化硅。
231.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。