调整半导体结构中的薄膜电阻层的阻值的方法与流程

1.本发明涉及半导体领域，尤其是涉及一种通过应力调整半导体结构中的一薄膜电阻层的阻值的方法。


背景技术：

2.现今半导体产业中，金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors，mosfet)多是利用多晶硅(polysilicon)材料来制作栅极(gate)。然而，多晶硅材料仍具有许多缺点:与大多数金属材料相比，多晶硅栅极具有较高的电阻值，因此多晶硅栅极的传导速率低于金属导线。而为了弥补此一缺点，多晶硅栅极需要经过硅化金属处理，以同时降低接触电阻及接面寄生电阻(parasitic resistance，rp)，并提升其操作速率至可接受的范围。
3.随着以金属栅极取代传统多晶硅栅极的半导体制作工艺趋势，以往由多晶硅材料整合制作的被动元件，也可为金属材料所取代。而与主动(有源)元件经历的半导体制作工艺技术相同，被动(无源)元件如薄膜电阻等也是结合金属层、介电层的薄膜形成方法与光刻、蚀刻等方法所形成。


技术实现要素：

4.本发明提供一种调整半导体结构中的一薄膜电阻层的阻值的方法，包含形成该薄膜电阻层，其中该薄膜电阻层材质包含氮化钛，该薄膜电阻层具有一原始阻值，在该薄膜电阻层上方形成一具有拉力的掩模层，且该具有拉力的掩模层改变该薄膜电阻层的一晶格尺寸，使得该薄膜电阻层的一晶格尺寸变大，并且降低该薄膜电阻层的该原始阻值。
5.本发明提出一种不同于现有技术制作薄膜电阻的方法。尤其是提供一种调整薄膜电阻层的阻值方法。在现有技术中若要改变薄膜电阻层的阻值，通常会将薄膜电阻层的厚度增加或减少，以改变改变薄膜电阻层的阻值。本发明则提供另一种方法，利用改变覆盖于薄膜电阻层上方的掩模层的应力(增加拉力)，以增大薄膜电阻层的内部晶格尺寸并且降低薄膜电阻层的阻值。申请人发现以此制作工艺方式完成的薄膜电阻层，整体阻值的均匀性更高，也就是说有利于提高薄膜电阻层的品质。
附图说明
6.图1至图6为本发明的第一优选实施例的薄膜电阻结构制作方法示意图。
7.主要元件符号说明
8.100:基底
9.102:半导体元件区
10.104:电阻区
11.106:浅沟隔离
12.110:底层间介电层
13.112:金属栅极结构
14.114:掺杂区
15.116:高介电常数介电层
16.118:金属材料层
17.120:间隙壁
18.122:接触蚀刻停止层
19.130:第一接触
20.132:第二停止层
21.133:薄膜电阻材料层
22.134:薄膜电阻层
23.135:掩模材料层
24.136:掩模层
25.140:顶层间介电层
26.144:层间介电层
27.150:第二接触
28.159:金属层间介电层
29.162:金属线路
30.164:介层插塞
31.m1:第1金属层
32.m2:第2金属层
33.m3:第3金属层
34.p1:步骤
具体实施方式
35.为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
36.为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
37.请参考图1至图6，图1至图6绘示了本发明的第一优选实施例的薄膜电阻结构制作方法示意图，为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。如图1所示，首先提供一基底100，基底上规划有一半导体元件区102与一电阻区104，随后于基底100内形成多个提供电性绝缘不同区域的浅沟隔离(shallow trench isolation,sti)106位在半导体元件区102以及电阻区104中。其中，基底100可以是各种半导体基底，例如是硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator,soi)基底等。
38.然后于半导体元件区102中形成一多晶硅栅极(图未示)当作虚置栅极，并在完成
轻掺杂漏极(ldd)、间隙壁(spacer)、源极/漏极、介电层沉积等制作工艺之后，继之以栅极取代(gate replacement)与接触插塞等制作工艺，用来将多晶硅栅极置换成金属栅极，并同时利用一化学机械研磨等的平坦化制作工艺而于基底100上全面性形成一平坦的底层间介电层110于基底100之上。然后再于半导体元件区102内的底层间介电层110之中形成多个第一接触130。至此，如图2所示，本实施例的半导体元件区102内包含至少一金属栅极结构112，且金属栅极结构112的一顶面与底层间介电层110的顶面切齐，而各第一接触130的一顶面也切齐底层间介电层110的顶面，且各第一接触130形状并不限定，其可包含柱状接触(pole contact)或条状接触(slot contact)等。
39.金属栅极结构112至少包含一高介电常数介电层116以及至少一金属材料层118。其中，高介电常数介电层116设置于基底100与金属材料层118之间，其可选自氧化铪(hafnium oxide,hfo2)、硅酸铪氧化合物(hafnium silicon oxide,hfsio4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,hfsion)、氧化铝(aluminum oxide,al2o3)、氧化镧(lanthanum oxide,la2o3)、氧化钽(tantalum oxide,ta2o5)、氧化钇(yttrium oxide,y2o3)、氧化锆(zirconium oxide,zro2)、钛酸锶(strontium titanate oxide,srtio3)、硅酸锆氧化合物(zirconium silicon oxide，zrsio4)、锆酸铪(hafnium zirconium oxide,hfzro4)、锶铋钽氧化物(strontium bismuth tantalate,srbi2ta2o9,sbt)、锆钛酸铅(lead zirconate titanate,pbzr
x
ti
1-x
o3,pzt)与钛酸钡锶(barium strontium titanate,ba
x
sr
1-x
tio3,bst)所组成的群组。而金属材料层118则可视其为n型金属氧化物半导体(nmos)栅极结构或为p型金属氧化物半导体(pmos)栅极结构而定来做调整，其可具有相对应的底阻障层、功函数金属层、顶阻障层与主导电层等。再者，本发明的第一接触130也可伴随栅极取代(gate replacement)制作工艺一起形成，因此，第一接触130可具有和金属栅极结构112相同的功函数金属材料与导电材料，例如铝(aluminum,al)、钨(tungsten,w)、铜(copper,cu)、铝化钛(titanium aluminide,tial)、钛(titanium,ti)、氮化钛(titanium nitride,tin)、钽(tantalum,ta)、氮化钽(tantalum nitride,tan)或氧化铝钛(titanium aluminum oxide,tialo)等。此外，金属栅极结构112的两侧形成有多个以氮化硅或氧化硅等材质所组成的单层或多层复合结构的间隙壁120，以及多个掺杂区114于金属栅极结构112的至少一侧的基底100中，掺杂区114包括现有的ldd区域(轻掺杂漏极)与源/漏极区域，而且掺杂区114中可另包括一外延层，例如锗化硅外延层或碳化硅外延层，且掺杂区114表面上方尚可形成一金属硅化物层(图未示)，但不以此为限。另外，基底100以及底层间介电层110之间另可包含一接触蚀刻停止层(contact etch stop layer,cesl)122。
40.值得注意的是，本优选实施例虽以高介电常数后制栅极后制(high-k last gate last)制作工艺为例做说明，但本发明也可应用在高介电常数优先栅极后制制作工艺(high-k first gate last process)或栅极优先(gate first)制作工艺或多晶硅栅极制作工艺中，且该等制作工艺都为现有该项技术者与通常知识者所熟知，在此不多加赘述。
41.而后，如图3所示，依序全面性形成一第二停止层132、一薄膜电阻材料层133以及一掩模材料层135。第二停止层132可使用一掺杂氮的碳化介电层(nitrogen doped carbide,ndc)，以在进行此蚀刻步骤时达到保护下方元件的目的。薄膜电阻材料层133可选用阻障材料例如氮化钛或氮化钽等材料制作。掩模材料层135则可用氮化硅制作，用以保护下方薄膜电阻材料层133受水气与氧气影响。
42.请继续参考图3，申请人发现若在形成掩模材料层135的过程中，额外进行一步骤或多个步骤p1，则可以形成具有拉力的掩模材料层135。而此具有拉力的掩模材料层135覆盖在薄膜电阻材料层133上方，根据实验结果显示，可以降低下方的薄膜电阻材料层133的电阻值。
43.本发明中，形成具有拉力的掩模材料层135的方法包含有几种，其中一种是在形成掩模材料层135的过程中一并通入硅烷(sih4)气体，另一种方法则是在形成掩模材料层135的过程中一并通入氨气(nh3)，还有一种方法则是在形成掩模材料层135的过程中同时进行一高频射频(high frequency radio frequency，hfrf)步骤。以申请人的实验结果为例，若通入硅烷气体，则通入气体流量约为50sccm～150sccm，若通入氨气气体，则通入气体流量约为500sccm～1500sccm，若执行hfrf步骤，则制作工艺能量约为150w～450w。若满足上述条件，较形成具有足够拉力(约-100mpa以上)的掩模材料层，但上述仅为本发明的其中一示例，而上述各参数也可以依照实际需求而调整。此外，本发明的掩模材料层135可以通过物理气相沉积(pvd)、化学气相沉积(cvd)或是原子层沉积(ald)等不同方式形成，本发明不以此为限制。
44.根据申请人的实验结果，具有拉力的掩模材料层135覆盖在薄膜电阻材料层133上，比起不具有拉力(也就是不进行额外上述步骤p1)的掩模材料层135覆盖在薄膜电阻材料层133上，薄膜电阻材料层133的电阻可以被降低。以本实施例为例，申请人测得薄膜电阻材料层133的原始表面电阻值约为600
±
10欧姆/sq(即每平方单位面积的电阻值)，而形成拉力值约为100mpa～500mpa范围的掩模材料层135覆盖在薄膜电阻材料层133后，申请人测得薄膜电阻材料层133的表面电阻值降为580
±
10欧姆/sq。
45.此外，根据申请人的实验，覆盖具有拉力的掩模材料层135在薄膜电阻材料层133上，也会一并改变薄膜电阻材料层133内的晶格尺寸。举例来说，未形成具有拉力的掩模材料层135之前，薄膜电阻材料层133内的原始晶格尺寸经测量约在0.4241纳米，而覆盖具有拉力的掩模材料层135在薄膜电阻材料层133后，薄膜电阻材料层133内的晶格尺寸将会增大。
46.在上述步骤完成后，如图4所示，接着利用光刻与蚀刻制作工艺来同时蚀刻掩模材料层135与薄膜电阻材料层133，以于电阻区104的第二停止层132表面形成一堆叠的薄膜电阻层134(也就是蚀刻后留下的薄膜电阻材料层133)以及掩模层136(也就是蚀刻后留下的掩模材料层135)。由于掩模材料层135与薄膜电阻材料层133是同时被图案化，因此掩模层136与薄膜电阻层134的面积相等，且掩模层136的侧壁与薄膜电阻层134的侧壁切齐。
47.之后如图5所示，形成一平坦的顶层间介电层140于底层间介电层110之上，并且覆盖掩模层136表面，然后在半导体元件区102以及电阻区104分别形成多个第二接触150于顶层间介电层140之中。值得注意的是，位于电阻区104各第二接触150可穿透掩模层136以及薄膜电阻层134，而接触到第二停止层132的一表面；而位于半导体元件区102的各第二接触150则都穿透停止层132而接触到金属栅极结构112的顶端或第一接触130的顶端而与之电连接，且各第二接触150的一顶面切齐顶层间介电层140的一顶面。此时薄膜电阻层134位在底层间介电层110以及顶层间介电层140之间。而底层间介电层110与顶层间介电层140可为例如一氧化硅层，以共同构成一层间介电层144。
48.之后，如图6所示，本实施例在完成顶层间介电层140与第二接触150后，可于整个
层间介电层144上方再形成所需之金属内连线层(interconnection)，例如包含至少一金属层间介电层159，且金属层间介电层159中还包含有以铜(copper,cu)、铝(aluminum,al)等制成的至少一金属线路162，例如第1金属层(m1)、第2金属层(m2)、第3金属层(m3)
…
第n金属层(mn)，以及在金属层间的至少一介层插塞(via plug)164用以电连接本发明的薄膜电阻结构与各式半导体元件，作为元件传送或接收信号的途径。
49.值得注意的是，本实施例中，虽然在电阻区104中并未形成金属栅极结构112，但在本发明的其他实施例中，也可能在电阻区104中的薄膜电阻层134正下方形成有金属栅极结构112或是虚置(dummy)栅极结构。可以作为元件或是支撑结构，以上结构也属于本发明的涵盖范围内。
50.本发明的其中一特征在于，提出一种不同于现有技术制作薄膜电阻的方法。尤其是提供一种调整薄膜电阻层的阻值方法。在现有技术中若要改变薄膜电阻层的阻值，通常会将薄膜电阻层的厚度增加或减少，以改变改变薄膜电阻层的阻值。本发明则提供另一种方法，利用改变覆盖于薄膜电阻层上方的掩模层的应力(增加拉力)，以增大薄膜电阻层的内部晶格尺寸并且降低薄膜电阻层的阻值。申请人发现以此制作工艺方式完成的薄膜电阻层，整体阻值的均匀性更高，也就是说有利于提高薄膜电阻层的品质。
51.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。