存储器元件及其制造方法与流程

1.本公开属于半导体和存储器技术领域，涉及一种存储器元件及其制造方法。


背景技术：

2.近年来，半导体存储器元件的储存容量一直在增加，并且这种存储器元件的结构也在不断变化。对存储器元件的需求集中在小尺寸和大存储容量上。为了满足此需求，已经广泛地探索了三维(3d)存储器元件，例如3d nand闪存存储器元件，以具有竞争力的成本来实现增加的存储单元密度。为了制造3d nand闪存存储器元件，目前使用先进的字线构图，并通过重复的阶梯(staircase)刻蚀和硬掩膜修整工艺，以为存储器元件中的字线接点(contact)产生阶梯。


技术实现要素：

3.本公开描述了用于制造存储器元件的方法。存储器元件包括周边区、阶梯区和位于存储器阵列区的第一阶中的多个存储单元。一种制造存储器元件的方法开始于在存储器元件的上述区域中的介电层的第一叠层上形成介电层的中间叠层。之后，刻蚀介电层的中间叠层的一个或多个介电层(其上沉积有接着垫层)。接着垫层位于经刻蚀的介电层的中间叠层上方，并位于存储器元件的周边区、阶梯区和存储器阵列区域中。在接下来的步骤中，将沉积的接着垫层平坦化，以暴露介电层的中间叠层的顶面并形成中央接着垫。所述方法进一步包括在中央接着垫上方形成介电层的第二叠层，并刻蚀穿过介电层的第二叠层、介电层的中间叠层和介电层的第一叠层，以在存储器元件的阶梯区中形成阶梯。如详细描述中所述，介电层的第一叠层、介电层的第二叠层和介电层的中间叠层包括不同组成的交替介电层。
4.另外，本公开描述了包括存储器阵列区、中央接着垫、阶梯区和周边区的存储器元件。在一个示例性的存储器元件中，存储器阵列区包括垂直排列的多个阶。所述多个阶中的每一个包括多个存储单元和分别耦接到所述多个存储单元的多个字线。中央接着垫位于所述多个阶中的两个相邻阶之间。此外，存储器元件的阶梯区包括邻近中央接着垫的一端的阶梯以及与阶梯连接的多个导电柱。具体而言，阶梯的一个或多个台阶形成在中央接着垫的厚度范围内。存储器元件的周边区包括多个介电层的叠层以及向下穿过所述多个介电层的叠层的通孔接点。
5.此外，本公开内容描述了包括周边区以及存储器体阵列区的存储器元件。周边区包括多个介电层的叠层。存储器体阵列区包括垂直排列的多个阶。存储器阵列区包括多个存储单元以及分别与所述多个存储单元耦接的多个字线。存储器元件还包括阶梯区，在其中制造有阶梯。阶梯包括从存储器元件的存储器阵列区延伸的多个字线的部分。特别地，存储器元件包括中央接着垫，其位于存储器阵列区中的阶梯之间。在所述架构中，中央接着垫的顶面和底面与存储器元件的周边区中的介电层之间的两个相应的过渡界面(transition interface)共面。
6.本公开的另一方面的特征在于，介电层包括一对氧化硅层和氮化硅层、一对氧化硅层和多晶硅层、一对氮化硅层和多晶硅层、一对氧化硅层和钨层或一组氧化硅层、氮化硅层和多晶硅层。
7.在某些情况下，存储器元件的中央接着垫的厚度等于存储器元件的周边区中的一个或多个连续的介电层的厚度的总和。
8.为了说明的目的，以下描述涉及用于3d存储器元件的阶梯和相关的制造方法。本公开可以应用于具有浮置栅极(fg)或电荷俘获(ct)栅极的3d nand存储器元件。此外，3d存储器元件可具有各种架构，包括在存储器阵列下的cmos(cua)和在存储器阵列附近的cmos(cna)。
9.一个或多个实施例的细节在附图和以下描述中阐述。根据说明书、附图和申请专利范围，其他方面、特征和优点将是显而易见的。
附图说明
10.图1为示例性存储器元件。
11.图2a为示例性半导体存储器元件上的一部分的示意性截面侧视图。
12.图2b为图2a中的存储器元件的放大的存储器阵列区的示意性截面侧视图。
13.图3至图17为绘示出图1所示的示例性半导体存储器的示例性工艺的示意性截面侧视图。
14.【符号说明】
15.10、100：存储器元件
16.12：存储器控制器
17.13：行译码器
18.14：存储单元阵列
19.15：列译码器
20.16：暂时存储器
21.17：电压源
22.101：阶梯结构
23.105：阵列下电路
24.106：内连线
25.110：周边区
26.115：第一阶
27.116、118、911、912：台阶
28.120：存储器阵列区
29.125：第二阶
30.130：交替叠层
31.131、132、811、812、820：介电层
32.140：通孔接点
33.145：接触垫
34.150：中央接着垫
35.155：共同源极线
36.160：控制栅极
37.161：字线
38.170：电极间介电质
39.171：电荷俘获层
40.174：阻挡层
41.173：隧穿层
42.175：通道层
43.180：插塞
44.210：第一叠层
45.220：介电杆
46.230：胞孔
47.310：中间叠层
48.410：光刻胶
49.610：接着垫层
50.810：第二叠层
51.830：硬掩膜层
52.910：阶梯结构
53.1010：介电材料
54.1110：存储单元孔
55.1210：介电材料
56.1310：狭缝沟道
57.1510：导电狭缝
58.2000：阶梯区
59.2001：导电柱
60.t1、t2：厚度
具体实施方式
61.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
62.在各个附图中，相同的附图标记和命名指示相同的元件。还应理解，图中所示的各种示例性实施方式仅是说明性表示，并且不一定按比例绘制。
63.3d存储器元件通过垂直叠层多层存储器阵列来增加存储器密度，且不会缩小个别存储单元的尺寸。在3d存储器元件中，存储器阵列的字线的边缘通过对多层叠层重复刻蚀和掩膜修整(resist trimming)以形成阶梯来进行处理。阶梯提供了3d存储器元件中的存储单元和垂直内连线之间的接点，并配置为将存储单元连接到阵列下方的电路以进行数据读取、写入和擦除。
64.为了位线电路和存储单元之间的连接，通过叠层形成垂直存储器通道。具体地，刻蚀并填充存储单元孔以形成存储器通道。然而，在足够大量的层的情况下，变得难以刻蚀穿
过层堆叠的存储单元孔。为了解决这个问题，可以在3d存储器元件中各层的不同阶之间提供一个或多个中央接着垫(center landing pad)。这样的接着垫在刻蚀存储单元孔期间用作各阶之间的刻蚀停止层。不幸的是，在制造3d存储器元件的过程中，引入多阶的存储器阵列层和中央接着垫会带来进一步的挑战。特别地，由于由中央接着垫材料和3d存储器元件中的其他材料引入的非均匀刻蚀选择性，难以精确地控制阶梯形成。
65.本公开提出了一种方法和结构，其中可以在刻蚀和修整步骤的单一次序中跨越多阶3d存储器元件制造阶梯。具体地，本公开通过在存储器阵列的层的第一阶的顶部上沉积一对或多对介电叠层来界定中央接着垫的位置和厚度。沉积的成对的介电叠层被图案化、填充和平坦化。因此，成对的介电叠层的刻蚀掉的部分被填充以界定中央接着垫。然后，在平坦化的中央接着垫上制造存储器阵列的层的第二阶，其具有与存储器阵列的层的第一阶相似的存储单元。
66.在本公开中，可以通过单区段工艺穿过多阶来形成阶梯。所述单区段工艺包括修整和刻蚀在多阶存储器元件的打开的阶梯区的多个循环。中央接着垫的位置和厚度可以精确控制，以便中央接着垫嵌入介电叠层中并且在单区段阶梯工艺中不会暴露。即，阶梯刻蚀工艺仅刻蚀多阶存储器元件的介电叠层。因此，可以在字线的边缘处产生均匀的阶梯，以在3d存储器元件中形成接点。
67.另外，本公开提供用于产生采用单区段阶梯形成的多阶存储器元件的简化整合流程，这可以降低存储器元件的成本。
68.图1为示例性存储器元件10。存储器元件10包括存储器控制器12和存储单元阵列14。存储器控制器12包括用于执行各种操作的硬件和软件逻辑，这些逻辑包括对存储单元阵列14进行编程，例如对存储单元阵列14进行写入、读取或擦除。在一些实施方式中，存储器控制器12包括一个或多个处理器，以对存储单元阵列14中的存储单元进行编程。例如，存储器控制器12可以执行操作以对存储单元阵列14进行编程。这些操作可以储存在存储器控制器12可存取的存储器中。在一些实施方式中，所述操作可以储存在闪存存储器或硬碟处。在一些实施方式中，所述操作可以储存在暂时存储器处。在一些实施方式中，所述操作可以储存在与待编程的存储单元不同的存储单元阵列14的专用部分中。
69.存储单元阵列14包括一个或多个存储块。在一些实施方式中，每个存储块可以包括多个存储单元串。一个串可以包括多个存储单元。存储单元可以是单级(single-level)存储单元或多级存储单元。在一些实施方式中，存储单元阵列14包括非易失性存储单元，例如闪存存储单元。然而，存储单元阵列14可包括任何类型的3d存储单元，包括但不限于包括u形串的3d nand闪存存储单元和包括非u形串的3d nand闪存存储单元。在一些实施方式中，每个存储块可以包括单一串。
70.存储器元件10包括行译码器13和列译码器15。在一些实施方式中，行译码器耦接至在存储单元阵列14中沿第一方向布置的多个字线，列译码器15耦接至在存储单元阵列14中沿第二方向布置的多个位线。在一些其他实施方式中，行译码器耦接至在存储单元阵列14中沿第一方向布置的多个位线，列译码器15耦接至在存储单元阵列14中沿第二方向布置的多个字线。
71.存储器控制器12可使用行译码器13或列译码器15控制对存储单元阵列14中的一个或多个存储单元的读取或编程操作。在一些实施方式中，存储器控制器12提供地址到行
译码器13和列译码器15，以对存储单元阵列14中的一个或多个特定存储单元执行读取或编程操作。在一些其他实施方式中，可以从外部设备或外部电路向行译码器13和列译码器15提供地址，以对存储单元阵列14中的一个或多个特定存储单元执行读取或编程操作。
72.在一些实施方式中，存储器元件10包括电压源17。存储器控制器12控制电压源17以为存储单元阵列14提供电源。存储器控制器12可以使用电压源17提供的电源执行读取和编程操作。
73.在一些实施方式中，存储器元件10可以进一步包括暂时存储器16，以储存用于对存储单元阵列14中的存储单元进行编程的信息。所述信息可以包括不同的电压电平和时序数据，以定义将不同的电压电平施加到存储单元阵列的时间。可以将多种格式用于将不同电压电平施加到存储单元阵列的时序数据，例如特定电压电平的开始时间和结束时间或特定电压的开始时间和持续时间。暂时存储器16可以是任何类型的合适的存储器。例如，暂时存储器16可以是静态随机存取存储器(sram)、nand闪存存储器或一组暂存器。在一些实施方式中，暂时存储器16可以被实现为存储单元阵列14的一部分，其可以与待编程的存储单元不同。
74.更具体地参考附图，图2a为存储器元件100的一部分的示例的横截面侧视图的示意图。存储器元件100可提供图1的存储单元阵列14。在本示例中，存储器元件100包括周边区110、阶梯区2000和存储器阵列区120。在本示例中，存储器元件100包括子阵列电路，例如阵列下电路105，其设置在周边区110、阶梯区2000和存储器阵列区120中的基底上。存储器元件100还包括内连线106，内连线106包括位于周边区110、阶梯区2000和存储器阵列区120中的基底上方的位线。在所述示例中，多个接触垫145位于阵列下电路105的顶面上。内连线106可以通过通孔接点140连接到阵列下电路105的接触垫145，其中通孔接点140延伸穿过周边区110的叠层膜部分中的交替叠层130。在另一个示例中，子阵列电路不在存储器阵列之下，而是在存储器阵列附近。
75.如图2a所示，存储器阵列区120包括多个字线161，字线161沿存储器叠层方向平行且间隔开排列。字线161与在存储器阵列区120中用作控制栅极160的存储单元接触。在存储器元件100中，字线方向和位线方向正交。
76.在所述示例中，存储器阵列区120包括用于更好的静电控制和由更大的有效栅极宽度提供的更大的导通电流(on-current)的垂直通道存储单元。如本公开中稍后所述，通过沉积交替的电介质膜的叠层且然后在穿过膜叠层形成胞孔来制造存储单元。交替的电介质膜的叠层可以包括多个成对的膜，例如每一对可以包括介电层和用于置换栅极形成的牺牲层。胞孔可以通过高深宽比刻蚀形成，以便腾出空间以在其中形成电极间介电质170和通道层175。
77.图2a显示出了二阶(two-tier)存储器阵列，其包括设置在存储器层的第一阶115和第二阶125之间的中央接着垫150。中央接着垫150用作在第二阶125中形成存储单元孔的刻蚀停止层。中央接着垫150可以由各种材料形成，例如多晶硅、钨、氮化硅、氧化硅、氮氧化硅、高介电常数(high-k)介电材料、硅化物(例如cosi、tisi或nisi)以及其他材料。在一些实施方式中，存储器阵列区120可包括水平通道存储单元，其给出较小的有效存储单元面积。
78.存储器元件100包括字线161，字线161呈现为用于存储器阵列区120中的存储单元
的多个栅极层。字线161由层间介电材料(例如，氧化硅)隔开，并将存储器阵列区120中的每个存储单元与阵列下电路105和内连线106电性连接。
79.对于3d nand存储器操作，通过字线161和位线存取存储单元。紧邻存储器阵列区120，存储器元件100包括周边区110，周边区110包括用于从存储器元件100的存储单元读取和写入至存储器元件100的存储单元的电性连接。如图2a所示，阶梯结构101形成在字线161的一端。导电柱2001从内连线106延伸到字线161的末端。内连线106位于存储器元件100的顶部。在所述示例中，多个内连线106连接接触开口(例如通孔接点140)，所述接触开口延伸穿过交替叠层130并在其内电绝缘，并且被设置为在存储器元件100的存储单元和阵列下电路105之间提供内连线。如图2a所示，通孔接点140延伸穿过周边区110中的介电层多层叠层，并将内连线106连接到接触垫145。通孔接点140可以由金属、金属硅化物或其他材料形成。内连线106可以由例如金属的导电材料形成。
80.如图2b中的存储器阵列区的放大区域图所示，每个存储单元的栅电极包括一个电极间介电质170，电极间介电质170通过在两个电极层(控制栅极160和通道层175)之间插入电荷俘获层171而制造。在所述示例中，在控制栅极160和电荷俘获层171之间插入例如高k材料层的阻挡层174，以防止在擦除操作期间电子从控制栅极160注入到电荷俘获层171中。存储单元的电荷保留和持久特性可以保持良好状态。同时，在电荷俘获层171和通道层175之间插入例如氧化物层的隧穿层173，以用作载流子的隧穿势垒。
81.在所述示例中，如图2a所示，存储器元件100的阶梯结构101包括一个或多个台阶，所述台阶位于中央接着垫150的一端附近。如图1所示，具有两个台阶116、118，其形成在中央接着垫150的厚度内，即在中央接着垫150的顶面和底面之间。中央接着垫150的厚度等于周边区110中一个或多个连续介电层的厚度的总和。作为示例，中央接着垫150的厚度等于整数个连续成对的交替介电层131和132的厚度的总和加上额外的介电层132的厚度。例如，中央接着垫150的厚度等于介电层的中间叠层310中的三个连续介电层的厚度的总和。台阶116和118被介电层131(例如氧化硅层)隔离。这两个台阶没有电性连接到垂直对准的通孔接点140，因为它们在阶梯区2000中没有接触任何导电柱2001至内连线106。
82.存储器元件100在存储器元件100的底部处包括阵列下电路105。阵列下电路105可执行的功能包括存储单元行和列译码、位线预充电逻辑读取、感测放大器和时序控制。阵列下电路105可以通过前段(feol)cmos工艺制造在基底(此处未显示)上。如图2a所示，通孔接点140将阵列下电路105连接到内连线106。
83.存储器元件100还包括位于所述多个存储单元下方并连接到所述多个存储单元的共同源极线155。共同源极线155可连接到多个存储单元，以将它们的控制栅极160耦接到多个字线161，以减小存储器元件100的尺寸。共同源极线155可以由一种或多种导电材料(例如多晶硅、钨、铝、铜和其他材料)提供。
84.存储器元件100的制造涉及重大挑战，例如控制用于刻蚀阶梯的多台阶图案化程序以及以极高的深宽比刻蚀形成接着在小台阶上的存储单元孔。图3至图17是图2a和图2b中所示的示例性存储器元件100的截面侧视图，以示出用于制造存储器元件的制造过程。
85.图3是示出了根据本公开的示例性存储器元件100的一部分的截面侧视图的示意图。存储器元件100包括存储器阵列区120、阶梯区2000和周边区110。在存储器阵列区120中，沿字线方向切开的阵列(沿字线方向的阵列)的横截面图和沿位线方向切开的阵列(沿
位线方向的阵列)的横截面图如图所示。存储器元件100包括位于阵列下电路105上方的多个共同源极线155。共同源极线155平行地横向延伸，并且被介电层131(例如氧化硅)隔开，以进行电隔离。
86.介电层的第一叠层210沉积在阵列下电路105上。介电层的第一叠层210包括成对的具有不同组成的交替的介电层131和132，例如交替的氧化物层和氮化物层，例如交替的氧化硅膜和氮化硅膜。成对的介电层131、132(例如氧化硅膜和氮化硅膜)可重复地沉积例如96次至第一介电层叠层中的产生96对层。一对层中的一层(例如下介电层131(例如氧化硅膜))提供用于存储器元件组成的机械支撑和介电隔离。所述一对层中的另一层(例如上介电层132(例如氮化硅膜))用作牺牲层，所述牺牲层随后将被去除以形成置换栅极。
87.在此示例中，交替介电膜的厚度决定存储器元件100中的存储单元的栅极长度，并且可以在5nm至50nm的范围内。膜厚度中的任何缺陷或小的变化都可能导致存储器阵列的较大偏差，从而导致较差的元件性能。因此，可能需要高度均匀和光滑的沉积、层间精准度和附着力。另外，随着堆叠层数的增加，替代性介电膜应力管理变得至关重要，并且更具挑战性。在一些实施方式中，介电层的第一叠层210可以包括氧化硅层和多晶硅层、氮化硅层和多晶硅层、氧化硅层和钨层以及氧化硅层、氮化硅层和多晶硅层以及其他层。
88.在存储器元件100的存储器阵列区120中，穿过介电层的第一叠层210刻蚀垂直胞孔230，以创造用于存储单元形成以及在存储层之间的垂直电性连接的空间。可以通过高深宽比的定向刻蚀(例如，rie刻蚀)形成垂直胞孔。一旦胞孔被刻蚀，电极间介电质170(例如氧化硅-氮化硅-氧化硅多层)被共形地沉积在胞孔的侧壁和底面上。通过这种配置，导电的垂直通道层175(例如由多晶硅形成)沿着电极间介电质170的内表面沉积。垂直通道层175之间残留的间隙可以由例如氧化硅的介电杆220填充。在每个胞孔的上表面上形成插塞180(例如多晶硅)。插塞180是导电的并盖在多晶硅通道层175的顶部上，以在存储单元的较低的第一阶和较高的第二阶之间提供电性连接。另外，在制造第二阶存储单元期间，插塞180用作刻蚀停止层，以保护存储单元的第一阶免受垂直胞孔刻蚀。
89.图4绘示出在周边区110、阶梯区2000和存储器阵列区120中的介电层的第一叠层210上形成介电层的中间叠层310之后的示例性存储器元件100的一部分的截面侧视图的示意图。在此示例中，可沉积介电层的中间叠层310，并且存储器阵列区120包括在第一阶115中的多个存储单元。介电层的中间叠层310包括一对或多对介电层131和132。介电层的中间叠层310中的每对介电层包括交替的层，例如组成不同的上介电层132和下介电层131。介电层的中间叠层310可包括两对氧化硅层和氮化硅层，它们交替沉积在图3所示的存储器阵列区120、阶梯区2000和周边区110中的结构的顶部上。在其他实施方式中，可沉积具有与介电层的中间叠层310的交替结构相似的交替结构的各种成对的叠层，包括一对氮化硅层和氧化硅层以及在顶部的氧化硅层；两对氮化硅和氧化硅叠层；两对氮化硅和氧化硅叠层以及在顶部的氮化硅层；以及两对氮化硅和氧化硅叠层以及位于两对叠层之间的多晶硅层。介电层的中间叠层310的总厚度将根据介电层对的数量和每个层的厚度而变化。介电层的中间叠层310将界定随后制造的接着垫的厚度。
90.可以通过化学气相沉积(cvd)技术或原子层沉积(ald)技术来沉积介电层的中间叠层310，以实现包括与介电层的第一叠层210相似的不同组成的交替层以及后续形成的介电层的第二叠层810的膜叠层。
91.图5绘示出光刻之后的示例性存储器元件100的一部分的截面侧视图的示意图。光刻胶410沉积并图案化在存储器元件100的介电层的中间叠层310的顶面上。在暴露于uv光之后，将光刻胶410烘烤并显影，并在刻蚀期间用作掩膜，以将图案从光刻掩膜转移到介电层的中间叠层310。特别地，去除光刻胶410的一部分以暴露存储器阵列区120和阶梯区2000中的介电层的中间叠层310，以界定用于中央接着垫的空间。部分的光刻胶410可保留在阶梯区2000上方和存储器阵列区120的某些区域上方，以使得能够形成后续的狭缝。
92.图6绘示出刻蚀之后的示例性存储器元件100的一部分的截面侧视图的示意图。在此步骤中，使用图案化的光刻胶410作为掩膜来刻蚀介电层的中间叠层310。如图6所示，刻蚀掉未被光刻胶410覆盖的介电层的中间叠层310的一个或多个介电层，并且将光刻掩膜的图案转移到介电层的中间叠层310。在刻蚀之后，剥除光刻胶410。
93.特别地，可例如利用各向异性刻蚀(例如反应离子刻蚀(rie))来刻蚀介电层的中间叠层310的暴露部分。在此示例中，刻蚀一对介电层131和132以及第二介电层(例如氮化硅层)。另外，可通过选择性地刻蚀介电叠层对层以停止在介电层的特定层上来控制介电层的中间叠层310上的刻蚀深度。可通过基于时间的刻蚀或刻蚀期间的终点检测控制来实现刻蚀停止。在刻蚀步骤之后，部分的介电层的中间叠层310可保留在阶梯区2000上方。部分的介电层的中间叠层310(沿位线方向以阵列示出)可保留在存储器阵列区120的一些区域上，以使得能够形成后续的缝隙。
94.图7绘示出在沉积接着垫层610之后的示例性存储器元件100的一部分的截面侧视图。在此步骤中，接着垫层610(例如多晶硅层)沉积在经刻蚀的介电层的中间叠层310上方以及周边区110、阶梯区2000和存储器阵列区域120中。所沉积的接着垫层610具有大于介电层的中间叠层310厚度的厚度，从而共形地覆盖经刻蚀的介电层的中间叠层310的边缘深度。接着垫层610的材料可包括例如多晶硅、钨、氮化硅、氧化硅、氮氧化硅、高k介电材料和硅化物(例如cosi、tisi或nisi)以及其他材料。
95.在沉积接着垫层610之后是平坦化步骤，以平坦化沉积的接着垫层610，直到暴露出下方的介电层的中间叠层310的顶面。所述平坦化可以通过研磨工艺(例如化学机械研磨)来执行。如图8所示，保留在介电层的中间叠层310中的沟道中的接着垫层610的部分提供中央接着垫150。
96.在形成中央接着垫150之后，在基底上方制造存储器阵列的第二阶125，且第二阶125与第一阶115垂直对准。在一些示例中，中央接着垫150位于多个阶的两个相邻阶之间，例如第一阶115和第二阶125之间。图9绘示出在形成介电层的第二叠层810之后的示例性存储器元件100的一部分的截面侧视图。在此示例中，沉积包括不同组成的交替的介电层811和812(例如，氮化物材料和氧化物材料的交替层)的介电层的第二叠层810。特别地，交替的介电层811和812包括与第一阶115中的上介电层132的组成相同的上介电层812以及与第一阶115中的介电层131的组成相同的下介电层811。例如，交替的介电层811和812可以分别是氧化硅层和氮化硅层，类似于介电层的第一叠层210。
97.第一叠层210和第二叠层810中的交替的介电层的沉积条件和厚度可以相同。在一些其他实施方式中，与介电层的第一叠层210相比，介电层的第二叠层810可以包括不同对的介电叠层。
98.在介电层的第二叠层810上方，沉积例如氧化硅层的介电层820和例如多晶硅层的
硬掩膜层830。介电层820覆盖顶部的介电层812(例如顶部氮化硅层)，随后将其转换为存储器阵列区120的顶部上的导电栅极层。在以下步骤中，硬掩膜层830将用作阶梯形成的硬掩膜层。在此示例中，周边区110包括介电层的第一叠层210、介电层的中间叠层310和介电层的第二叠层810。
99.在一些示例中，介电层的第一叠层、中间叠层和第二叠层中的交替的介电层包括一对氧化硅层和氮化硅层、一对氧化硅层和多晶硅层、一对氮化硅层和多晶硅层、一对氧化硅层和钨层、一组氧化硅层、氮化硅层和多晶硅层中的一个。
100.图10绘示出在形成阶梯之后的示例性存储器元件100的一部分的截面侧视图。在此示例中，在阶梯区2000中，穿过介电层的第二叠层810、中间叠层310和第一叠层210刻蚀阶梯。此阶梯的形成暴露每个上介电层132和812的末端，以便后续形成垂直接点。使用图案化的光刻胶和图案化的光刻胶的二维(2d)修整，通过刻蚀交替的介电层的多个循环来制造阶梯。此步骤需要精确的刻蚀台阶轮廓、修整刻蚀均匀性以及对字线接点的内缩(pull back)阈值尺寸控制。
101.如图10所示，首先将硬掩膜层830图案化以产生用于刻蚀阶梯区2000的开口。阶梯中的台阶是通过在介电叠层上重复施加刻蚀并在图案化的光刻胶上施加修整来产生，且最终靠近共同源极线155。在此示例中，可沿着修整后的光刻胶并穿过阶梯区2000中的介电层的第二叠层、中间叠层和第一叠层进行定向刻蚀。可以通过各向异性定向刻蚀技术(例如rie)在一对叠层介电层(例如一对氮化硅层和氧化硅层)上执行刻蚀步骤。所述刻蚀不会与阶梯区2000中的其他暴露材料发生反应，因此形成均匀的阶梯。修整步骤可通过2d修整技术(例如干刻蚀)来进行，以在水平方向上修整图案化的光刻胶。修整步骤也可通过最小增量层成本(minimal incremental layer cost)修整在阶梯区2000上方的图案化光刻胶来进行。在一些其他实施方式中，通过多对叠层介电层的光刻胶2d修整和垂直刻蚀来进行阶梯刻蚀。
102.在形成阶梯的过程中，中央接着垫150完全水平地嵌入在介电层的中间叠层310的一对或多对介电层中。因此，中央接着垫150不暴露于修整和刻蚀工艺。在这点上，仅交替的介电叠层暴露于循环的修整/刻蚀步骤，且因此，用于成对的介电叠层而产生的阶梯的台阶可以非常均一。另外，在阶梯形成期间，周边区110和存储器阵列区120中的叠层区域保持被硬掩膜层830覆盖，且因此不受其修整和刻蚀工艺的影响。在此示例中，阶梯可形成为连续的阶梯结构910，即，阶梯具有不间断的一系列台阶。在阶梯区2000中，阶梯的台阶可横向均一地间隔开。同样地，在阶梯区2000中，阶梯的台阶可在垂直均一地间隔开。
103.在这个例子中，阶梯包括两个台阶，它们位于中央接着垫150的一端附近。具体地，如图10所示，两个台阶911和912位于中央接着垫150的一端附近。每一个台阶包括一对介电层131和132，并且将在后续处理过程中选择性地移除并由导电栅极材料填充所述介电层中的一个，例如牺牲介电层132。在此示例中，台阶911和912在中央接着垫150的厚度内形成。如先前所述，中央接着垫150的厚度与介电层的中间叠层310的厚度及其上的刻蚀台阶有关。在一些实施方式中，可能有超过两个的台阶位于中央接着垫150的一端附近。在一些其他实施方式中，在存储器阵列区120中的多阶之间可以存在多个中央接着垫。
104.在此示例中，中央接着垫150的顶面和底面与周边区110中的介电层之间的两个相应过渡界面共面。例如，如图10所示，中央接着垫150的顶面和底面与介电层的中间叠层310
和介电层的第二叠层810之间的过渡界面共面，且介电层的第一叠层210和介电层的中间叠层310之间的过渡界面共面。
105.图11绘示出在阶梯区2000中的层间电介质填充之后的示例性存储器元件100的一部分的截面侧视图。在此步骤中，介电材料1010(例如氧化硅)沉积在存储器元件100上，以填充刻蚀的阶梯上方的开放空间。介电材料1010可通过化学气相沉积(cvd)技术沉积，且可随后被平坦化以在存储器元件100上形成平坦化的氧化硅表面。可使用其他材料代替氧化硅，例如可流动的氧化物、旋涂电介质或其他多孔膜。可通过cmp工艺来完成平坦化工艺，以研磨掉多晶硅硬掩膜层830上方的过度填充的氧化硅，并停止多晶硅硬掩膜层830上的平坦化。在平坦化之后，例如通过湿刻蚀工艺去除多晶硅硬掩膜层830。
106.图12至图17是图1中的示例性存储器元件100的截面侧视图，以示出用于制造第二阶存储器阵列和导电栅极层的工艺。
107.如图12所示，通过高深宽比刻蚀技术，穿过介电层的第二叠层810向下刻蚀存储单元孔1110。一般来说，通道孔刻蚀涉及胞孔的高深宽比结构以及字线叠层中涉及的不同材料。多阶3d nand存储器孔的深宽比可能大于40∶1，而平面nand存储器元件的深宽比则为10∶1。在此示例中，在具有有限存储器层和低深宽比的存储单元孔的单阶(例如第二阶125)上进行垂直胞孔刻蚀。
108.穿过第二阶125中的介电层的第二叠层810和中央接着垫150来刻蚀存储单元孔1110，并停止在第一阶115的插塞180上。在此示例中，多个存储单元孔1110实质上与存储器阵列区120中的第一阶115中的存储单元孔对准。垂直的存储单元孔1110的刻蚀包括多个步骤，例如第一刻蚀步骤和第二刻蚀步骤。在此示例中，第一刻蚀步骤刻蚀穿过介电层的第二叠层810并停止在中央接着垫150上。第二刻蚀步骤刻蚀穿过中央接着垫150，并停止在第一阶115的插塞180上。第一刻蚀步骤和第二刻蚀步骤可涉及在介电叠层材料和插塞材料之间具有不同刻蚀选择性的不同刻蚀化学剂。在此示例中，可通过使用先进的等离子体刻蚀技术(例如rie刻蚀)来进行存储单元孔的刻蚀。叠层的多阶存储器阵列结构是通过依次刻蚀其中具有有限的存储单元层和低刻蚀深宽比的每个存储器阶的胞孔且接着堆叠存储器阶并在它们之间插入中央接着垫作为胞孔刻蚀停止层而制成的。
109.图13绘示出在第二存储器阶中的存储单元处理之后的示例性存储器元件100的一部分的截面侧视图。在此示例中，在存储器阵列区120的第二阶125中制造多个存储单元。在此步骤中，穿过介电层的第二叠层810首先刻蚀垂直圆柱形存储器孔，然后形成电极间介电质170和导电通道层175。电极间介电质170可包括多层膜(例如氧化硅-氮化硅-氧化硅(ono)多层)，并沉积在存储单元孔1110的内部侧壁和底面上。在此示例中，电极间介电质170中的第一氧化硅层和第二氧化硅层分别充当隧穿氧化物和阻挡氧化物，而电极间介电质170中的氮化硅层充当电荷俘获(ct)材料。电极间介电质170的一部分沉积在胞孔的底面上，然后例如通过定向修补刻蚀(例如rie)移除。沿电极间介电质170的内表面沉积例如由多晶硅形成的导电垂直通道层175。如图13所示，每个存储单元孔包括作为多晶硅通道层175内部的核填料并被其上方形成的插塞180覆盖的介电杆220，例如氧化硅杆。一旦处理了第二阶125的存储单元，将介电材料1210(例如氧化硅)沉积在存储器元件100的顶部，并接着进行cmp工艺以平坦化存储器元件100的表面。
110.图14绘示出在刻蚀狭缝沟道1310之后的示例性存储器元件100的一部分的截面侧
视图。为了最小化干扰，通过创造多个狭缝沟道1310，将存储单元孔的区块彼此分离。形成所述多个狭缝沟道1310的刻蚀延伸穿过存储器阵列区120中的第二阶和第一阶，并在共同源极线155处停止。如图14所示，狭缝沟道1310沿位线方向间隔开。如前所述，狭缝隙缝1310在存储器阵列区120的某些区域上方穿透介电层的中间叠层310的剩余部分(沿位线方向以阵列示出)。每个狭缝沟道沿字线方向延伸并经过多个阶的多个存储单元。狭缝狭槽1310提供形成用于形成置换栅极层的开口空间以及用于电性内连线的狭缝。考量狭缝沟道在字线方向上提供较多空间以使刻蚀化学剂流入以及使残余材料流出，狭缝的刻蚀可通过各向异性刻蚀技术(例如rie)来进行，并且与垂直胞孔刻蚀相比，其挑战性较小。
111.图15绘示出在置换栅极形成之后的示例性存储器元件100的一部分的截面侧视图。在此示例中，通过从存储器阵列区120和阶梯区2000中的介电层的第一叠层、中间叠层和第二叠层中选择性地去除一种类型的介电层来形成导电栅极层。具体地，如图15所示，移除介电层132和812(例如介电层叠层中的氮化硅层)，然后用多个栅极层重新填充空间。一旦狭缝沟道1310被打开，暴露于狭缝沟道1310的侧壁上的介电层132和812(例如氮化硅层)，然后经受对于例如氧化硅的介电层131和811以及例如多晶硅的接着垫层610具有高度选择性的刻蚀工艺(例如干刻蚀)。结果，在刻蚀工艺期间移除了中央接着垫150和共同源极线155的极少部分。在此步骤中，刻蚀工艺从存储器阵列区120和阶梯区2000中的介电层的第一叠层、中间叠层和第二叠层中移除一种类型的介电层以形成开口，并继续直到阶梯区2000和存储器阵列区120中的牺牲材料被完全移除。
112.然后，通过在小特征中具有良好填充能力的沉积技术(例如低氟钨ald工艺)，通过狭缝沟道的侧壁中的暴露开口，填充多个栅极层，以将导电栅极材料传送到所述多个栅极层。在此示例中，多个无空隙的栅极层填充介电叠层的横向空间，且对存储器阵列区120具有最小应力。另外，栅极层材料必须不同于交替的电介质叠层材料，并且可选自金属、经掺杂的多晶硅和其他材料。
113.在本公开中，横向填充的栅极层作为字线161，并且设置为用于选择和使存储器阵列区120中的存储单元起作用。如图15所示，在阶梯区2000中，栅极层取代了牺牲层。特别地，在靠近中央接着垫150的一端形成的栅阶梯中有两个台阶。取决于介电叠层的厚度和中央接着垫150的厚度，可具有超过两个靠近中央接着垫150的端部形成的栅台阶。在此示例中，阶梯结构101包括从存储器阵列区120延伸的所述多个字线161的一部分。此外，作为对比，在周边区110中，交替的介电层叠层体保持交替的介电叠层结构，并且不受栅极层形成的影响。
114.已经确定，在一些实施方式中，构造本文所述的存储器元件(特别是存储器元件的阶梯)是有利的，使得某些特征具有落入特定范围内的尺寸。例如，当用阶梯形成置换栅极层时，中央接着垫150的厚度t1应等于介电叠层的总厚度t2。例如，介电叠层包括氧化硅层和氮化硅层，且中央接着垫的厚度t1等于两对介电叠层的总厚度。
115.在一些其他实施方式中，中央接着垫150的厚度t1可等于介电叠层对和其他层的总厚度t2。例如，介电叠层包括氮化硅层和氧化硅层，且中央接着垫厚度t1等于一对叠层和一个以上氮化硅层的总厚度。在另一示例中，介电叠层包括氮化硅层和氧化硅层，且中央接着垫厚度t1等于两对叠层和一个以上氮化硅层的总厚度。在另一示例中，介电叠层包括氮化硅层和氧化硅层，且中央接着垫厚度t1等于两对叠层和一个以上多晶硅层的总厚度。
116.图16和图17绘示出在狭缝沉积和内连线形成之后的示例性存储器元件100的侧视截面图。导电狭缝1510是通过将导电材料沉积到所述多个狭缝沟道1310上然后平坦化存储器阵列区120的顶面而形成的。此后，所述多个通孔接点140形成在周边区110中，且向下穿透周边区110中的多个介电层叠层，如图17所示。可使用多个图案化步骤来产生存储器元件的不同区域中的通孔，并用导电材料填充通孔以形成通孔接点140。在阶梯区2000中，所述多个导电柱2001通过从内连线106延伸到所述多个字线161的一端而与阶梯结构101连接，其中阶梯结构用作字线161的一端。在第二阶125的顶部上，通过beol工艺制造包括位线的所述多个内连线106。内连线106包括相同水平或不同水平的接点插塞(未示出)、金属线(未示出)和位线(未示出)。内连线106可以连接周边区110、阶梯区2000和存储器阵列区120中的不同组件。在此示例中，所述多个内连线106通过阶梯区2000中的所述多个导电柱2001和所述多个字线161而与存储器阵列区120中的所述多个存储单元连接。位线与字线161正交。在此示例中，每个存储单元串电性连接到一个位线，而存储单元串的底部连接到形成在存储器阵列的第一阶115下方的共同源极线155。在一实施例中，阶梯区2000中的至少一个导电柱(未示出)向下延伸并接触包括导电材料的中央接着垫150。导电材料包括多晶硅、钨、硅化物或其他合适的材料。导电中央接着垫150围绕存储单元孔1110的一部分(如图12所示)，并在每个胞孔中与电极间介电质170和通道层175的一部分重叠。导电中央接着垫150充当每个胞孔中通道层175的部分的控制栅极。当电流通过所述至少一个导电柱传输到导电中央接着垫150并开启每个胞孔的控制栅极时，可增强电流流过每个胞孔中的通道层175的能力。
117.尽管本文可描述许多细节，但是这些细节不应被解释为对所要求保护的发明范围或可被要求保护的范围的限制，而是对特定实施例的特定特征的描述。在单独的实施例的上下文中在本文中描述的某些特征也可以在单实施例中组合实现。相反，在单实施例的上下文中描述的各种特征也可以分别在多个实施例中或以任何合适的子组合来实现。而且，尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此宣称，但是在某些情况下，可以从所述组合中移除所要求保护的组合中的一个或多个特征，并且所要求保护的组合可以针对子组合或子组合的变体。类似地，虽然在附图中以特定顺序描绘了操作，但是这不应理解为要求以所示的特定顺序或以连续的顺序执行这样的操作，或者执行所有示出的操作以获得期望的结果。
118.仅公开了一些示例和实现。可基于所公开的内容对所描述的示例和实施方式以及其他实施方式进行变型、修改和增强。
119.以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。