半导体装置的制作方法

1.总体而言，本公开涉及半导体装置；特定而言，尤其涉及半导体装置的隔离结构，用以防止源极/漏极部件之间非因故意的相互融合。


背景技术：

2.半导体集成电路(ic)产业经历了指数性的成长。ic材料及设计的技术进展，造就了多个ic世代，其中每一世代具有比前一世代更小且更复杂的电路。在ic的发展进程中，功能密度(也就是每一芯片区域中相互连接的装置数量)总体而言呈现成长，而几何大小(也就是使用一种制造工艺可造出的最小部件(或线))则缩小。总体而言，此一缩小(scaling down)进程通过增加生产效率及降低相关成本，提供了许多优点。此一缩小进程亦增加了处理及制造ic的复杂度。
3.例如，随着半导体装置持续缩小，相邻晶体管之间的间隔逐渐缩小。此种小间隔可能导致相邻晶体管之间的外延(epitaxial)源极/漏极特征相互融合，导致相邻晶体管之间的短路现象。短路情形为吾人欲避免的，因其可能降低装置效能，或甚至导致装置故障。
4.因此，尽管公知的半导体装置制造方法总体而言尚称适当，然而多个方法并非在所有面向上皆令人满意。


技术实现要素：

5.本发明的目的在于提出一种半导体装置，以解决上述至少一个问题。
6.本公开的一方式关于一种半导体装置。此装置包括第一有源区及第二有源区，布设于基板之上。第一源极/漏极部件成长于第一有源区之上。第二源极/漏极部件成长于第二有源区之上。层间电介质(ild)布设于第一源极/漏极部件及第二源极/漏极部件周围。隔离结构垂直延伸穿越ild，并分离第一源极/漏极部件及第二源极/漏极部件。
7.本公开的另一方式关于一种半导体装置。此装置包括多个有源区，布设于基板之上；多个栅极结构，布设于有源区之上；以及多个源极/漏极，分别外延成长于各有源区之上。各源极/漏极中，至少有一第一源极/漏极在剖面图中具有非对称式侧面形状。
8.本公开的又一方式关于一种半导体装置的制造方法。此方法包括在基板上形成第一有源区及第二有源区；分别在第一有源区及第二有源区之上外延成长第一源极/漏极部件及第二源极/漏极部件；在第一源极/漏极部件及第二源极/漏极部件之上形成材料层；蚀刻穿越材料层的开口，此开口分离第一源极/漏极部件及第二源极/漏极部件；以及以一种或多种介电材料填充开口。
附图说明
9.本公开的各方式，于阅读下列详述，并搭配附随的附图一同阅读后，可达最佳的理解。应注意，依据本公开所属产业的惯常作法，各特征并未依比例绘制，且各附图仅作为示意之用。事实上，为叙述清晰起见，各特征的尺寸可任意放大或缩小。
10.图1a为一透视图，依据本公开的多种方式，显示鳍式场效晶体管(finfet)形式的ic装置。
11.图1b为一平面俯视图，依据本公开的多种方式，显示鳍式场效晶体管形式的ic装置。
12.图1c为一透视图，依据本公开的多种方式，显示环绕式栅极(gaa)装置形式的ic装置。
13.图2a至图21a、图2b至图21b及图22为剖面图，依据本公开的多种方式，显示ic装置在各制造阶段的多个实施例。
14.图23为一电路图，依据本公开的多种方式，显示静态随机存取存储器(sram)单元。
15.图24为一方块图，依据本公开的多种方式，显示一种制造系统。
16.图25为一流程图，依据本公开的多种方式，显示一种制造半导体装置的方法。
17.附图标记如下：
18.90:集成电路装置
19.110:基板
20.120:有源区
21.122:源极/漏极特征
22.130:隔离结构
23.140:栅极结构
24.150:环绕式栅极装置
25.155:掩模
26.160:栅极间隔物
27.165:覆盖层
28.170:纳米结构
29.175:介电内间隔物
30.180:源极/漏极接点
31.185:层间电介质
32.200:ic装置
33.210:虚设栅极结构
34.220:硬掩模
35.240:栅极间隔物
36.260:外延成长工艺
37.122a
‑
122f:源极/漏极部件
38.270,271,272:间隔
39.275:距离
40.300:牺牲层形成工艺
41.310:牺牲层
42.273:间隔
43.330:蚀刻工艺
44.340,341:开口
45.360:移除工艺
46.380:沉积工艺
47.400:介电层
48.420:栅极替换工艺
49.440:高k值金属栅极结构
50.460:源极/漏极接点形成工艺
51.480:源极/漏极接点
52.490:沉积工艺
53.500:介电层
54.510,511,515,516:最外侧部分
55.520:蚀刻工艺
56.540,541:开口
57.550:沉积工艺
58.560,561:隔离结构
59.570,571:衬垫
60.600:蚀刻工艺
61.610,611:开口
62.630:沉积工艺
63.640,641:隔离结构
64.650,651:衬垫
65.122g,122h:源极/漏极部件
66.700,701:气隙
67.800:单端口静态随机存取存储器单元
68.bl:位元线
69.blb:互补位元线
70.wl:字元线
71.pu1,pu2:上拉式晶体管
72.pd1,pd2:下拉式晶体管
73.pg1,pg2:传送栅晶体管
74.sn1:第一储存节点
75.snb1:互补第一储存节点
76.900:集成电路制造系统
77.902
‑
916,n:实体
78.918:通信网络
79.1000:方法
80.1010
‑
1050:操作
具体实施方式
81.下文的公开提供多种不同实施例或范例，用于实施本公开的不同特征。下文将叙
述部件及布局的特定范例，以简化本公开。当然，多个特定部件及布局仅为范例，而非意图限制。例如，下文中“一第一特征形成于一第二特征之上”的叙述，可包括该第一及第二特征形成直接接触的实施例，亦可包括该第一及第二特征之间尚有额外特征形成，使该第一及第二特征并不直接接触的实施例。此外，本公开可能在各范例中重复参考编号及/或字母。此一重复是为了叙述简洁及清晰起见，而其自身并不决定所述各实施例及/或配置之间的关系。
82.此外，本公开的下文中，一特征“位于另一特征之上”、“连接至”另一特征、或“耦接至”另一特征等叙述，可包括多个特征形成直接接触的实施例，亦可包括尚有额外特征插入多个特征之间形成，使多个特征并不直接接触的实施例。此外，空间相关词汇，例如“低于”、“高于”、“水平”、“垂直”、“在...之上”、“在...之下”、“上方”、“下方”、“顶部”、“底部”等，以及多个词汇的衍生词汇(例如“水平地”、“向下地”、“向上地”等)，在本公开中是为了方便表示一特征与另一特征之间的关系而使用的。多个空间关系词汇乃意图涵盖包含多个特征的装置的不同方向。另外，当一数值或一数值范围以“约”、“近似”等词汇叙述时，此种词汇乃意图包括含有所述数值的一合理范围内的数值，例如所述数值的正负10％范围以内，或本发明的本领域技术人员所理解的其他数值。例如，词汇“约5纳米”包含4.5纳米至5.5纳米的尺寸范围。
83.总体而言，本公开关于半导体装置；特定而言，关于场效晶体管(fet)，例如平面fet、三维鳍式场效晶体管(finfet)、或环绕式栅极(gaa)装置。本公开的一方式，包括形成隔离结构，以电性隔离外延成长源极/漏极部件及邻近晶体管。此一结果可提升装置产量、可靠度及/或效能，详见下文。
84.图1a及图1b分别显示集成电路(ic)装置90的一部分的三维透视图及俯视图。ic装置90可为ic工艺中制造的中间装置、或该中间装置的一部分，包括静态随机存取存储器(sram)及/或其他逻辑电路、无源部件，例如电阻、电容及电感以及有源部件，例如p型fet(pfet)、n型fet(nfet)、finfet、金属氧化物半导体场效晶体管(mosfet)、互补式金属氧化物半导体(cmos)晶体管、双极性晶体管、高电压晶体管、高频晶体管及/或存储器单元。除非另有声明，否则本公开不限于任何特定数量的装置或装置区域，亦不限于任何特定装置配置。例如，尽管图示的ic装置90为三维finfet装置，然而本公开的概念亦可适用于平面fet装置或gaa装置。
85.参见图1a，ic装置90包括基板110。基板110可包括元素(单一元素)半导体，例如硅(si)、锗(ge)及/或其他合适材料；化合物半导体，例如碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)、锑化铟(insb)及/或其他合适材料；合金半导体，例如硅锗(sige)、磷化砷镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)、砷磷化镓铟(gainasp)及/或其他合适材料。基板110可为单层材料，具有统一的成分。或者，基板110可包括多个材料层，具有适合ic装置制造的相似或不同成分。在一范例中，基板110可为绝缘层上覆硅(soi)基板，具有半导体硅层，形成于氧化硅层之上。在另一范例中，基板110可包括导体层、半导体层、介电层、其他层，或上述各层的结合。多个掺杂区域，例如源极/漏极区域，可形成于基板110之中或之上。掺杂区域可以n型掺杂物进行掺杂，例如磷(p)或砷(as)，及/或以p型掺杂物进行掺杂，例如硼(b)，依设计需求而定。掺杂区域可直接形成于基板110之上、于p型井(p
‑
well)结构中、于n型井(n
‑
well)
结构中、双井(dual
‑
well)结构中、或使用抬升式(raised)结构。掺杂区域的形成可通过注入掺杂物原子、原位(in
‑
situ)掺杂外延成长及/或其他合适技术进行。
86.三维的有源区(active region)120形成于基板110上。有源区120为伸长的鳍状结构，向上突出基板110。因此，下文中，有源区120可替换地称为“鳍式结构120”。鳍式结构120可使用合适工艺制造，包括光刻工艺(photolithography)及蚀刻(etch)工艺。光刻工艺可包括形成覆盖基板110的光刻胶(photoresist)层、将光刻胶曝光于一图案(pattern)下、进行曝光后的烘烤(bake)工艺以及对光刻胶进行显影(develop)以形成包括光刻胶的掩模元件(未图示)。掩模元件随后用于蚀刻深入基板110的凹槽，使鳍式结构120留在基板110上。此一蚀刻工艺可包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)及/或其他合适工艺。在某些实施例中，鳍式结构120的形成可通过双重图案化(patterning)或多重图案化工艺进行。一般而言，双重图案化或多重图案化工艺合并光刻工艺及自对准(self
‑
aligned)工艺，使图案得以形成为具有例如小于使用单一直接光刻工艺所能得到的间距(pitch)。例如，一薄层可形成于基板上，并以光刻工艺图案化。间隔物(spacer)在图案化层的旁边以自对准工艺形成。该薄层随后被移除，且剩余的间隔物或心轴(mandrel)可随后用于图案化鳍式结构120。
87.ic装置90亦包括源极/漏极特征122，形成于鳍式结构120之上。源极/漏极特征122可包括外延层，外延成长于鳍式结构120之上。随着装置尺寸日益缩小，此等源极/漏极特征122可能相互融合，尽管其原应保持分离。本发明克服此一问题，详见下文。
88.ic装置90还包括隔离结构130，形成于基板110之上。隔离结构130电性分离ic装置90的不同部件。隔离结构130可包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、掺杂氟硅玻璃(fsg)、低k值介电材料及/或其他合适材料。在某些实施例中，隔离结构130可包括浅沟槽隔离(sti)特征。在一实施例中，隔离结构130是在形成鳍式结构120时，通过蚀刻基板110中的沟槽(trench)而形成的。多个沟槽随后可以前文所述的隔离材料填充，随后进行化学机械平坦化(cmp)工艺。其他隔离结构，例如场区氧化层(field oxide)、硅局部氧化(locos)及/或其他合适结构，亦可作为隔离结构130实施。或者，隔离结构130可包括多层结构，例如具有一个或多个热氧化物衬垫(liner)层。
89.ic装置90亦包括栅极结构140，形成于每一鳍式结构120的通道区域的三个侧面之上，并与鳍式结构120接合。栅极结构140可为虚设(dummy)栅极结构(例如包含氧化物栅极电介质及多晶硅栅极电极)，或可为高k值金属栅极(hkmg)结构，包含高k值栅极电介质及金属栅极电极，其中hkmg结构是经由替换虚设栅极结构形成的。虽未在附图中绘出，然而栅极结构140可包括额外的材料层，例如鳍式结构120之上的内界面层(interfacial layer)、覆盖层(capping layer)、其他合适层，或上述各层的组合。
90.参见图1b，多个鳍式结构120的方向为沿x方向纵向，而多个栅极结构140的方向为沿y方向纵向，亦即总体而言垂直于鳍式结构120。在多个实施例中，ic装置90包括额外的特征，例如沿栅极结构140的侧壁布设的栅极间隔物、布设于栅极结构140之上的硬掩模(hard mask)层及多种其他特征。
91.亦应注意，下文所述的本公开各方式可适用于多通道装置，例如环绕式栅极(gaa)装置。图1c显示范例gaa装置150的三维透视图。为了叙述的一致性及明确性起见，图1c及图1a与图1b中的相似部件将以相同代号标记。例如，有源区如鳍式结构120，沿z方向垂直向上突出基板110。隔离结构130提供鳍式结构120之间的电性隔离。栅极结构140位于鳍式结构
120之上，以及隔离结构130之上。掩模155位于栅极结构140之上，而栅极间隔物160位于栅极结构140的侧壁。覆盖层165形成于鳍式结构120之上，以在形成隔离结构130时，保护鳍式结构120不受氧化作用影响。
92.多个纳米结构170布设于每一鳍式结构120之上。纳米结构170可包括纳米片(nano
‑
sheet)、纳米管(nano
‑
tube)或纳米线(nano
‑
wires)，或沿x方向水平延伸的其他种类纳米结构。纳米结构170位于栅极结构140之下的部分，可作为gaa装置150的通道。介电内间隔物(dielectric inner spacer)175可布设于纳米结构170之间。此外，尽管为简洁起见而未显示于附图中，然而每一纳米结构170可被栅极电介质及栅极电极环形包覆。在图示的范例中，纳米结构170位于栅极结构140之外的部分，可作为gaa装置150的源极/漏极特征。然而，在某些实施例中，连续的源极/漏极特征可外延成长于鳍式结构120位于栅极结构140之外的部分。尽管如此，导电性的源极/漏极接点180可形成于多个源极/漏极特征之上，以提供电性连结予多个源极/漏极特征。层间电介质(ild)185形成于隔离结构130之上，并环绕栅极结构140及源极/漏极接点180。
93.关于制造gaa装置的更多详述，见于美国专利10,164,012号，标题为semiconductor device and manufacturing method thereof，公告于2018年12月25日；以及美国专利10,361,278号，标题为method of manufacturing a semiconductor device and a semiconductor device，公告于2019年7月23日；以及美国专利9,887,269号，标题为multi
‑
gate device and method of fabrication thereof，公告于2018年2月6日；上述每一文献的全部公开内容，特此参照并入本文件。尽管本公开关于鳍式结构或finfet装置，然而其亦可同等地适用于gaa装置。
94.图2a至图21a及图2b至图21b显示ic装置200在不同制造阶段中的剖面侧面图。图2a至图21a对应于沿x方向的剖面，例如沿图1a中的切线a
‑
a’。因此，图2a至图21a可称为“x切面图”。图2b至图21b对应于沿y方向的剖面，例如沿图1a中的切线b
‑
b’。因此，图2b至图21b可称为“y切面图”。为了叙述的一致性及明确性起见，图2a至图21a及图2b至图21b中出现的相似部件将以相同代号标记。
95.参见图2a至图2b，ic装置200包括前文所述的基板110(参见图1a
‑
图1c)，例如硅基板。该基板包括多个有源区，例如前文所述的鳍式结构120(参见图1a至图1b)。每一鳍式结构120沿x方向横向延伸，并在y方向上以隔离结构130彼此隔开。
96.如图2a所示，ic装置200亦包括虚设(dummy)栅极结构210，布设于基板110之上。每一虚设栅极结构210可包括虚设栅极介电层及多晶硅栅极电极，且多个虚设栅极结构210将于下文所述的栅极替换工艺中被移除。多个硬掩模(hard mask)220布设于虚设栅极结构210之上。硬掩模220可用于在一个或多个图案化工艺中定义虚设栅极结构210。栅极间隔物240形成于虚设栅极结构210及硬掩模220的侧壁上。每一栅极间隔物240可包括介电材料，例如氮化硅(sin)、氮化碳化硅(sicn)、或氮氧碳化硅(sicon)。
97.可对ic装置200进行外延成长工艺260，以外延成长finfet晶体管的源极/漏极部件122。源极/漏极部件122成长于鳍式结构120之上(如图2b所示)，且位于虚设栅极结构210之间(如图2a所示)。此等源极/漏极部件122可属于不同晶体管。作为如图2b所示的非限制性范例，源极/漏极部件122a及122b属于第一n型fet(nfet)，源极/漏极部件122c及122d属于第二nfet，源极/漏极部件122e属于第一p型fet(pfet)，而源极/漏极部件122f属于第二
pfet。
98.具有源极/漏极部件122a及122b成长其上的鳍式结构120，彼此以间隔270隔开。相同特征亦适用于源极/漏极部件122c及122d。在某些实施例中，间隔270的范围介于约20纳米(nm)至约32纳米之间。间隔270的此一范围被配置以促进源极/漏极部件122a及122b相互融合(以及源极/漏极部件122c及122d相互融合)，此种融合为理想的，因多个源极/漏极部件属于同一晶体管。相对地，具有源极/漏极部件122b及122c成长其上的鳍式结构120，彼此以大于间隔270的间隔271隔开。在某些实施例中，间隔271的范围介于约50纳米至约100纳米之间。在某些实施例中，间隔271与间隔270的比例范围介于约1.5:1至约20:1之间。又如图2b所示，多个源极/漏极部件(例如源极/漏极部件122b)的最外侧尖端，以距离275突出最近的鳍式结构120的侧面。换言之，距离275指示了源极/漏极部件横向突出于其所依附的鳍式结构120的程度。在某些实施例中，距离275与间隔271的比例范围介于约1:2.5至约1:25之间。
99.源极/漏极部件122b及122c的物理性分离为理想的，因多个源极/漏极部件属于不同晶体管，应保持物理性及电性分离。然而，随着晶体管尺寸日渐缩小，较大的间隔271(相较于间隔270而言)仍可能无法保证相邻晶体管的源极/漏极部件122b及122c之间的物理性分离。有时，源极/漏极部件122b及122c可能成长至大于预期的大小，可能导致源极/漏极部件122b及122c非因故意地相互融合。例如，当距离275与间隔271的比例接近约1:2时，相邻晶体管的源极/漏极部件可能处于相互融合的风险之下，即使多个源极/漏极部件原应保持分离。工艺变异(例如对准及覆盖控制)可能进一步加剧此一问题。
100.相似地，源极/漏极部件122e及122f可能因其所依附的鳍式结构120之间的间隔273缩小而相互融合，即使源极/漏极部件122e及122f原应保持相互物理性分离，因多个源极/漏极部件来自不同pfet。源极/漏极部件122b及122c的融合、或源极/漏极部件122e及122f的融合，可能导致原应相互电性隔离的晶体管之间的短路，而降低效能及/或减低ic装置200的产量。
101.亦应注意，短路不仅可能发生于相邻的nfet之间(例如源极/漏极部件122b及122c之间)或相邻的pfet之间(例如源极/漏极部件122e及122f之间)，亦可能发生于彼此相邻的nfet及pfet之间。例如，具有源极/漏极部件122d及122e成长其上的鳍式结构120之间以间隔272隔开。间隔272被配置为大于间隔271，以防止源极/漏极部件122d及122e之间的融合。然而，日渐缩小的装置尺寸，以及潜在的工艺变异，可能在某些装置中导致源极/漏极部件122d(来自nfet)及122e(来自pfet)之间的融合，尽管间隔272足够大，而可在多数装置中防止此一融合。相同地，相邻的nfet及pfet装置之间此种非因故意的融合亦为本发明所欲避免的，因其可能降低装置效能或减低产量。
102.为了克服前文所述的此种非因故意的源极/漏极融合，本公开将于有相互融合之虞的源极/漏极部件之间实施电性隔离结构。此等电性隔离结构可于制造过程中的不同阶段实施，详见下文。
103.请参见图3a及图3b，对ic装置200进行牺牲层形成工艺300，以形成牺牲层310。牺牲层形成工艺300可包括旋转涂布(spin coating)工艺、或沉积工艺，例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)，或上述工艺的组合。在某些实施例中，牺牲层310包括光刻胶材料。在其他实施例中，牺牲层310包括介电材料，例如氧化物材料。牺牲
层310形成于虚设栅极结构210、栅极间隔物240及源极/漏极部件122之上，并覆盖虚设栅极结构210、栅极间隔物240及源极/漏极部件122。
104.请参见图4a及图4b，对ic装置200进行蚀刻工艺330，以形成开口(亦称凹陷或沟槽)340及341。开口340垂直延伸穿越牺牲层310，并“分割”了nfet的源极/漏极部件122b及122c的融合部分。开口341垂直延伸穿越牺牲层310，并“分割”了pfet的源极/漏极部件122e及122f的融合部分。换言之，蚀刻工艺330亦移除了源极/漏极部件122b
‑
122c及122e
‑
122f的部分，使多个源极/漏极部件不再相互物理性接触。在某些实施例中，每一开口340及341可具有梯形的侧面形状，其中开口340及341在顶部具有最大宽度，且开口340及341往下方延伸越深处的宽度越窄。应注意，由于图4a的剖面位置之故，开口340及341在图4a中并非直接可见。应注意，在某些其他实施例中，若源极/漏极部件122d及122e应保持相互电性分离，则开口亦可在源极/漏极部件122d及122e之间被蚀刻，以防止源极/漏极部件122d及122e之间可能的融合。
105.请参见图5a及图5b，对ic装置200进行移除工艺360，以移除牺牲层310。在牺牲层310包括光刻胶材料的实施例中，移除工艺360可包括去光刻胶(photoresist stripping)或灰化(ashing)工艺。在牺牲层310包括介电材料的实施例中，移除工艺360可包括一个或多个蚀刻工艺。如图5b所示，在移除工艺360进行后，源极/漏极部件122b及122c会相互分离，如同源极/漏极部件122e及122f。应注意，每一源极/漏极部件122b、122c、122e及122f皆具有受蚀刻工艺330影响而导致的非对称性侧面形状。此一非对称性侧面形状为本公开中的ic装置200的其中一种独特物理特征，见下文详述。
106.请参见图6a及图6b，对ic装置200进行沉积工艺380，以形成介电层400。沉积工艺380可包括cvd、pvd、ald，或上述工艺的组合。在某些实施例中，介电层400为层间电介质(ild)，亦称为“ild0层”。作为非限制性范例，介电层400可包括低k值电介质(例如介电常数低于氧化硅(介电常数约为3.9)的介电材料)。在其他实施例中，介电层400可包括氧化硅、氮化硅、碳化硅，或上述材料的组合。如图6b所示，介电层400布设于源极/漏极部件122b及122c之间的部分，提供二者之间的物理性及电性隔离，而介电层400布设于源极/漏极部件122e及122f之间的部分，亦提供二者之间的物理性及电性隔离。
107.应注意，在沉积工艺380后，可进行平坦化(planarization)工艺，例如化学机械平坦化(cmp)工艺，以暴露虚设栅极结构210，并平坦化介电层400的上方表面。例如，如图6a所示，虚设栅极结构210的上方表面可大致上与介电层400的上方表面共平面。
108.请参见图7a至图7b，对ic装置200进行栅极替换工艺420，以将虚设栅极结构210替换为高k值金属栅极(hkmg)结构440。虚设栅极结构210可以蚀刻工艺移除，在介电层400中留下开口(沟槽)。此等开口或沟槽随后以hkmg结构440的金属栅极电极填充。在某些实施例中，若虚设栅极结构210包括虚设栅极介电层(例如氧化硅栅极电介质)，则该虚设栅极介电层亦将被高k值栅极介电层替换，以作为hkmg结构440的一部分。因此，每一hkmg结构440可包括高k值栅极电介质及金属栅极电极。高k值栅极电介质的范例材料包括氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、二氧化铪
‑
氧化铝合金、硅氧化铪(hfsio)、氮氧硅化铪(hfsion)、氧化钽铪(hftao)、氧化钛铪(hftio)、氧化锆铪(hfzro)，或上述材料的组合。金属栅极电极可包括一个或多个功函数(work function)金属层，以及一个或多个填充金属层。功函数金属层可被配置为调节个别晶体管的功函数。功函数金属层的范例材料包括氮
化钛(tin)、钛铝(tial)、氮化钽(tan)、碳化钛(tic)、碳化钽(tac)、碳化钨(wc)、氮化铝钛(tialn)、锆铝(zral)、钨铝(wal)、钽铝(taal)、铪铝(hfal)，或上述材料的组合。填充金属层可作为栅极电极层的主要导电部分。在某些实施例中，hkmg结构440可包括额外层，例如界面间层(interfacial layer)、覆盖层(capping layer)、扩散/阻挡层(diffusion/barrier layer)，或其他适用层。
109.在hkmg结构440于沟槽中形成，以替换虚设栅极结构210后，亦可进行回蚀(etch
‑
back)及cmp工艺，以降低hkmg结构440及介电层400的高度，并平坦化hkmg结构440的上方表面及介电层400的上方表面。应注意，hkmg结构440在图7b中并非直接可见，因图7b中所示的剖面是沿剖线b
‑
b’切取的，而剖线b
‑
b’位于hkmg结构440之外。
110.请参见图8a及图8b，进行源极/漏极接点形成工艺460，以形成源极/漏极接点480。例如，可进行一个或多个蚀刻工艺，以选择性移除介电层400位于源极/漏极部件122a
‑
122f上方的部分，进而形成源极/漏极接点沟槽。导电材料例如钨(w)、钛(ti)、钴(co)、铝(al)、铜(cu)或上述材料的组合，可随后沉积，以填充源极/漏极接点沟槽，进而形成源极/漏极接点480。其中一个源极/漏极接点480将源极/漏极部件122a及122b电性耦接，另一源极/漏极接点480将源极/漏极部件122c及122e电性耦接，又另一源极/漏极接点480布设于源极/漏极部件122f之上。
111.请参见图9a及图9b，进行沉积工艺490，以在源极/漏极接点480之上及hkmg结构440之上形成介电层500。沉积工艺490可包括cvd、pvd、ald，或上述工艺的组合。在某些实施例中，介电层500为另一层间电介质，亦称为“ild1层”，因其布设于较ild0层高一层之处。作为非限制性范例，介电层500可包括低k值电介质、氧化硅、氮化硅，或上述材料的组合。
112.额外的制造工艺可于随后进行，以完成ic装置200的制造。例如，可形成延伸穿越介电层500的栅极接点及/或源极/漏极导通孔(via)，以提供电性连接至hkmg结构440及/或源极/漏极接点480，且包含导通孔及金属线的额外金属化层(metallization layer)可形成于介电层500之上。ic装置200亦可能经历测试(testing)或封装(packaging)工艺。为简明起见，此等额外工艺于本文中不再赘述。
113.图9b显示ic装置200的独特物理特征：源极/漏极部件的非对称性。例如，如图9b所示，源极/漏极部件122c在其“左侧”具有最外侧部分510，而源极/漏极部件122d在其“右侧”具有最外侧部分511。最外侧部分510及最外侧部分511具有不同的物理剖面侧面形状，因源极/漏极部件122c的左侧在蚀刻工艺330中被蚀刻，而源极/漏极部件122d的右侧在蚀刻工艺330中并未被蚀刻。在某些实施例中，最外侧部分510可近似于一直线、或一相对平坦的边缘，亦可能具有某种程度的倾斜，因沟槽340(参见图4b)倾斜、或具有梯形的上宽下窄侧面形状。相对地，最外侧部分511具有带尖角的侧面形状，或至少具有某种程度的弧形突出，此一突出为外延成长所致。因此，作为合并的单一结构，源极/漏极部件122c及122d具有非对称性侧面形状，因最外侧部分510及511的形状彼此不同。相同情况亦见于源极/漏极部件122a及122b的合并结构中。此外，源极/漏极部件122e及122f亦皆具有形状为一直线或平坦边缘的最外侧部分515以及形状为带有尖角或弧形边缘的另一最外侧部分516。换言之，源极/漏极部件122e自身具有非对称性侧面形状，源极/漏极部件122f亦同。
114.然而，应注意，依据本公开所制造的ic装置，并非必须具有非对称性侧面形状。在本公开的某些实施例中，一源极/漏极部件(或多个相互融合的源极/漏极部件)的“左侧”及
“
右侧”皆可被蚀刻，进而使结构具有对称性源极/漏极部件，其中左侧最外侧部分及右侧最外侧部分皆具有直线或相对平坦的边缘形状。
115.前文参见图2a与图2b至图9a与图9b的叙述，是关于本公开的第一实施例，其中融合的源极/漏极部件122在ild0(亦即介电层400)形成之前被分离。图10a与图10b至图13a与第图13b是关于本公开的第二实施例，其中融合的源极/漏极部件122在介电层400(亦即ild0)形成之后、但在hkmg结构440形成之前被分离。本公开此一第二实施例将于下文详述。为了叙述的一致性及明确性起见，在第一实施例及第二实施例中出现的相似部件将以相同代号标记。
116.请参见图10a及图10b，源极/漏极部件122已以前文所述的外延成长工艺260(参见图2a及图2b)外延成长。因此，第二实施例进行沉积工艺380，而非形成牺牲层310(如第一实施例中所进行者)，以形成介电层400(亦即ild0)。在此一制造阶段中，融合的源极/漏极部件122a
‑
122b、122c
‑
122d以及122e
‑
122f尚未被分离。介电层400形成于源极/漏极部件122a至122e的周围，如图10b所示。
117.请参见图11a及图11b，进行蚀刻工艺520，以形成开口540及541。开口540垂直延伸穿越介电层400，并“分离”nfet的源极/漏极部件122b及122c的融合部分。开口541垂直延伸穿越介电层400，并“分离”pfet的源极/漏极部件122e及122f的融合部分。换言之，蚀刻工艺520亦移除源极/漏极部件122b
‑
122c及122e
‑
122f的部分，使源极/漏极部件122b
‑
122c及122e
‑
122f不再彼此物理性接触。应注意，由于图11a的剖面位置，故开口540及541在图11a中并非直接可见。
118.应注意，相较于第一实施例中的开口340及341(垂直蚀刻穿越牺牲层310，如图4b所示)，开口540及541具有较短的高度以及较小的深宽比(aspect ratio)，其中“深宽比”指开口高度(在z方向上)以及开口宽度(在y方向上)的比例。较小的深宽比使工艺控制略为容易，例如使控制开口540
‑
541的位置较为容易。
119.请参见图12a及图12b，对ic装置200进行一个或多个沉积工艺550，以分别在开口540及541中形成隔离结构560及561。沉积工艺550可包括cvd工艺、pvd工艺、ald工艺，或上述工艺的组合。隔离结构560及561可包括介电材料，例如氮化硅。在某些实施例中(例如图示的实施例)，隔离结构561及561可分别包括衬垫(liner)570及571。换言之，衬垫570及571首先通过沉积工艺550沉积进入开口540及541。隔离结构560及561的其余部分于稍后沉积进入开口540及541，分别沉积于衬垫570及571之上。在此一“双层”结构中，衬垫570及571可包括具有良好粘着(adhesion)特性的介电材料，且隔离结构560及561的其余部分可包括具有快速空隙填充(gap filling)效能的材料。在某些实施例中，衬垫570及571可包括氧化硅，而隔离结构560及561的其余部分可包括氮化硅。
120.无论隔离结构560及561是以单层结构或双层结构实施，皆可在源极/漏极部件122b及122c之间以及源极/漏极部件122e及122f之间，提供有效的电性及物理性隔离。因此，可防止相邻的源极/漏极部件之间欲避免的融合。
121.请参见图13a及图13b，对ic装置200进行前述参见图7a至图9a及图7b至图9b的工艺，包括栅极替换工艺420，以将虚设栅极结构210替换为hkmg结构440、源极/漏极接点形成工艺460，以形成源极/漏极接点480以及沉积工艺490，以形成介电层500(亦即ild1)。由于此等工艺已在第一实施例中详述，故在第二实施例中不再赘述。
122.图14a至图17a及图14b至图17b是关于本公开的第三实施例，其中融合的源极/漏极部件122在形成hkmg结构440以替换虚设栅极结构210之后、但在源极/漏极接点480形成之前被分离。本公开此一第三实施例将于下文详述。为了叙述的一致性及明确性起见，在第一实施例、第二实施例及第三实施例中出现的相似部件将以相同代号标记。
123.请参见图14a及图14b，源极/漏极部件122已以前文所述的外延成长工艺260(参见图2a及图2b)外延成长。如前述第二实施例中所进行者，第三实施例进行沉积工艺380，以形成介电层400(亦即ild0)。随后进行栅极替换工艺420，以将虚设栅极结构210替换为hkmg结构440。在此一制造阶段中，融合的源极/漏极部件122a
‑
122b、122c
‑
122d及122e
‑
122f尚未被分离，如图14b所示。
124.请参见图15a及图15b，进行前述蚀刻工艺520，以形成垂直延伸穿越介电层400的开口540及541。相同地，开口540“分离”nfet的源极/漏极部件122b及122c的融合部分，而开口541“分离”pfet的源极/漏极部件122e及122f的融合部分。开口540及541亦具有较第一实施例中的开口340及341小的深宽比，而此一较小的深宽比使更佳的工艺控制得以进行。相同地，由于图15a的剖面位置，故开口540及541在图15a中并非直接可见。
125.请参见图16a及图16b，对ic装置200进行前述一个或多个沉积工艺550，以分别在开口540及541中形成隔离结构560及561。沉积工艺550可包括cvd工艺、pvd工艺、ald工艺，或上述工艺的组合。隔离结构560及561可包括介电材料，例如氮化硅、氧化硅、氮氧化硅、氮氧碳化硅、碳化硅、高k值介电材料(例如氧化铪)、或低k值介电材料(例如多孔材料)。另外，如前文所述，隔离结构560及561可分别包括衬垫570及571，由不同于隔离结构560及561其余部分的材料制成。无论何种情况，隔离结构560及561皆可在源极/漏极部件122b及122c之间以及源极/漏极部件122e及122f之间，有效地提供电性隔离及物理性隔离。因此，可防止吾人欲避免的相邻源极/漏极部件之间彼此融合的情况。
126.请参见图17a及图17b，对ic装置200进行前述参见图7a至图9a及图7b至图9b的工艺，包括源极/漏极接点形成工艺460，以形成源极/漏极接点480以及沉积工艺490，以形成介电层500(亦即ild1)。由于此等工艺已在前文第一实施例中详述，故在第三实施例中不再赘述。
127.图18a至图20a及图18b至图20b是关于本公开的第四实施例，其中融合的源极/漏极部件122在源极/漏极接点480形成之后、但在额外的金属化层(例如形成于源极/漏极接点480之上的导通孔)形成之前被分离。本公开此一第四实施例将于下文详述。为了叙述的一致性及明确性起见，在第一实施例、第二实施例、第三实施例及第四实施例中出现的相似部件将以相同代号标记。
128.请参见图18a及图18b，源极/漏极部件122已外延成长，介电层400(亦即ild0)已形成，虚设栅极结构210已被替换为hkmg结构440，源极/漏极接点480已形成，且介电层500(亦即ild1)亦已形成。在此一制造阶段中，融合的源极/漏极部件122a
‑
122b、122c
‑
122d及122e
‑
122f尚未被分离，如图18b所示。
129.请参见图19a及图19b，进行蚀刻工艺600，以形成开口610及611，垂直延伸穿越介电层500，并穿越介电层400。相较于前述第二实施例及第三实施例中的开口540及541，第四实施例中的开口610及611深度较深，因开口610及611必须延伸穿越介电层500及400二者。换言之，开口610及611具有较开口540及541大的深宽比。然而，开口610及611仍可具有小于
第一实施例中的开口340及341(如图4b所示)的深宽比。无论何种情况，开口610“分离”nfet的源极/漏极部件122b及122c的融合部分，而开口611“分离”pfet的源极/漏极部件122e及122f的融合部分。由于图18a的剖面位置，故开口610及611在第19a图中并非直接可见。
130.请参见图20a及图20b，进行一个或多个沉积工艺630。此一个或多个沉积工艺630可相似于前述一个或多个沉积工艺550。换言之，此一个或多个沉积工艺630分别在开口610及611中形成隔离结构640及641。相似于隔离结构560及561，隔离结构640及641可包括氮化硅、氧化硅、氮氧化硅、氮氧碳化硅、碳化硅、高k值介电材料、或低k值介电材料。隔离结构640及641亦皆可具有单层结构或双层结构(例如分别包括衬垫650及651)。隔离结构640及641可在源极/漏极部件122b及122c之间以及源极/漏极部件122e及122f之间，有效地提供电性隔离及物理性隔离。因此，可防止吾人欲避免的相邻源极/漏极部件之间彼此融合的情况。
131.在前文第一实施例至第四实施例的叙述中，ic装置200为finfet形式。然而，本公开中的进步性概念亦可适用于多通道装置，例如相似于图1c中的环绕式栅极(gaa)装置150的gaa装置。图21a及图21b显示本公开一实施例，其中ic装置200为gaa装置形式。图21a显示一x剖面图，其中剖面沿图1c中的剖线a
‑
a’切取，而图21b显示一y剖面图，其中剖面沿图1c中的剖线b
‑
b’切取。相同地，为了叙述的一致性及明确性起见，在图21a
‑
图21b及前述finfet实施例中出现的相似部件将以相同代号标记。
132.如图21a中的x剖面图所示，ic装置200包括多个纳米结构170，如前文所述(参见图1c)。每一纳米结构170沿x方向延伸，且可包括纳米片层、纳米管、纳米线，或某些其他形式的纳米结构。每一纳米结构170具有被hkmg栅极结构440环状围绕的区域，其中每一hkmg结构440包括高k值栅极电介质及包含金属的栅极电极。纳米结构170中的此等区域作为晶体管的通道区域，因此每一晶体管包括多个通道(因每一晶体管中具有多个纳米结构170)。如图21b所示，隔离结构640物理性隔离nfet中的源极/漏极部件122g及122h，而隔离结构641物理性隔离pfet中的源极/漏极部件122e及122f。应注意，隔离结构640及641是依据前述finfet第四实施例制造的(例如形成于源极/漏极接点480形成之后)。然而，finfet第一、第二及第三实施例亦可适用于本文所述的gaa装置。为简明起见，不再赘述。
133.图22显示本公开另一实施例，其中气隙(air gap)或空腔(void)形成于隔离结构中。例如，以finfet第四实施例为例，隔离结构640及641可分别具有气隙700及气隙701固定于其中。气隙700及701可通过在开口610及611中填充空隙填充特性不佳的材料而形成，该材料随后可分别将气隙700及701固定于隔离结构640及641之内。气隙700及701可有助于降低寄生电容值(parasitic capacitance)，因空气具有接近1的低介电常数。应注意，气隙700及701可形成于前述四种finfet实施例的隔离结构中，亦可形成于gaa实施例的隔离结构中。
134.应注意，本公开中的隔离结构并不必须形成于所有种类的ic装置之中，或遍及整个晶片。反之，隔离结构可在有源区之间的间隔较小(例如相邻晶体管的鳍式结构之间的间隔较小)的ic装置中选择性地形成，其可位于晶片上的某一区域，而在晶片上的其他区域则无。例如，一晶片可包括第一区域，其中ic装置具有相对较小的有源区间隔以及第二区域，其中ic装置具有相对较大的有源区间隔。因此，第一区域中的源极/漏极部件具有较高的非因故意相互融合风险，而第二区域中的源极/漏极部件则否。因此，前述隔离结构可选择性
地形成于第一区域，而不形成于第二区域。
135.ic装置200可在多种ic应用中实施，包括存储器装置，例如静态随机存取存储器(sram)装置。就此而言，图23为一范例电路图，显示单端口(single
‑
port)sram单元(例如1位元sram单元)800。单端口sram单元800包括上拉式(pull
‑
up)晶体管pu1及pu2；下拉式(pull
‑
down)晶体管pd1及pd2；以及传送闸(pass
‑
gate)晶体管pg1及pg2。如电路图所示，上拉式晶体管pu1及pu2为p型晶体管，而下拉式晶体管pg1、pg2、pd1及pd2为n型晶体管。依据本公开的各种方式，传送栅晶体管pg1、pg2及下拉式pd1、pd2以较上拉式晶体管pu1及pu2窄的间隔物实施。由于sram单元800在图示实施例中包括六个晶体管，故其亦可称为“六晶体管(6t)sram单元”。
136.上拉式晶体管pu1及下拉式晶体管pd1的漏极相互耦接，且上拉式晶体管pu2及下拉式晶体管pd2的漏极相互耦接。上拉式晶体管pu1及下拉式晶体管pd1与上拉式晶体管pu2及下拉式晶体管pd2交叉耦接(cross
‑
coupled)，以形成第一数据锁存器(data latch)。上拉式晶体管pu2及下拉式晶体管pd2的栅极相互耦接，并耦接至上拉式晶体管pu1及下拉式晶体管pd1的漏极，以形成第一储存节点sn1；而上拉式晶体管pu1及下拉式晶体管pd1的栅极相互耦接，并耦接至上拉式晶体管pu2及下拉式晶体管pd2的漏极，以形成互补第一储存节点snb1。上拉式晶体管pu1及pu2的源极耦接至电源电压v
cc
(亦称为v
dd
)，而下拉式晶体管pd1及pd2的源极耦接至电压v
ss
，其在某些实施例中可为电性接地。
137.第一数据锁存器的第一储存节点sn1经由传送栅晶体管pg1耦接至位元线(bit line)bl，而互补第一储存节点snb1经由传送栅晶体管pg2耦接至互补位元线blb。第一储存节点sn1及互补第一储存节点snb1为互补节点，通常处于相反的逻辑位准(逻辑高电位或逻辑低电位)。传送栅晶体管pg1及pg2的栅极耦接至字元线(word line)wl。sram装置，例如sram单元800，可使用“平面”晶体管装置实施，以finfet装置及/或gaa装置实施。
138.图24依据本公开的实施例显示集成电路制造系统900。制造系统900包括多个实体902、904、906、908、910、912、914、916...n，以通信网络918相互连接。通信网络918可为单一网络、或可为多个不同网络，例如内部网络(intranet)及网际网络(internet)，且可包括有线及无线通信通道。
139.在一实施例中，实体902代表服务系统，用于生产协作；实体904代表使用者，例如产品工程师，对关注的产品进行监控；实体906代表工程师，例如工艺工程师，控制工艺及相关的制造方法、或设备工程师，对工艺工具的状态及设定进行监控或调节；实体908代表测量工具，用于ic测试及测量；实体910代表半导体工艺工具，例如极紫外光刻工艺(euv)工具，用于进行光刻工艺(lithography)，以定义sram装置的栅极间隔物；实体912代表虚拟测量模块，与工艺工具910相关；实体914代表先进工艺控制模块，与工艺工具910以及其他额外的工艺工具相关；而实体916代表取样模块，与工艺工具910相关。
140.每一实体可与其他实体互动，并可提供集成电路制造、工艺控制及/或运算能力予其他实体，及/或自其他实体接收上述能力。每一实体亦可包括一个或多个电脑系统，用于进行运算及执行自动化技术(automation)。例如，实体914的先进工艺控制模块可包括多个电脑硬体，具有软体指令编码于其中。此等电脑硬体可包括硬盘、随身碟、cd
‑
rom、随机存取存储器(ram)、显示装置(例如显示器)、输入/输出装置(例如鼠标及键盘)。多个软体指令可以任何合适的程序语言写成，且可被设计为执行特定任务。
141.集成电路制造系统900使各实体间得以互动，以进行集成电路(ic)制造，以及ic制造的先进工艺控制。在一实施例中，先进工艺控制包括依据测量结果，调整一种工艺工具适用于相关晶片的工艺状态、设定及/或制造方法。
142.在另一实施例中，测量结果是由对已通过工艺的晶片中的一个子集合进行测量而得的，该晶片子集合是依据最佳化取样率取样而得，其中最佳化取样率基于工艺品质及/或产品品质而定。在又一实施例中，测量结果是由对该已通过工艺晶片子集合中的选定场(field)及点(point)进行测量而得的，多个场及点是依据最佳化取样场/点取样而得，其中最佳化取样场/点基于工艺品质及/或产品品质的各种特性而定。
143.ic制造系统900提供的其中一种性能，可在设计、工程、工艺、测量以及先进工艺控制等领域中，使协作及信息存取得以进行。ic制造系统900提供的另一种性能，可整合设备之间的系统，例如测量工具及工艺工具之间。此一整合使设备得以相互协调彼此的运作。例如，整合测量工具及工艺工具，可使生产信息更有效率地整合进制造过程或先进工艺控制(apc)模块内，且可使来自线上或以测量工具现场(in site)测得的晶片数据整合进相关的工艺工具中。
144.图25为一流程图，依据本公开一实施例，显示一方法1000，用于制造半导体装置。方法1000包括操作1010，用于在基板上形成第一有源区及第二有源区。
145.方法1000包括操作1020，用于外延成长第一源极/漏极部件及第二源极/漏极部件，分别成长于第一有源区及第二有源区之上。
146.方法1000包括操作1030，用于在第一源极/漏极部件及第二源极/漏极部件之上形成材料层。
147.方法1000包括操作1040，用于蚀刻穿越材料层的开口。此开口分离第一源极/漏极部件及第二源极/漏极部件。
148.方法1000包括操作1050，用于以一种或多种介电材料填充开口。
149.在某些实施例中，第一源极/漏极部件及第二源极/漏极部件在外延成长之后相互融合。
150.在某些实施例中，操作1050包括以单一种类的介电材料填充开口。
151.在某些实施例中，操作1050包括：在开口中沉积介电衬垫，其中该介电衬垫部分填充该开口；以及沉积介电材料于介电衬垫之上，其中该介电材料完全填充该开口。
152.在某些实施例中，操作1030包括形成牺牲层作为材料层。方法1000更可包括下列操作：在牺牲层中蚀刻开口后，移除牺牲层；在牺牲层移除后，形成层间电介质(ild)在第一源极/漏极部件及第二源极/漏极部件之上及周围；在ild形成后，在基板上形成包含金属的栅极结构；并在形成包含金属的栅极结构后，在第一源极/漏极部件之上形成第一源极/漏极接点，以及在第二源极/漏极部件之上形成第二源极/漏极接点。在某些实施例中，牺牲层的形成包括形成光刻胶层，作为牺牲层。
153.在某些实施例中，操作1030包括形成层间电介质(ild)作为材料层。方法1000更可包括下列操作：在填充开口后，在基板上形成包含金属的栅极结构；并在形成包含金属的栅极结构后，在第一源极/漏极部件之上形成第一源极/漏极接点，以及在第二源极/漏极部件之上形成第二源极/漏极接点。
154.在某些实施例中，操作1030包括形成层间电介质(ild)作为材料层。方法1000更可
包括下列操作：在蚀刻开口前，在基板上形成包含金属的栅极结构；并在以一种或多种介电材料填充开口后，在第一源极/漏极部件之上形成第一源极/漏极接点，以及在第二源极/漏极部件之上形成第二源极/漏极接点。
155.在某些实施例中，操作1030包括形成层间电介质(ild)作为材料层。方法1000更可在蚀刻开口前包括下列操作：在基板上形成包含金属的栅极结构；以及在第一源极/漏极部件之上形成第一源极/漏极接点，并在第二源极/漏极部件之上形成第二源极/漏极接点。开口的蚀刻在第一源极/漏极接点及第二源极/漏极接点形成后进行。
156.应注意，方法1000可在操作1010
‑
1050之前、之中或之后包括其他进一步的操作。例如，方法1000可包括形成虚设栅极结构、将虚设栅极结构替换为hkmg结构、形成额外的金属化层等操作。为简明起见，此等额外步骤不再赘述。
157.前述先进光刻工艺、方法及材料，可用于多种应用中，包括鳍式场效晶体管(finfet)。例如，鳍式结构可被图案化，以在各特征之间产生相对较近的间隔，与前文公开适配。此外，用于形成finfet的鳍式结构的间隔物(或称心轴(mandrel))，可依据前文公开处理。亦应注意，本公开的前述各方式，可适用于多通道装置，例如环绕式栅极(gaa)装置。尽管本公开关于鳍式结构或finfet装置，然而其亦可等同地适用于gaa装置。
158.总而言之，本公开在不同晶体管的外延成长源极/漏极部件之间形成介电隔离结构。在某些实施例中，此一介电隔离结构可通过在源极/漏极部件周围形成牺牲层、蚀刻穿越牺牲层的开口，其中该开口分离多个源极/漏极部件、移除牺牲层、并在源极/漏极部件周围形成介电层(亦即ild0)而形成。形成于源极/漏极部件之间的介电层的一部分，将作为介电隔离结构。在某些其他实施例中，此一介电隔离结构可通过在源极/漏极部件周围形成介电层(亦即ild0)、蚀刻穿越介电层的开口，其中该开口分离多个源极/漏极部件、并以一个或多个介电层填充开口而形成。填充开口的介电层，将作为介电隔离结构。在此等实施例中，开口可在hkmg结构形成之前被蚀刻，或在hkmg结构形成之后、源极/漏极接点形成之前被蚀刻，或在源极/漏极接点形成之后被蚀刻。
159.在某些源极/漏极部件之间形成此一介电隔离结构，相较于公知装置，可提供多种优点。然而，应注意，并非所有优点皆于本文中述及，不同实施例可提供不同优点，且任一实施例并不必然具有特定优点。优点之一，在于可防止欲避免的短路。详细而言，随着半导体的特征尺寸(feature size)日益缩小，相邻晶体管之间的源极/漏极部件(外延成长于有源区之上)可能相互融合。例如，一第一晶体管的源极/漏极部件可能与一第二晶体管的源极/漏极部件融合，即使该第一晶体管及第二晶体管的源极/漏极部件原应保持物理性分离。此一融合可能因源极/漏极部件所依附的有源区(例如鳍式结构)之间的距离缩短而发生。因此，容许误差的空间可能十分小。当源极/漏极部件成长至大于预期的尺寸、或其位置因工艺变异而稍微移位时，某些源极/漏极部件可能相互融合，即使其原应保持分离。融合的源极/漏极部件导致短路，可能导致装置效能降低及/或产量减少。在此，通过在源极/漏极部件之间形成隔离结构，应保持分离的源极/漏极部件可确实保持分离。如此，可防止欲避免的短路情形。其他优点可包括与现有工艺的相容性(包括finfet及gaa工艺)，以及易实施性及低成本。
160.本公开的一方式关于一种半导体装置。此装置包括第一有源区及第二有源区，布设于基板之上。第一源极/漏极部件成长于第一有源区之上。第二源极/漏极部件成长于第
二有源区之上。层间电介质(ild)布设于第一源极/漏极部件及第二源极/漏极部件周围。隔离结构垂直延伸穿越层间电介质，并分离第一源极/漏极部件及第二源极/漏极部件。
161.在某些实施例中，第一源极/漏极部件及第二源极/漏极部件皆具有非对称性侧面形状剖面(asymmetrical profile cross
‑
sectional view)。在某些实施例中，第一源极/漏极部件及第二源极/漏极部件皆在第一侧面具有第一最外侧部分，并在第二侧面具有第二最外侧部分，且第一最外侧部分的形状与第二最外侧部分的形状不同。在某些实施例中，第一最外侧部分的形状近似于一直线，而第二最外侧部分的形状近似于一尖角。
162.在某些实施例中，至少一个第一源极/漏极部件及第二源极/漏极部件包括多个相互融合的外延源极/漏极特征。
163.在某些实施例中，隔离结构包括介电衬垫，与第一源极/漏极部件及第二源极/漏极部件直接接触；以及介电区段，布设于介电衬垫之上。在某些实施例中，介电衬垫及介电区段具有不同的材料组成。
164.在某些实施例中，此半导体装置为finfet装置。
165.在某些实施例中，此半导体装置为环绕式栅极(gaa)装置。
166.本公开的另一方式关于一种半导体装置。此半导体装置包括多个有源区，布设于基板之上；多个栅极结构，布设于有源区之上；以及多个源极/漏极，分别外延成长于各有源区之上。各源极/漏极中，至少有一第一源极/漏极在剖面图中具有非对称式侧面形状。
167.在某些实施例中，非对称式侧面形状是由第一源极/漏极的第一最外侧部分及第一源极/漏极的第二最外侧部分定义的，其中第一最外侧部分具有平坦的边缘，而第二最外侧部分具有突出的尖角。
168.本公开的又一方式关于一种半导体装置的制造方法。此制造方法包括在基板上形成第一有源区及第二有源区；分别在第一有源区及第二有源区之上外延成长第一源极/漏极部件及第二源极/漏极部件；在第一源极/漏极部件及第二源极/漏极部件之上形成材料层；蚀刻出穿越材料层的开口，此开口分离第一源极/漏极部件及第二源极/漏极部件；以及以一种或多种介电材料填充开口。
169.在某些实施例中，第一源极/漏极部件及第二源极/漏极部件在外延成长后相互融合。
170.在某些实施例中，填充开口的操作包括以单一种类的介电材料填充开口。
171.在某些实施例中，填充开口的操作包括：在开口中沉积介电衬垫，其中介电衬垫部分填充开口；以及沉积介电材料于介电衬垫之上，其中介电材料完全填充开口。
172.在某些实施例中，材料层的形成包括形成牺牲层作为材料层，且其中此方法还包括：在牺牲层中蚀刻开口后，移除牺牲层；在牺牲层移除后，在第一源极/漏极部件及第二源极/漏极部件之上及周围形成层间电介质(ild)；在ild形成后，在基板上形成包含金属的栅极结构；以及在包含金属的栅极结构形成后，在第一源极/漏极部件之上形成第一源极/漏极接点，并在第二源极/漏极部件之上形成第二源极/漏极接点。在某些实施例中，牺牲层的形成包括形成光刻胶层作为牺牲层。
173.在某些实施例中，材料层的形成包括形成层间电介质(ild)作为材料层，且其中此方法还包括：在填充开口后，在基板上形成包含金属的栅极结构；以及在形成包含金属的栅极结构后，在第一源极/漏极部件之上形成第一源极/漏极接点，并在第二源极/漏极部件之
上形成第二源极/漏极接点。
174.在某些实施例中，材料层的形成包括形成层间电介质(ild)作为材料层，且其中此方法还包括：在蚀刻开口前，在基板上形成包含金属的栅极结构；以及在以一种或多种介电材料填充开口后，在第一源极/漏极部件之上形成第一源极/漏极接点，并在第二源极/漏极部件之上形成第二源极/漏极接点。
175.在某些实施例中，材料层的形成包括形成层间电介质(ild)作为材料层，且其中此方法还包括在蚀刻开口前，进行以下操作：在基板上形成包含金属的栅极结构；在第一源极/漏极部件之上形成第一源极/漏极接点，并在第二源极/漏极部件之上形成第二源极/漏极接点；其中开口的蚀刻在第一源极/漏极接点及第二源极/漏极接点形成后进行。
176.上文概述了数个实施例的特征，使本发明的本领域技术人员可对本公开的各方式达到更佳的理解。本发明的本领域技术人员应注意到，其人可轻易地基于本公开，对其他工艺及结构进行设计或改良，以实行本文所述各实施例的目的，或达到与本文所述各实施例相同的优点。本发明的本领域技术人员亦应认识到，此等等效结构并不脱离本公开的精神及范围，且其人可对本公开进行各种改造、替换及改良，而不脱离本公开的精神及范围。