NAND闪存中浮栅电阻结构的制作方法

本发明涉及一种半导体集成电路，特别涉及一种nand闪存中浮栅电阻结构。

背景技术：

1、nand闪存作为最主流的存储器类别，占据了90%以上的非易失性存储器市场。nand闪存主要使用串行的结构实现数据的“与非”计算，可以实现更加紧密的存储结构。由于其高存储密度，低成本，广泛应用于u盘，sd卡，ssd固态硬盘，移动设备，嵌入式系统等。近年来，随着移动互联网，大数据，云存储市场的兴起和发展，以及ai，vr，5g等技术的强劲发展，nand闪存市场快速增长。

2、nand 电路中的单元即存储单元是按照页面(page)、块(block)和层(plane) 进行组织的。页面是进行同时编程和读取操作的单位，块则是由多个页面组成的最小可擦除单元。由于进入小的nand单元时，使用一体化的刻蚀方案，所以为了引出接地选择管(gsl)和串选择管(ssl), 需要利用介质层(ono)刻蚀工艺将栅极结构中作为控制栅介质层的ono去除，使控制栅极与浮栅极的多晶硅连接。

3、同时由于控制栅极使用自对准双重嚗光技术（self-align double patterning，sadp）技术，在形成后，需要进行上下的截断，目前是使用控制栅截断（poc）层次进行，可以停止在介质层(ono)上部，达到切断控制栅，保留浮栅极的目的。

4、如图1所示，是现有nand闪存的平面结构示意图；图2是沿图1中虚线aa的剖面结构示意图；现有nand闪存包括：存储单元114a以及由所述存储单元114a排列形成的存储阵列。

5、所述存储单元114a的第一栅极结构102a包括形成于半导体衬底101上的隧穿介质层104、浮栅多晶硅105、控制栅介质层106和控制栅多晶硅107。

6、通常，所述控制栅介质层106为ono层，所述ono层包括第一氧化层、第二氮化层和第三氧化层，所述第二氮化层形成于所述第一氧化层的顶部表面以及所述第三氧化层形成又所述第二氮化层的顶部表面。

7、所述存储阵列包括由多个所述存储单元串联而成的存储单元串115。

8、所述存储单元串115的各所述存储单元114a位于n型重掺杂的第一源区103a和n型重掺杂的第一漏区103b之间，所述第一源区103a通过第一选择管114b即接地选择管连接到n型重掺杂的共用源区103c，在所述共用源区103c顶部形成有源接触孔111a并连接到由正面金属层112组成的源极线sl。所述第一漏区103b通过第二选择管114c即串选择管连接到n型重掺杂的共用漏区103d，所述共用漏区103d通过顶部漏接触孔111b连接到由正面金属层112组成的位线bl。

9、所述第一选择管114b的第二栅极结构102b包括形成于所述半导体衬底101上的所述隧穿介质层104、所述浮栅多晶硅105、所述控制栅介质层106和所述控制栅多晶硅107；所述第二栅极结构102b还具有第一栅连接区106a，所述第一栅连接区106a中的所述控制栅介质层106被去除以及所述浮栅多晶硅105和所述控制栅多晶硅107相接触。

10、所述第二选择管114c的第三栅极结构102c和所述第二栅极结构102b的结构相同。

11、所述存储阵列中，同一行上的各所述存储单元串115对齐排列；同一列上的各所述存储单元串115对齐排列并形成存储页116。

12、在列方向上，同一列上的各所述存储单元114a对齐排列以及各所述第一选择管114b对齐排列。

13、各所述第一选择管114b所保留的所述控制栅多晶硅107连接在一起形成第一选择管栅线sgs。图1中所显示的所述第一栅极结构102a、所述第二栅极结构102b和第三栅极结构102c对应的俯视面即平面结构为所述控制栅多晶硅107的俯视面结构。所述第一栅连接区106a沿所述列方向延伸并呈条形，所述源接触孔111a沿所述列方向上延伸并呈条形。

14、各所述第二选择管114c的所述控制栅多晶硅107连接在一起形成第二选择管栅线sgd。所述第一选择管栅线sgs会通过所述正面金属层112引出并形成接地选择管线。所述第二选择管栅线sgd会通过所述正面金属层112引出并形成串选择管线。

15、图2中显示的所述共用源极线sl对应的俯视面结构和图1中的所述源接触孔111a平行且位于所述源接触孔111a的顶部。

16、所述存储阵列包括多行所述位线bl。所述共用漏区103d为相邻两个所述存储单元串115共用，同一行所述位线bl和多个所述共用漏区103d连接。图1中，各行所述存储单元串115形成于由所述半导体衬底101形成的有源区中，各所述有源区呈条形结构，所述位线bl和各所述存储单元串115对应的所述有源区平行。

17、在所述列方向上，对齐排列的各所述存储单元114a的所述控制栅多晶硅107连接在一起形成单元控制栅线且所述单元控制栅线沿所述列方向延伸到所述存储阵列的外侧，在各所述单元控制栅线的延伸到所述存储阵列外侧的两侧具有控制栅截断区113，所述控制栅截断区113中的所述控制栅多晶硅107被去除并停止在所述控制栅介质层106上。

18、在各所述存储页116的列方向上的两端，各所述单元控制栅线对应的所述控制栅截断区113连通在一起并呈和行方向平行的条形。截断后的各所述单元控制栅线会通过顶部对应的正面金属层112连接到对应的字线即wl。

19、如图2所示，在各所述存储单元串115中，各所述第一栅极结构102a之间的所述半导体衬底101中自对准形成有n型重掺杂的单元连接区103。对于各所述存储单元114，所述第一栅极结构102a两侧的所述单元连接区103作为所述存储单元114的源区或漏区，所述第一源区103a和所述第一漏区103b也是属于所述单元连接区103，但是单独用独立标记标出。

20、在各所述第一栅极结构102a的侧面和所述第二栅极结构102b的侧面都形成有侧墙108，所述侧墙108将各所述第一栅极结构102a之间的间隔区以及所述第一栅极结构102a和所述第二栅极结构102b之间的间隔区都完全填充。

21、在所述共用源区103c顶部的所述第二栅极结构102c之间的间隔区域中的介质层109a在所述共用漏区103d顶部的所述第三栅极结构102c之间的间隔区域中的介质层109b由所述层间膜110组成。所述源接触孔111a和所述漏接触孔111b都好穿过所述层间膜110。

22、在nand电路中需要不同的电压，需要稳定的电阻来实现对于这些电压的调整，目前主要使用的是利用浮栅极多晶硅的电阻。 其利用ono层去除后形成与上层控制栅极连接，便于连接接触孔。但是目前这种结构中两条电阻的距离受限于控制栅(cg)的设计规则的限制，导致使用此电阻时占用大量的芯片面积。下面进一步说明如下：

23、如图3所示，是现有nand闪存中浮栅电阻结构的平面结构示意图；图4是图3中虚线框207处的立体结构示意图；图5是沿图3中的线aa处的剖面结构示意图；现有nand闪存中浮栅电阻结构中，浮栅电阻的形成区域中包括2根以上的平行排列的第一有源区（未显示）。

24、在所述第一有源区的顶部表面上依次形成有隧穿介质层（未显示）和浮栅多晶硅201，所述浮栅多晶硅201的长度边和所述第一有源区的长度边对齐。也即，在平面结构上，所述浮栅多晶硅201位于所述第一有源区的正上方，在沿所述浮栅多晶硅201的宽度方向上，所述浮栅电阻的形成区域位于宽度d105两端对应的虚线之间，可以看出，所述浮栅电阻的形成区域中包括了2根所述浮栅多晶硅201，故也包括了2根所述第一有源区。下面都以所述浮栅电阻的形成区域中包括了2根所述浮栅多晶硅201为例进行说明。

25、所述第一有源区由周侧环绕了浅沟槽隔离（未显示）的半导体衬底（未显示）组成。

26、各所述浮栅多晶硅201的顶部表面上形成有控制栅介质层208，在各所述浮栅多晶硅201的顶表面上还设置了第一引出区202a和第二引出区202b，所述第一引出区202a和所述第二引出区202b中的所述控制栅介质层208都被去除，所述第一引出区202a和所述第二引出区202b之间区域202c中的所述浮栅多晶硅201的电阻作为一个浮栅子电阻。

27、所述控制栅介质层208为ono层，所述ono层包括依次叠加的第一氧化层208a、第二氮化层208b和第三氧化层208c。

28、在各所述第一有源区的顶部形成有一根呈条形结构的控制栅导电材料层203。所述控制栅导电材料层203的条形结构通过图形化刻蚀形成。所述控制栅导电材料层203的长度方向沿所述第一有源区的长度方向，在所述第一引出区202a和所述第二引出区202b中，所述控制栅导电材料层203和所述浮栅多晶硅201相接触；在所述第一引出区202a和所述第二引出区202b外部，所述控制栅导电材料层203位于所述控制栅介质层208的顶部表面上。所述控制栅介质层208的结构请参考图5所示。

29、在所述第一引出区202a和所述第二引出区202b之间的区域中形成有2根纵向控制栅截断区204，用于将呈条形结构的所述控制栅导电材料层203截断。所述纵向控制栅截断区204中的所述控制栅导电材料层203都被去除并在长度方向上将所述控制栅导电材料层203分割，和对应的所述第一引出区202a相接触的所述控制栅导电材料层203组成第一控制栅引出端，和对应的所述第二引出区202b相接触的所述控制栅导电材料层203组成第二控制栅引出端。

30、各所述第一控制栅引出端和各所述第二控制栅引出端的顶部通过接触孔205连接到正面金属层206组成的金属互连结构，所述金属互连结构将各所述浮栅子电阻相串联并形成所述浮栅电阻。图5中，两个所述浮栅子电阻的所述第二控制栅引出端通过所述金属连线相连，两个所述浮栅子电阻的所述第一控制栅引出端分别引出到第一电阻电极端和第二电阻电极端。图5中仅显示了所述金属连线对应的所述正面金属层206。

31、所述控制栅导电材料层203的材料包括多晶硅。

32、如图3所示，所述控制栅导电材料层203之间的间距d101大于等于设计规则所规定的控制栅最小距离。

33、各所述第一有源区的外侧长度边和对应的所述控制栅导电材料层203中的长度边之间的间距d102大于等于所述设计规则所规定的控制栅包围有源区的最小距离。

34、图3中还显示了所述浮栅多晶硅201的宽度d103。

35、可以看出，所述浮栅电阻的形成区域的宽度d105为d101+4*d102+2*d103。

36、所述浮栅多晶硅201之间的间距为d104，d104为d101+2*d102。

37、图5所示的浮栅电阻结构能和图2所示的nand闪存的存储单元集成在一起形成，所述浮栅电阻结构对应的所述隧穿介质层、所述浮栅多晶硅201、所述控制栅介质层208和所述控制栅导电材料层203能和采用图2中所示的隧穿介质层104、浮栅多晶硅105、控制栅介质层106和控制栅导电材料层107采用相同的工艺同时形成。现有工艺中，图2所示的所述控制栅导电材料层107和图5所示的所述控制栅导电材料层203同时刻蚀形成条形结构，之后再对条形结构进行控制栅截断。但是，在所述控制栅导电材料层203的条形结构的图形化刻蚀中，d101需要受到设计规则的限制，最后使得d105较大，所述浮栅电阻的形成区域的面积会较大。图5中还显示了区域202c对应的浮栅子电阻的宽度w101。

技术实现思路

1、本发明所要解决的技术问题是提供一种nand闪存中浮栅电阻结构，能消除控制栅设计规则对浮栅电阻尺寸缩小的限制，从而能缩小浮栅电阻占据的空间，节省芯片面积，且不需要增加新工艺结构以及掩模版。

2、为解决上述技术问题，本发明提供的nand闪存中浮栅电阻结构的浮栅电阻的形成区域中包括2根以上的平行排列的第一有源区。

3、在所述第一有源区的顶部表面上依次形成有隧穿介质层和浮栅多晶硅，所述浮栅多晶硅的长度边和所述第一有源区的长度边对齐。

4、各所述浮栅多晶硅的顶部表面上形成有控制栅介质层，在各所述浮栅多晶硅的顶表面上还设置了第一引出区和第二引出区，所述第一引出区和所述第二引出区中的所述控制栅介质层都被去除，所述第一引出区和所述第二引出区之间的所述浮栅多晶硅的电阻作为一个浮栅子电阻。

5、控制栅导电材料层覆盖所述浮栅电阻的形成区域中的所有所述第一有源区；所述控制栅导电材料层的长度方向沿所述第一有源区的长度方向，在所述第一引出区和所述第二引出区中，所述控制栅导电材料层和所述浮栅多晶硅相接触；在所述第一引出区和所述第二引出区外部，所述控制栅导电材料层位于所述控制栅介质层的顶部表面上。

6、在各所述第一有源区之间，所述控制栅导电材料层中具有横向控制栅截断区，所述横向控制栅截断区中的所述控制栅导电材料层都被去除，使得所述横向控制栅截断区两侧保留的所述控制栅导电材料层在宽度方向上分割成多条。

7、在所述第一引出区和所述第二引出区之间的区域中至少形成有一根纵向控制栅截断区，所述纵向控制栅截断区中的所述控制栅导电材料层都被去除并在长度方向上将所述控制栅导电材料层分割，和对应的所述第一引出区相接触的所述控制栅导电材料层组成第一控制栅引出端，和对应的所述第二引出区相接触的所述控制栅导电材料层组成第二控制栅引出端。

8、各所述第一控制栅引出端和各所述第二控制栅引出端的顶部通过接触孔连接到正面金属层组成的金属互连结构，所述金属互连结构将各所述浮栅子电阻相串联并形成所述浮栅电阻。

9、进一步的改进是，所述第一有源区由周侧环绕了浅沟槽隔离的半导体衬底组成。

10、进一步的改进是，所述半导体衬底的材料包括硅。

11、进一步的改进是，所述控制栅导电材料层的材料包括多晶硅。

12、进一步的改进是，所述第一有源区之间的间距大于等于设计规则所规定的有源区最小距离。

13、所述浮栅电阻的形成区域中的所有所述第一有源区中，最外侧的两条所述第一有源区的外侧长度边和对应的所述控制栅导电材料层中的长度边之间的间距大于等于所述设计规则所规定的控制栅包围有源区的最小距离。

14、进一步的改进是，将各所述浮栅子电阻相串联的所述金属互连结构包括：第一电阻电极端、第二电阻电极端以及位于所述第一电阻电极端和所述第二电阻电极端之间将相邻的各所述浮栅子电阻相串联的金属连线。

15、位于两条最外侧的所述浮栅子电阻之间的各所述浮栅子电阻的所述第一控制栅引出端和一侧相邻的所述浮栅子电阻的所述第一控制栅引出端通过所述金属连线相连以及各所述浮栅子电阻的所述第二控制栅引出端和另一侧相邻的所述浮栅子电阻的所述第二控制栅引出端通过所述金属连线相连，并呈蛇形连接结构。

16、两条最外侧的所述浮栅子电阻的未和所述金属连线相连的所述第一控制栅引出端或所述第二控制栅引出端中的一个连接到所述第一电阻电极端以及另一个连接到所述第二电阻电极端。

17、进一步的改进是，所述隧穿介质层的材料包括氧化层。

18、进一步的改进是，所述控制栅介质层为ono层，所述ono层包括依次叠加的第一氧化层、第二氮化层和第三氧化层。

19、进一步的改进是，nand闪存的存储单元的栅极结构包括依次叠加的所述隧穿介质层、所述浮栅多晶硅、所述控制栅介质层和所述控制栅导电材料层，所述浮栅多晶硅和所述控制栅导电材料层通过所述控制栅介质层隔离。

20、所述栅极结构的所述隧穿介质层、所述浮栅多晶硅、所述控制栅介质层和所述控制栅导电材料层的工艺结构分别和所述浮栅电阻对应的所述隧穿介质层、所述浮栅多晶硅、所述控制栅介质层和所述控制栅导电材料层的工艺结构相同且同时形成。

21、进一步的改进是，所述nand闪存的储存阵列中，同一列的个所述存储单元的所述控制栅导电材料层连接在一起并形成控制栅条形。

22、在所述控制栅条形的两端具有第三控制栅截断区，所述第三控制栅截断区中的所述控制栅导电材料层被去除。

23、所述第三控制栅截断区、所述横向控制栅截断区和所述纵向控制栅截断区采用同一掩模版定义并共用同一控制栅截断工艺。

24、在沿各浮栅多晶硅组成的浮栅子电阻的条形延伸方向上，顶部的控制栅导电材料层并不需要一开始就形成和浮栅子电阻的条形一一对应的条形结构，而是在形成覆盖了浮栅电阻的形成区域中的所有第一有源区的基础上，通过在各第一有源区之间设置横向控制栅截断区，能实现对控制栅导电材料层的在宽度方向上的分割，从而实现和浮栅子电阻的条形一一对应的条形结构；同时保留了对各控制栅导电材料层的条形结构进行纵向分割的纵向控制栅截断区，其中横向控制栅截断区的设置，能使得浮栅电阻的形成区域的宽度方向上的尺寸不会受到控制栅导电材料层的条形结构之间的间距对应的控制栅设计规则的限制，进行满足有源区间距的设计规则即可，故能使浮栅电阻的形成区域的宽度方向的尺寸得到缩小，从而能缩小浮栅电阻占据的空间，节省芯片面积；另外，本发明中，所增加的横向控制栅截断区能和纵向控制栅截断区采用相同的掩模版、相同的工艺如刻蚀工艺同时形成，故本发明不需要增加新工艺结构以及掩模版，本发明还具有工艺成本低的优点。