一种半导体器件及其制造方法与流程

本技术涉及半导体，具体而言涉及一种半导体器件及其制造方法。

背景技术：

1、静态随机存取存储器(static random-access memory，简称sram)是随机存取存储器的一种，具有静止存取功能的内存，不需要实时刷新电路即能保存它内部存储的数据。

2、sram包括反相器，反相器由p沟道金属氧化物半导体(positive channelmetaloxide semiconductor，简称pmos)和n沟道金属氧化物半导体(negative channelmetaloxide semiconductor，简称nmos)组成，其中，pmos与nmos共用栅极，而由于pmos和nmos器件类型相反，共用栅极中用作pmos的栅极的pmos栅极与用作nmos的栅极的nmos栅极之间的边界位置便十分重要。

3、然而，相关技术中一般在流片(tape-out)之初通过版图设计来确定pmos栅极与nmos栅极之间的边界位置，整个流片过程中无法对边界位置进行更改，如果边界位置不合适便需要等到下次流片方能修改，对于边界位置的调整不灵活且耗时较长；同时还需要设置多个测试结构(test key，简称tsk)，导致面积的浪费。

4、因此需要进行改进，以至少部分地解决上述问题。

技术实现思路

1、在 技术实现要素： 部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本技术的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

2、针对目前存在的问题，本技术一方面提供一种半导体器件的制造方法，包括：

3、提供衬底，所述衬底包括pmos区和nmos区，所述pmos区和所述nmos区通过隔离结构隔离；

4、形成栅极，所述栅极至少自所述pmos区延伸至所述nmos区，所述栅极包括用作所述pmos区的栅极的pmos栅极和用作所述nmos区的栅极的nmos栅极：

5、基于版图设计的所述pmos栅极和所述nmos栅极的边界位置，形成掩膜层，所述掩膜层至少部分暴露预定形成所述pmos栅极的区域或预定形成所述nmos栅极的区域；

6、去除部分所述掩膜层以调整所述边界位置；

7、基于调整后的所述边界位置，分别形成所述pmos栅极和所述nmos栅极。

8、示例性地，所述形成栅极，进一步包括：

9、在预定形成所述栅极的区域形成掩膜层，所述掩膜层覆盖第一区域并暴露第二区域，所述边界位置靠近所述nmos区，其中，所述第一区域和所述第二区域分别为基于所述边界位置划分的预定形成所述pmos栅极和所述nmos栅极的区域；

10、去除部分所述掩膜层以朝向所述pmos区调整所述边界位置，调整后的所述边界位置靠近所述nmos区；

11、以被部分去除后的所述掩膜层为掩膜，形成n型功函数金属层；

12、去除所述掩膜层；

13、在预定形成所述栅极的区域形成p型功函数金属层；

14、或者，所述形成栅极，进一步包括：

15、在预定形成所述栅极的区域形成掩膜层，所述掩膜层覆盖所述第二区域并暴露所述第一区域，所述边界位置与所述pmos区之间的距离小于或等于所述边界位置与所述nmos区之间的距离；

16、去除部分所述掩膜层以朝向所述nmos区调整所述边界位置，调整后的所述边界位置靠近所述nmos区；

17、以被部分去除后的所述掩膜层为掩膜，形成p型功函数金属层；

18、去除所述掩膜层；

19、在预定形成所述栅极的区域形成n型功函数金属层。

20、示例性地，所述形成栅极，进一步包括：

21、在预定形成所述栅极的区域形成p型功函数金属层；

22、在所述p型功函数金属层上形成掩膜层，所述掩膜层覆盖第一区域并暴露第二区域，所述边界位置靠近所述nmos区，其中，所述第一区域和所述第二区域分别为基于所述边界位置划分的预定形成所述pmos栅极和所述nmos栅极的区域；

23、去除部分所述掩膜层以朝向所述pmos区调整所述边界位置，调整后的所述边界位置靠近所述nmos区；

24、以被部分去除后的所述掩膜层为掩膜，去除露出的所述p型功函数金属层；

25、去除所述掩膜层；

26、在预定形成所述栅极的区域形成n型功函数金属层；

27、或者，所述形成栅极，进一步包括：

28、在预定形成所述栅极的区域形成n型功函数金属层；

29、在所述n型功函数金属层上形成掩膜层，所述掩膜层覆盖所述第二区域并暴露所述第一区域，所述边界位置与所述pmos区之间的距离小于或等于所述边界位置与所述nmos区之间的距离；去除部分所述掩膜层以朝向所述nmos区调整所述边界位置，调整后的所述边界位置靠近所述nmos区；

30、以被部分去除后的所述掩膜层为掩膜，去除露出的所述n型功函数金属层；

31、去除所述掩膜层；

32、在预定形成所述栅极的区域形成p型功函数金属层。

33、示例性地，当所述掩膜层覆盖所述第一区域并暴露所述第二区域时，所述边界位置位于所述隔离结构与所述nmos区的交界处；

34、当所述掩膜层覆盖所述第二区域并暴露所述第一区域时，所述边界位置与所述pmos区之间的距离等于所述边界位置与所述nmos区之间的距离。

35、示例性地，所述形成栅极，进一步包括：

36、在预定形成所述栅极的区域形成未掺杂的多晶硅层；

37、在所述多晶硅层上形成掩膜层，所述掩膜层覆盖第三区域并暴露第四区域，所述边界位置靠近所述nmos区，其中，所述第三区域和所述第四区域与分别为基于所述边界位置划分的预定形成所述pmos栅极和所述nmos栅极的区域；

38、去除部分所述掩膜层以朝向所述pmos区调整所述边界位置，调整后的所述边界位置靠近所述nmos区；

39、以被部分去除后的所述掩膜层为掩膜，对露出的所述多晶硅层进行n型离子注入；

40、或者，所述形成栅极，进一步包括：

41、在预定形成所述栅极的区域形成未掺杂的多晶硅层；

42、在所述多晶硅层上形成掩膜层，所述掩膜层覆盖所述第四区域并暴露所述第三区域，所述边界位置靠近所述pmos区；

43、去除部分所述掩膜层以朝向所述nmos区调整所述边界位置，调整后的所述边界位置靠近所述pmos区；

44、以被部分去除后的所述掩膜层为掩膜，对露出的所述多晶硅层进行p型离子注入。

45、示例性地，所述形成栅极，进一步包括：

46、在预定形成所述栅极的区域形成未掺杂的多晶硅层；

47、对所述多晶硅层进行p型离子注入；

48、在所述多晶硅层上形成掩膜层，所述掩膜层覆盖第五区域并暴露第六区域，其中，所述第五区域和所述第六区域分别为基于所述边界位置划分的预定形成所述pmos栅极和所述nmos栅极的区域；

49、去除部分所述掩膜层以朝向所述pmos区调整所述边界位置；

50、以被部分去除后的所述掩膜层为掩膜，对露出的所述多晶硅层进行n型离子注入以使露出的所述多晶硅层具有n型导电类型；其中，当所述p型离子的横向扩散性能强于所述n型离子的横向扩散性能时，所述边界位置与所述pmos区之间的距离大于或等于所述边界位置与所述nmos区之间的距离，调整后的边界位置靠近所述pmos区；

51、当注入的所述p型离子的横向扩散性能弱于注入的所述n型离子的横向扩散性能时，所述边界位置靠近所述nmos区，调整后的所述边界位置靠近所述nmos区；

52、或者，所述形成栅极，进一步包括：

53、在预定形成所述栅极的区域形成未掺杂的多晶硅层；

54、对所述多晶硅层进行n型离子注入；

55、在所述多晶硅层上形成掩膜层，所述掩膜层覆盖所述第六区域并暴露所述第五区域；

56、去除部分所述掩膜层以朝向所述nmos区调整所述边界位置；

57、以被部分去除后的所述掩膜层为掩膜，对露出的所述多晶硅层进行p型离子注入以使露出的所述多晶硅层具有p型导电类型；

58、其中，当注入的所述p型离子的横向扩散性能强于注入的所述n型离子的横向扩散性能时，所述边界位置靠近所述pmos区，调整后的所述边界位置靠近所述pmos区；

59、当注入的所述p型离子的横向扩散性能弱于注入的所述n型离子的横向扩散性能时，所述边界位置与所述pmos区之间的距离小于或等于所述边界位置与所述nmos区之间的距离，调整后的所述边界位置靠近所述nmos区。

60、示例性地，当所述掩膜层覆盖所述第三区域并暴露所述第四区域时，所述边界位置位于所述隔离结构与所述nmos区的交界处；

61、当所述掩膜层覆盖所述第四区域并暴露所述第三区域时，所述边界位置位于所述隔离结构与所述pmos区的交界处。

62、示例性地，当所述掩膜层覆盖所述第五区域并暴露所述第六区域、且注入的所述p型离子的横向扩散性能强于注入的所述n型离子的横向扩散性能时，所述边界位置与所述pmos区之间的距离等于所述边界位置与所述nmos区之间的距离；

63、所述掩膜层覆盖所述第五区域并暴露所述第六区域、且注入的所述p型离子的横向扩散性能弱于注入的所述n型离子的横向扩散性能时，所述边界位置位于所述隔离结构与所述nmos区的交界处；

64、当所述掩膜层覆盖所述第六区域并暴露所述第五区域、且注入的所述p型离子的横向扩散性能强于注入的所述n型离子的横向扩散性能时，所述边界位置位于所述隔离结构与所述pmos区的交界处；

65、所述掩膜层覆盖所述第六区域并暴露所述第五区域、且注入的所述p型离子的横向扩散性能弱于注入的所述n型离子的横向扩散性能时，边界位置与所述pmos区之间的距离等于所述边界位置与所述nmos区之间的距离。

66、示例性地，采用离子束溅射刻蚀工艺来去除部分所述掩膜层以调整所述边界位置，所述边界位置的调整量为0nm-60nm；

67、所述离子束溅射刻蚀工艺的离子能量范围为20v-200v、刻蚀角度范围为20°-70°、刻蚀时间范围为10min-60min、样品台温度为0℃-10℃。

68、本技术另一方面提供一种半导体器件，所述半导体器件采用前述的制造方法制造获得。

69、本技术实施例的半导体器件及其制造方法，能够不依赖流片周期，对pmos栅极与nmos栅极之间的边界位置进行灵活调控，进而快速定位最佳边界位置，缩短了时间；同时也无需放置测试结构，节省了面积。