显示装置的制作方法

本公开实施例涉及一种显示装置。

背景技术：

1、目前，非晶硅（a-si）薄膜晶体管（tft）广泛地应用于液晶显示装置的驱动背板中，为了提高生产节拍，往往对有源半导体层与源漏金属层采用同一个掩模进行半曝光工艺形成薄膜晶体管。

技术实现思路

1、本公开实施例提供一种显示基板及其制作方法、显示装置。

2、本公开实施例提供一种显示基板，包括：衬底基板以及位于衬底基板上的半导体层和导电层。所述半导体层位于所述衬底基板上，所述半导体层包括晶体管的沟道区和掺杂区图案；所述导电层与所述半导体层层叠设置，且位于所述半导体层远离所述衬底基板的一侧，所述导电层包括数据线以及与所述掺杂区图案电连接的所述晶体管的第一极和第二极，所述第一极与所述数据线电连接。所述半导体层与所述数据线交叠部分的延伸方向和所述数据线延伸方向相同，所述半导体层包括未被所述数据线覆盖且相对于所述数据线的边缘突出的第一突出部，所述第一突出部设置在所述数据线的边缘，所述第一突出部远离所述数据线的边缘与所述数据线的边缘之间间隔的尺寸为第一尺寸，所述第一尺寸大于0且小于3.0微米。

3、例如，根据本公开的实施例，所述半导体层的边缘相对于所述第一极的边缘突出的部分为第二突出部，所述第二突出部设置在所述第一极的边缘，所述第二突出部远离所述第一极的边缘与所述第一极的边缘之间的间隔的尺寸为第二尺寸，所述第二尺寸大于所述第一尺寸。

4、例如，根据本公开的实施例，所述第一突出部包括层叠设置的第一级台阶和第二级台阶，所述第一级台阶位于所述第二级台阶与所述衬底基板之间，且所述第一级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第一台阶尺寸，所述第二级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第二台阶尺寸；所述第一台阶尺寸与所述第二台阶尺寸的比例范围为2-25。

5、例如，根据本公开的实施例，所述第一级台阶的材料包括非晶硅，所述第二级台阶的材料包括掺杂非晶硅。

6、例如，根据本公开的实施例，所述数据线包括至少一层导电层，所述数据线的侧壁与所述第二级台阶远离所述衬底基板一侧表面之间的夹角范围包括30~80度。

7、例如，根据本公开的实施例，所述第二突出部包括层叠设置的第三级台阶和第四级台阶，所述第三级台阶位于所述第四级台阶与所述衬底基板之间，且所述第三级台阶的边缘与所述第一极的边缘之间间隔的尺寸为第三台阶尺寸，所述第四级台阶的边缘与所述第一极的边缘之间间隔的尺寸为第四台阶尺寸；所述第一台阶尺寸小于所述第三台阶尺寸。

8、例如，根据本公开的实施例，所述第三级台阶的材料包括非晶硅，所述第四级台阶的材料包括掺杂非晶硅。

9、例如，根据本公开的实施例，所述第一台阶尺寸与所述第二台阶尺寸的比值小于所述第三台阶尺寸与所述第四台阶尺寸的比值。

10、例如，根据本公开的实施例，所述晶体管还包括栅极，所述栅极位于所述半导体层与所述衬底基板之间，所述第二突出部在所述衬底基板上的正投影位于所述栅极所在膜层在所述衬底基板上的正投影内。

11、例如，根据本公开的实施例，显示基板还包括：多个子像素，每个子像素包括像素电极，所述像素电极位于所述导电层远离所述衬底基板的一侧。所述第二极与所述像素电极电连接；所述半导体层还包括与所述第二极交叠且相对于所述第二极边缘突出的第三突出部，所述第三突出部围绕所述第二极的至少部分边缘，所述第三突出部远离所述第二极的边缘与所述第二极的边缘之间的最小间隔的尺寸为第三尺寸，所述第三尺寸大于所述第一尺寸。

12、例如，根据本公开的实施例，显示基板还包括：栅线，所述栅线与所述栅极同层设置，且与所述栅极电连接。所述多个子像素沿行方向和列方向阵列排布，相邻两列子像素列组成子像素列组；所述数据线沿所述列方向延伸，所述栅线沿所述行方向延伸，所述栅线包括多条第一子栅线和多条第二子栅线；所述数据线位于相邻两个子像素列组之间，且所述子像素列组中的两列子像素与同一条数据线电连接；所述子像素列组包括多行子像素行，且沿所述列方向，每个所述子像素行的两侧分别设置所述第一子栅线和所述第二子栅线，且相邻的所述子像素行之间包括所述第一子栅线和所述第二子栅线组成的栅线对。

13、例如，根据本公开的实施例，所述第二台阶尺寸与所述第四台阶尺寸的比值为0.8~1.2。

14、本公开实施例提供一种显示装置，包括上述显示基板。

15、本公开实施例提供一种显示基板的制作方法，包括：提供衬底基板；在所述衬底基板上形成半导体材料层；在所述半导体材料层远离所述衬底基板的一侧形成导电材料层；以及在所述导电材料层远离所述半导体材料层的一侧形成蚀刻掩模。所述蚀刻掩模包括第一掩模部，所述第一掩模部包括第一子掩模部和第二子掩模部，所述第二子掩模部位于所述第一子掩模部的至少一侧，且所述第二子掩模部位于所述第一掩模部的边缘，沿垂直于所述衬底基板的方向，所述第一子掩模部的厚度大于所述第二子掩模部的厚度。形成所述蚀刻掩模后，所述制作方法还包括：以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化以形成数据线以及位于所述数据线与所述衬底基板之间的第一半导体图案，其中，所述第一半导体图案包括未被所述数据线覆盖且相对于所述数据线的边缘突出的第一突出部，所述第一突出部设置在所述数据线的边缘，所述第一突出部远离所述数据线的边缘与所述数据线的边缘之间间隔的尺寸为第一尺寸；所述第一尺寸大于0且小于3.0微米。

16、例如，根据本公开的实施例，以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：以所述第一掩模部为掩模刻蚀所述导电材料层形成数据线图案；形成所述数据线图案后，以所述第一掩模部为掩模刻蚀所述半导体材料层以形成第一半导体图案层。

17、例如，根据本公开的实施例，以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：以所述第一掩模部为掩模对所述导电材料层进行湿刻以形成所述数据线图案，以所述第一掩模部为掩模对所述半导体材料层进行干刻以使所述第一掩模部的边缘和所述半导体材料层的边缘被同步刻蚀。

18、例如，根据本公开的实施例，所述蚀刻掩模还包括第二掩模部，所述第二掩模部包括位于边缘位置的第三子掩模部，沿垂直于所述衬底基板的方向，所述第三子掩模部的厚度与所述第一子掩模部的厚度相同；形成所述蚀刻掩模后，所述制作方法还包括：以所述第二掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化以形成晶体管的第一极和第二极以及位于所述晶体管的第一极和第二极与所述衬底基板之间的第二半导体图案，其中，所述第二半导体图案包括所述晶体管的沟道区和掺杂区图案，所述第二半导体图案的边缘相对于所述第一极的边缘突出的突出部分为第二突出部，所述第一极和所述第二极均与所述掺杂区图案电连接，所述第一极与所述数据线电连接，所述第二突出部远离所述第一极的边缘与所述第一极的边缘之间的最小间隔的尺寸为第二尺寸，所述第二尺寸大于所述第一尺寸。

19、例如，根据本公开的实施例，以所述第二掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：以所述第二掩模部为掩模刻蚀所述导电材料层形成晶体管源漏极图案；形成所述晶体管源漏极图案后，以所述第二掩模部为掩模刻蚀所述半导体材料层形成第二半导体图案层。

20、例如，根据本公开的实施例，以所述第一掩模部和所述第二掩模部为掩模刻蚀所述半导体材料层以形成所述第一半导体图案层和所述第二半导体图案层之后，所述制作方法还包括：对所述第一掩模部和所述第二掩模部同时进行灰化处理。在垂直于所述衬底基板的方向上，灰化后的所述第一掩膜部的厚度小于未灰化的所述第一子掩模部的厚度。

21、例如，根据本公开的实施例，对所述第一掩模部和所述第二掩模部同时进行灰化处理后，所述制作方法还包括：以灰化后的所述第一掩模部为掩模刻蚀所述数据线图案以形成所述数据线；形成所述数据线后，以灰化后的所述第一掩模部为掩模对所述第一半导体图案层边缘进行刻蚀以形成第一级台阶和第二级台阶。所述第一半导体图案包括所述第一级台阶和所述第二级台阶，所述第一级台阶位于所述第二级台阶与所述衬底基板之间，且所述第一级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第一台阶尺寸，所述第二级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第二台阶尺寸；所述第一台阶尺寸与所述第二台阶尺寸比例范围为2-25。

22、例如，根据本公开的实施例，采用半色调掩模或者狭缝掩模形成所述蚀刻掩模中的所述第一掩模部。