一种半导体刻蚀残留的测试结构、制备方法及测试方法与流程

本发明涉及半导体，特别涉及一种半导体刻蚀残留的测试结构、制备方法及测试方法

背景技术：

1、在半导体器件的制造工艺中，多晶硅栅极层的制备是影响器件性能的关键步骤。由于浅沟槽隔离区与有源区在半导体基体上呈相邻分布，受化学机械抛光工艺中材料去除速率差异的影响，浅沟槽隔离区表面的介质层通常会略高于有源区表面的硅层，从而在两者的交界处形成具有一定高度的自然物理台阶差。

2、在后续的刻蚀工艺中，由于物理遮蔽效应，横跨该交界台阶的多晶硅栅极层容易在台阶的侧壁及底角处形成刻蚀残留，残留的导电多晶硅在器件工作时会连通栅极层和有源区，形成漏电通道，从而降低器件的电学良率。

3、目前，晶圆制造领域通常采用布置于晶圆切割道内的常规监控结构来评估此类工艺风险，例如有源区内部的接触链测试结构。常规的测试结构通常采用图形密度较低且面积较大的有源区图形，在此类相对孤立的工艺区域内，浅沟槽隔离区与有源区交界处的自然台阶差相对较小，通常仅为0-200å。然而，在实际芯片的密集数字逻辑区域中，由于大量微小有源区排列极其密集，化学机械抛光的凹陷效应会显著加剧，导致该交界处的实际台阶差恶化至200-300å。因此，常规测试结构所模拟的物理形貌与真实器件所处的工艺环境存在较大脱节。

4、另一方面，现有的有源区内部接触链测试结构，其接触孔通常设计在有源区的内部，以规避交界处的台阶风险。因此，该结构仅在物理上测试了接触孔与有源区的电学导通性，其内部并不包含横跨浅沟槽隔离区与有源区交界台阶的多晶硅栅极层，导致无法对由交界台阶处多晶硅栅极刻蚀残留所引起的栅极层与有源区之间漏电缺陷进行有效监控，使得该工艺异常的监控敏感度较低。

技术实现思路

1、本发明的主要目的是提供一种半导体刻蚀残留的测试结构、制备方法及测试方法，旨在提高了对刻蚀残留缺陷的检出能力。

2、为实现上述目的，本发明提出的半导体刻蚀残留的测试结构，所述测试结构包括半导体基体，所述半导体基体上设置有相邻分布的有源区以及浅沟槽隔离区；

3、所述有源区上设置有栅极层，所述栅极层跨设于所述有源区与所述浅沟槽隔离区之间的交界处；

4、所述有源区与所述浅沟槽隔离区的交界处间隔开设有若干接触孔；

5、其中，所述有源区与所述浅沟槽隔离区之间的交界处具有高度差，所述高度差为500å~700å。

6、在本发明的一些实施例中，所述有源区的下方设置有掺杂埋层。

7、在本发明的一些实施例中，所述有源区的外周间隔设置有一个或一个以上的有源区保护环。

8、在本发明的一些实施例中，所述栅极层延伸至所述有源区保护环的上方；

9、所述有源区保护环与所述浅沟槽隔离区之间的交界处设置有所述接触孔。

10、在本发明的一些实施例中，所述有源区保护环的数量为多个；相邻的所述有源区保护环的间距为1.0μm~2.25μm。

11、本发明还公开了一种半导体刻蚀残留测试结构的制备方法，所述制备方法包括：

12、提供半导体基体，于所述半导体基体定义有源区；

13、刻蚀所述半导体基体形成沟槽，在所述沟槽内形成浅沟槽隔离区，所述浅沟槽隔离区与所述有源区相邻分布；

14、在所述有源区上形成栅极层，使所述栅极层跨设于所述有源区与浅沟槽隔离区交界处；

15、在所述有源区与浅沟槽隔离区交界处形成接触孔；

16、其中，所述有源区与所述浅沟槽隔离区之间的交界处具有高度差，所述高度差为500å~700å。

17、在本发明的一些实施例中，所述制备方法包括：在所述刻蚀所述半导体基体形成沟槽之前，于所述有源区正下方注入并形成掺杂埋层。

18、在本发明的一些实施例中，所述制备方法包括：所述掺杂埋层的注入剂量为。

19、在本发明的一些实施例中，所述刻蚀所述半导体基体形成沟槽，包括：于所述有源区的外围间隔刻蚀形成两个或两个以上的所述沟槽，相邻的所述沟槽之间形成有源区保护环。

20、本发明还公开了一种半导体刻蚀残留的测试方法，所述测试方法包括：

21、s101：提供上述测试结构；

22、s102：将各所述接触孔电性串联至第一测试端，将所述栅极层电连接至第二测试端；

23、s103：在所述第一测试端和所述第二测试端之间施加偏置测试电压；

24、s104：检测流过所述第一测试端与第二测试端之间的漏电流值；

25、s105：将检测到的漏电流值与预设的标准阈值进行比对，若漏电流值超过所述预设阈值，则判定所述栅极层的刻蚀工艺在栅极层/浅沟槽隔离区交界处存在栅极层刻蚀残留异常。

26、本发明的技术方案，通过主动构建有源区与浅沟槽隔离区交界处500å~700å的物理台阶差，能够为跨台阶的多晶硅栅极层提供较高的物理落差。在干法刻蚀过程中，物理遮蔽效应会随台阶高度的增加而增强，使得多晶硅栅极的刻蚀残留更容易在该交界台阶的侧壁及底角处形成；同时，由于接触孔布设于交界处并沿四周分布，当有源区与浅沟槽隔离区交界处的栅极层刻蚀残留将上方栅极层与下方有源区边缘短接时，布设于此的接触孔能够与有源区边缘建立直接的电学接触。相较于常规测试结构，有效提升了测试结构对多晶硅栅极跨台阶刻蚀残留异常工艺的检出灵敏度，避免了因接触孔远离台阶风险区域而导致的漏检问题。

1.一种半导体刻蚀残留的测试结构，其特征在于，所述测试结构包括半导体基体，所述半导体基体上设置有相邻分布的有源区以及浅沟槽隔离区；

2.如权利要求1所述的半导体刻蚀残留的测试结构，其特征在于，所述有源区的下方设置有掺杂埋层。

3.如权利要求1或2所述的半导体刻蚀残留的测试结构，其特征在于，所述有源区的外周间隔设置有一个或一个以上的有源区保护环。

4.如权利要求3所述的半导体刻蚀残留的测试结构，其特征在于，所述栅极层延伸至所述有源区保护环的上方；

5.如权利要求3所述的半导体刻蚀残留的测试结构，其特征在于，所述有源区保护环的数量为多个；相邻的所述有源区保护环的间距为1.0μm~2.25μm。

6.一种半导体刻蚀残留测试结构的制备方法，其特征在于，所述制备方法包括：

7.如权利要求6所述的制备方法，其特征在于，所述刻蚀所述半导体基体形成沟槽之前，包括：于所述有源区正下方注入并形成掺杂埋层。

8.如权利要求7所述的制备方法，其特征在于，所述制备方法包括：所述掺杂埋层的注入剂量为。

9.如权利要求6-8任一项所述的制备方法，其特征在于，所述刻蚀所述半导体基体形成沟槽，包括：于所述有源区的外围间隔刻蚀形成两个或两个以上的所述沟槽，相邻的所述沟槽之间形成有源区保护环。

10.一种半导体刻蚀残留的测试方法，其特征在于，所述测试方法包括：