包括字线和背栅线的半导体器件的制作方法

本公开涉及一种半导体器件，并且更具体地，涉及一种包括字线和背栅线的半导体器件。

背景技术：

1、随着对紧凑型、多功能、高性能电子产品的需求不断增长，半导体器件的集成密度也在不断提高。需要具有提高集成密度的半导体器件。具体地，在半导体器件的高集成密度的趋势下，需要高的操作可靠性。

技术实现思路

1、本公开的一个或多个示例实施例提供了一种半导体器件，该半导体器件包括多个存储单元，并且可以具有提高的集成密度和改善的操作可靠性。

2、根据本公开的一方面，一种半导体器件包括：第一沟道图案，在第一方向上延伸；第二沟道图案，与第一沟道图案相邻并在第一方向上延伸；位线，连接到第一沟道图案的第一端和第二沟道图案的第一端并在与第一方向正交的第二方向上延伸；信息存储元件，连接到第二沟道图案的第二端，第二沟道图案的第二端与第二沟道图案的第一端在第一方向上相对；字线，在第一沟道图案和第二沟道图案之间并在第一方向上与信息存储元件相邻；以及背栅线，与第一沟道图案和第二沟道图案中的至少一个相邻。

3、根据本公开的一方面，一种半导体器件包括：衬底；第一沟道图案，在衬底上沿第一方向延伸；第二沟道图案，在衬底上沿第一方向延伸，并与第一沟道图案在与第一方向正交的第二方向上间隔开；位线，连接到第一沟道图案的第一端和第二沟道图案的第一端，并在第二方向上延伸；信息存储元件，连接到第二沟道图案的第二端，第二沟道图案的第二端与第二沟道图案的第一端在第一方向上相对；字线，字线中的每一条在第二方向上彼此相邻的一个第一沟道图案和一个第二沟道图案之间，字线中的每一条与信息存储元件之一在第一方向上相邻，并且字线中的每一条在与第一方向和第二方向正交的第三方向上延伸；以及背栅线，与信息存储元件相邻，并在第三方向上延伸。

4、根据本公开的一方面，一种半导体器件包括：衬底；第一沟道图案，在衬底上沿第一水平方向延伸；第二沟道图案，在衬底上沿第一水平方向延伸，并在竖直方向上与第一沟道图案间隔开；位线，连接到第一沟道图案的第一端和第二沟道图案的第一端，并在竖直方向上延伸；信息存储元件，连接到第二沟道图案的第二端，第二沟道图案的第二端与第二沟道图案的第一端在第一水平方向上相对；字线，字线中的每一条在竖直方向上彼此相邻的一个第一沟道图案和一个第二沟道图案之间，字线中的每一条与信息存储元件之一在第一水平方向上相邻，并且字线中的每一条在与第一水平方向正交的第二水平方向上延伸；背栅线，与第二沟道图案和信息存储元件相邻，并在第二水平方向上延伸；第一栅极介电层，在第一沟道图案和信息存储元件之间；第二栅极介电层，在第二沟道图案和背栅线之间；以及第三栅极介电层，在第一沟道图案和字线之间并在第二沟道图案和字线之间，其中，字线中的每一条与相邻的一个信息存储元件在第一水平方向上间隔开第一分离距离，并且其中，背栅线中的每一条与相邻的一个信息存储元件在竖直方向上间隔开第二分离距离，并且第二分离距离小于第一分离距离。

5、根据本公开的一方面，一种制造半导体器件的方法包括：在衬底上形成堆叠结构，该堆叠结构包括多个第一沟道层、多个第一牺牲层、多个第二牺牲层和多个第三牺牲层；形成穿过该堆叠结构的深沟槽孔；通过堆叠结构形成第一隔离沟槽和第二隔离沟槽，第一隔离沟槽和第二隔离沟槽将多个第一沟道层划分为多个第一沟道图案，并与深沟槽孔连通；通过第二隔离沟槽去除多个第一牺牲层和多个第二牺牲层，形成多个第一去除空间和多个第二去除空间；形成多个信息存储元件；填充与多个第二牺牲层的部分相对应的多个第三去除空间；通过第二隔离沟槽去除多个第三牺牲层，形成多个第四去除空间；形成覆盖多个第四去除空间的内表面的多个第二沟道层；形成填充多个第四去除空间的部分的多个背栅线；以及形成填充多个第二去除空间的部分的多个栅极线。

6、该方法还可以包括在第二隔离沟槽中形成至少一个板电极，以及在第一隔离沟槽中形成多条位线。

7、该方法还可以包括通过第一隔离沟槽去除多个第二沟道层的部分，从而形成多个第二沟道图案。

8、多个第一沟道图案可以在衬底上沿第一水平方向延伸；多个第二沟道图案可以与多个第一沟道图案在竖直方向上间隔开，并在衬底上沿第一水平方向延伸；多条位线可以在第一水平方向上连接到多个第一沟道图案的端部和多个第二沟道图案的端部，并可以在竖直方向上延伸；并且多个信息存储元件可以在第一水平方向上连接到多个第二沟道图案的对端部。

9、至少一个板电极可以与多条位线、多个第二沟道图案和多个信息存储元件间隔开，并可以在第一水平方向上连接到多个第一沟道图案的对端部。

10、可以形成堆叠结构，使得：多个第一沟道图案在竖直方向上彼此间隔开，多个第一牺牲层在竖直方向上彼此间隔开，多个第二牺牲层在竖直方向上彼此间隔开，并且多个第三牺牲层在竖直方向上彼此间隔开。

11、可以形成堆叠结构，使得：多个第一沟道层中的每一个位于多个第一牺牲层和多个第二牺牲层之中在竖直方向上彼此相邻的第一牺牲层和第二牺牲层之间；多个第一牺牲层中的每一个位于多个第一沟道层之中在竖直方向上彼此相邻的第一沟道层之间；多个第二牺牲层中的每一个位于多个第一沟道层和多个第三牺牲层之中彼此相邻的第一沟道层和第三牺牲层之间；并且多个第三牺牲层中的每一个位于多个第二牺牲层之中在竖直方向上彼此相邻的第二牺牲层之间。

12、多条字线中的每一条可以与多个信息存储元件中的相邻一个信息存储元件间隔开第一分离距离，并且多条背栅线中的每一条可以与多个信息存储元件中的相邻一个信息存储元件间隔开第二分离距离，第二分离距离小于第一分离距离。

13、多条字线中的每一条可以与多条位线中的相邻一条位线间隔开第三分离距离，并且多条背栅线中的每一条可以与多条位线中的相邻一条位线间隔开第四分离距离，第四分离距离大于第三分离距离。

14、多条背栅线中的每一条与多个信息存储元件中的相邻一个信息存储元件在竖直方向上至少部分重叠。

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，其中，所述字线与所述信息存储元件在所述第一方向上间隔开第一分离距离，并且

3.根据权利要求1所述的半导体器件，其中，所述字线与所述位线在所述第一方向上间隔开第三分离距离，并且

4.根据权利要求1所述的半导体器件，其中，所述第一沟道图案与所述第二沟道图案在所述第二方向上间隔开。

5.根据权利要求1所述的半导体器件，其中，所述字线和所述背栅线中的每一个在与所述第一方向和所述第二方向正交的第三方向上延伸。

6.根据权利要求1所述的半导体器件，还包括：

7.根据权利要求6所述的半导体器件，其中，所述板电极与所述第二沟道图案在所述第一方向上间隔开，并且与所述信息存储元件在所述第一方向上间隔开。

8.根据权利要求1所述的半导体器件，其中，所述背栅线更靠近所述第二沟道图案而不是所述第一沟道图案。

9.根据权利要求1所述的半导体器件，其中，所述背栅线更靠近所述第一沟道图案而不是所述第二沟道图案。

10.根据权利要求1所述的半导体器件，还包括：

11.一种半导体器件，包括：

12.根据权利要求11所述的半导体器件，其中，所述字线中的每一条与相邻的一个所述信息存储元件在所述第一方向上间隔开第一分离距离，并且

13.根据权利要求12所述的半导体器件，其中，所述背栅线中的每一条与相邻的一个所述信息存储元件在所述第二方向上彼此至少部分重叠，并且在所述第二方向上彼此间隔开所述第二分离距离。

14.根据权利要求11所述的半导体器件，还包括：

15.根据权利要求11所述的半导体器件，其中，所述第一沟道图案在所述第二方向上成行布置且在所述第三方向上成行布置，

16.根据权利要求15所述的半导体器件，其中，在所述第二方向上彼此相邻的两个所述第二沟道图案位于在所述第二方向上彼此相邻的两个所述第一沟道图案之间，并且

17.一种半导体器件，包括：

18.根据权利要求17所述的半导体器件，其中，所述字线中的每一条与相邻的一条所述位线在所述第一水平方向上间隔开第三分离距离，并且

19.根据权利要求17所述的半导体器件，其中，所述第一沟道图案中的每一个包括单晶半导体材料，

20.根据权利要求17所述的半导体器件，其中，所述第一栅极介电层、所述第二栅极介电层和所述第三栅极介电层包括相同的材料。