半导体器件及其制作方法、封装结构和电子设备与流程

本公开实施例涉及半导体，涉及但不限于一种半导体器件及其制作方法、存储器系统。

背景技术：

1、在经典冯·诺依曼计算体系结构中，存储器与处理器是分离的，两者之间通过数据总线进行数据传输。执行命令时，处理器先从存储器中读取数据，处理完之后，再把更新后的数据写回存储器当中，数据频繁搬移带来巨大的功耗与时间开销。另外，由于存储器带宽有限，使得处理器处理速度受限于存储器的访问速度，极大地影响计算性能。随着大数据与人工智能等应用的兴起，海量数据的处理使得冯·诺依曼计算体系结构瓶颈越来越突出。

技术实现思路

1、根据本公开实施例的第一方面，提供一种半导体器件，包括：沿第一方向依次堆叠的第一半导体结构、第二半导体结构和第三半导体结构；所述第一半导体结构包括模数转换电路和接口电路，所述第二半导体结构包括存储阵列，所述第三半导体结构包括外围电路，所述外围电路分别耦接所述存储阵列和所述模数转换电路；所述模数转换电路被配置为接收所述存储阵列执行运算所获得的模拟信息；其中，所述第一半导体结构还包括耦接所述接口电路的焊盘，所述焊盘位于所述模数转换电路沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧；或者所述第三半导体结构还包括耦接所述接口电路的焊盘，所述焊盘位于所述外围电路沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧。

2、在一些实施例中，所述第一半导体结构还包括第一半导体层；所述第一半导体层位于所述焊盘和所述第二半导体结构之间，所述模数转换电路的部分和所述接口电路的部分均位于所述第一半导体层中。

3、在一些实施例中，所述第一半导体结构还包括第一介质结构、第一导电结构和第二导电结构；所述第一介质结构位于所述第一半导体层和所述第二半导体结构之间，所述第一导电结构和所述第二导电结构均位于所述第一介质结构中；其中，所述焊盘通过所述第一导电结构耦接所述接口电路，所述外围电路通过所述第二导电结构耦接所述模数转换电路。

4、在一些实施例中，所述第一半导体结构还包括第一连接结构；所述第一连接结构沿所述第一方向延伸穿过所述第一半导体层；其中，所述第一连接结构沿所述第一方向的相对两端分别连接所述焊盘和所述第一导电结构。

5、在一些实施例中，所述第一介质结构包括第一介质层和第一互连介质层；所述第一介质层位于所述第一半导体层和所述第一互连介质层之间，所述第一互连介质层位于所述第一介质层和所述第二半导体结构之间；所述第一导电结构包括第一接触结构和第一互连结构；所述第一接触结构沿所述第一方向延伸穿过所述第一介质层，所述第一互连结构位于所述第一互连介质层中；其中，所述第一接触结构沿所述第一方向的相对两端分别连接所述第一连接结构和所述第一互连结构；所述第二导电结构包括第二接触结构和第二互连结构；所述第二接触结构沿所述第一方向延伸穿过所述第一介质层，所述第二互连结构位于所述第一互连介质层中；其中，所述第二接触结构沿所述第一方向的相对两端分别连接所述模数转换电路和所述第二互连结构。

6、在一些实施例中，所述第一半导体结构还包括第一介质结构、第一导电结构和第二导电结构；所述第一介质结构位于所述焊盘和所述第一半导体层之间，所述第一导电结构和所述第二导电结构均位于所述第一介质结构中；其中，所述焊盘通过所述第一导电结构耦接所述接口电路，所述外围电路通过所述第二导电结构耦接所述模数转换电路。

7、在一些实施例中，所述第一半导体结构还包括第一连接结构；所述第一连接结构沿所述第一方向延伸穿过所述第一半导体层；其中，所述外围电路通过所述第一连接结构耦接所述第二导电结构。

8、在一些实施例中，所述第一介质结构包括第一介质层和第一互连介质层；所述第一介质层位于所述第一半导体层和所述第一互连介质层之间，所述第一互连介质层位于所述第一介质层和所述焊盘之间；所述第一导电结构包括第一接触结构和第一互连结构；所述第一接触结构沿所述第一方向延伸穿过所述第一介质层，所述第一互连结构位于所述第一互连介质层中；其中，所述焊盘连接所述第一互连结构，所述第一接触结构沿所述第一方向的相对两端分别连接第一互连结构和所述接口电路；所述第二导电结构包括第二接触结构、第三接触结构和导电线；所述第二接触结构和所述第三接触结构均沿所述第一方向延伸穿过所述第一介质层，所述导电线位于所述第一互连介质层中；其中，所述第二接触结构沿所述第一方向的相对两端分别连接所述模数转换电路和所述导电线，所述第三接触结构沿所述第一方向的相对两端分别连接所述第一连接结构和所述导电线。

9、在一些实施例中，所述第一半导体结构还包括第二连接结构和控制器；所述第二连接结构沿所述第一方向延伸穿过所述第一半导体层，所述控制器的部分位于所述第一半导体层中；其中，所述外围电路通过所述第二连接结构耦接所述控制器。

10、在一些实施例中，所述第二半导体结构还包括第二半导体层、第二介质结构、第三导电结构和第三连接结构；所述第二半导体层位于所述第一半导体结构和所述第二介质结构之间，所述第二介质结构覆盖所述存储阵列的台阶区，所述第三导电结构位于所述第二介质结构中，所述第三连接结构沿所述第一方向延伸穿过所述第二半导体层；其中，所述外围电路通过所述第三导电结构和所述第三连接结构耦接所述模数转换电路。

11、在一些实施例中，所述第一半导体结构还包括控制器；所述控制器的部分位于所述第一半导体层中；所述第二半导体结构还包括第四导电结构和第四连接结构；所述第四导电结构位于所述第二介质结构中，所述第四连接结构沿所述第一方向延伸穿过所述第二半导体层；其中，所述控制器通过所述第四连接结构和所述第四导电结构耦接所述外围电路。

12、在一些实施例中，所述第二半导体结构还包括第五导电结构和第五连接结构；所述第五导电结构位于所述第二介质结构中，所述第五连接结构沿所述第一方向延伸穿过所述第二半导体层；其中，所述控制器还通过所述第五连接结构和所述第五导电结构耦接所述外围电路；所述第五连接结构和所述第四连接结构分别用于传输不同的控制信号。

13、在一些实施例中，所述第二半导体结构还包括第六导电结构和第六连接结构；所述第六导电结构位于所述第二介质结构中，所述第六连接结构沿所述第一方向延伸穿过所述第二半导体层；所述第三半导体结构还包括第三半导体层、第三介质结构、第七导电结构和第七连接结构；所述第三半导体层位于所述焊盘和所述第三介质结构之间，所述外围电路的部分位于所述第三半导体层中；所述第三介质结构位于所述第三半导体层和所述第二半导体结构之间，所述第七导电结构位于所述第三介质结构中；所述第七连接结构沿所述第一方向延伸穿过所述第三半导体层；其中，所述焊盘通过所述第七连接结构、所述第七导电结构、所述第六导电结构和所述第六连接结构耦接所述接口电路。

14、在一些实施例中，所述第二半导体结构还包括耦接所述存储阵列的位线，所述位线位于所述存储阵列和所述第三半导体结构之间；所述第三半导体结构还包括第八导电结构；所述第八导电结构位于所述第三介质结构中；其中，所述外围电路通过所述第八导电结构耦接所述位线。

15、在一些实施例中，所述第一半导体结构还包括第一介质结构和第九导电结构；所述第一介质结构位于所述焊盘和所述第二半导体结构之间，所述第九导电结构位于所述第一介质结构中；所述第二半导体结构还包括耦接所述存储阵列的源极线，所述源极线位于所述存储阵列和所述第一半导体结构之间；其中，所述第九导电结构分别耦接所述源极线和所述模数转换电路，所述模拟运算结果通过所述源极线和所述第九导电结构传输至所述模数转换电路。

16、在一些实施例中，所述第二半导体结构的第一侧与所述第一半导体结构键合连接，所述第二半导体结构的第二侧与所述第三半导体结构键合连接；其中，所述第二半导体结构的第一侧和所述第二半导体结构的第二侧沿所述第一方向相对。

17、在一些实施例中，所述存储阵列包括三维nand型存储阵列。

18、根据本公开实施例的第二方面，提供另一种半导体器件，包括：沿第一方向依次堆叠的第一半导体结构和第二半导体结构；所述第一半导体结构包括存储阵列和键合层；所述键合层位于所述存储阵列沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧；所述第二半导体结构包括外围电路和焊盘；所述外围电路耦接所述存储阵列；其中，所述焊盘位于所述外围电路沿所述第一方向相对的两侧中远离所述第一半导体结构的一侧；所述焊盘用于输出所述存储阵列执行运算所获得的运算结果。

19、在一些实施例中，所述第一半导体结构还包括第一半导体层、第一介质结构、第一导电结构和第一连接结构；所述第一半导体层位于所述第一键合层和所述第一介质结构之间，所述第一介质结构覆盖所述存储阵列的台阶区，所述第一导电结构位于所述第一介质结构中，所述第一连接结构沿所述第一方向延伸穿过所述第一半导体层；其中，所述外围电路通过所述第一导电结构耦接所述第一连接结构，所述第一连接结构用于传输所述存储阵列执行运算所获得的模拟信息。

20、在一些实施例中，所述第一半导体结构还包括第二导电结构和第二连接结构；所述第二导电结构位于所述第一介质结构中，所述第二连接结构沿所述第一方向延伸穿过所述第一半导体层；其中，所述外围电路通过所述第二导电结构耦接所述第二连接结构，所述第二连接结构用于传输第一控制信号。

21、在一些实施例中，所述第一半导体结构还包括第三导电结构和第三连接结构；所述第三导电结构位于所述第一介质结构中，所述第三连接结构沿所述第一方向延伸穿过所述第一半导体层；其中，所述外围电路通过所述第三导电结构耦接所述第三连接结构，所述第三连接结构用于传输不同于所述第一控制信号的第二控制信号。

22、在一些实施例中，所述第一半导体结构还包括第四导电结构和第四连接结构；所述第四导电结构位于所述第一介质结构中，所述第四连接结构沿所述第一方向延伸穿过所述第一半导体层；所述第二半导体结构还包括第二半导体层、第二介质结构、第五导电结构和第五连接结构；所述第二半导体层位于所述焊盘和所述第二介质结构之间，所述外围电路的部分位于所述第二半导体层中；所述第二介质结构位于所述第二半导体层和所述第一半导体结构之间，所述第五导电结构位于所述第二介质结构中；所述第五连接结构沿所述第一方向延伸穿过所述第二半导体层；其中，所述焊盘通过所述第五连接结构、所述第五导电结构和所述第四导电结构连接所述第四连接结构。

23、在一些实施例中，所述第一半导体结构还包括耦接所述存储阵列的位线，所述位线位于所述存储阵列和所述第二半导体结构之间；所述第二半导体结构还包括第六导电结构；所述第六导电结构位于所述第二介质结构中；其中，所述外围电路通过所述第六导电结构耦接所述位线。

24、在一些实施例中，所述键合层包括键合介质层和键合触点，所述键合触点沿所述第一方向延伸穿过所述键合介质层。

25、在一些实施例中，所述存储阵列包括三维nand型存储阵列。

26、根据本公开实施例的第三方面，提供一种半导体器件的制作方法，包括：形成沿第一方向依次堆叠的第一半导体结构、第二半导体结构和第三半导体结构；其中，所述第一半导体结构包括模数转换电路和接口电路，所述第二半导体结构包括存储阵列，所述第三半导体结构包括外围电路，所述外围电路分别耦接所述存储阵列和所述模数转换电路；所述模数转换电路被配置为接收所述存储阵列执行运算所获得的模拟信息；所述第一半导体结构还包括耦接所述接口电路的焊盘，所述焊盘位于所述模数转换电路沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧；或者所述第三半导体结构还包括耦接所述接口电路的焊盘，所述焊盘位于所述外围电路沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧。

27、在一些实施例中，所述形成沿第一方向依次堆叠的第一半导体结构、第二半导体结构和第三半导体结构，包括：分别形成所述第一半导体结构、所述第二半导体结构和所述第三半导体结构；将所述第二半导体结构的第一侧与所述第一半导体结构键合，并将所述第二半导体结构的第二侧与所述第三半导体结构键合；其中，所述第二半导体结构的第一侧和所述第二半导体结构的第二侧沿所述第一方向相对。

28、在一些实施例中，形成所述第一半导体结构，包括：基于第一半导体层形成所述接口电路和所述模数转换电路；其中，所述模数转换电路的部分和所述接口电路的部分均位于所述第一半导体层中；在所述第一半导体层沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧形成所述焊盘。

29、在一些实施例中，形成所述第一半导体结构，还包括：形成沿所述第一方向延伸穿过所述第一半导体层的第一连接结构；其中，所述焊盘通过所述第一连接结构耦接所述接口电路。

30、在一些实施例中，形成所述第一半导体结构，还包括：在所述第一半导体层沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧形成第一导电结构；其中，所述第一导电结构连接所述接口电路；所述在所述第一半导体层沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧形成所述焊盘，包括：在所述第一导电结构沿所述第一方向相对的两侧中远离所述第一半导体层的一侧形成所述焊盘；其中，所述焊盘连接所述第一导电结构。

31、在一些实施例中，形成所述第三半导体结构，包括：基于第三半导体层形成所述外围电路；其中，所述外围的部分位于所述第三半导体层中；在所述第三半导体层沿所述第一方向相对的两侧中远离所述第二半导体结构的一侧形成所述焊盘。

32、根据本公开实施例的第四方面，提供一种封装结构，包括：封装基板、如上述任一实施例所述的半导体器件以及塑封层；所述半导体器件设置在所述封装基板上；所述塑封层包封所述半导体器件。

33、根据本公开实施例的第五方面，提供一种电子设备，包括：主机以及如上述任一实施例所述的半导体器件；所述主机耦接所述半导体器件。

34、本公开实施例中，通过将包括接口电路和模数转换电路的第一半导体结构、包括存储阵列的第二半导体结构以及包括外围电路的第三半导体结构沿第一方向依次堆叠设置，焊盘集成于第一半导体结构或者第三半导体结构内，焊盘与接口电路耦接。如此，第一方面，可以实现半导体器件的三维集成，减小芯片尺寸以及提高存储密度；第二方面，提供了一种新的逻辑芯片与3d nand闪存的集成的焊盘设计，不仅可以实现存内计算功能，还能满足存内计算的高带宽及高算力需求，为大模型高算力硬件提供了高性能以及低成本的解决方案。