带棱锥形沟道结构的具有用于桶状栅极的均匀栅格金属栅极和沟槽接触插塞的集成电路结构的制作方法

本公开的实施例属于集成电路结构和加工的领域，并且具体地是具有均匀栅格金属栅极和沟槽接触切口的集成电路结构以及制作具有均匀栅格金属栅极和沟槽接触切口的集成电路结构的方法。

背景技术：

1、过去的几十年来，集成电路中特征的缩放已经成为持续增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限占用面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上合并增加数量的存储器或逻辑装置，这有助于制作具有增加的容量的产品。然而，对越来越大的容量的追求并非没有问题。对每个装置性能进行优化的必要性变得越来越重要。

2、在集成电路装置的制造中，随着装置尺寸继续缩小，多栅极晶体管（例如，三栅极晶体管）已经变得更加普及。在常规工艺中，三栅极晶体管通常制作在体硅衬底或绝缘体上硅衬底上。在一些实例中，由于体硅衬底的成本较低，并且因为其能够实现较不复杂的三栅极制作工艺，因此优选体硅衬底。在另一方面中，当微电子装置尺寸缩放到10纳米（nm）节点以下时，保持迁移率的改进和短沟道控制在装置制作中提出了挑战。用于制作装置的纳米线提供了改进的短沟道控制。

3、然而，对多栅极和纳米线晶体管进行缩放并非没有后果。随着微电子电路系统的这些基本构建块的尺寸减小，并且随着在给定区域中制作的基本构建块的绝对数量增加，对用于将这些构建块图案化的光刻工艺的限制已经变得不可避免。特别地，在半导体堆叠体中被图案化的特征的最小尺寸（临界尺寸）与这样的特征之间的间距之间可能存在折衷。

技术实现思路

1.一种集成电路结构，包括：

2.根据权利要求1所述的集成电路结构，其中，所述电介质插塞是第一电介质插塞，所述集成电路结构还包括：

3.根据权利要求2所述的集成电路结构，其中，所述第二电介质插塞与所述第一栅极堆叠体的所述栅极接触。

4.根据权利要求2所述的集成电路结构，其中，在所述第一纳米线堆叠体和所述第一电介质插塞之间横向地不存在额外的纳米线堆叠体，并且在所述第一纳米线堆叠体和所述第二电介质插塞之间横向地不存在额外的纳米线堆叠体。

5.根据权利要求2所述的集成电路结构，还包括：

6.根据权利要求5所述的集成电路结构，其中，所述第三电介质插塞与所述第二栅极堆叠体的所述栅极接触。

7.根据权利要求5所述的集成电路结构，其中，在所述第二纳米线堆叠体和所述第一电介质插塞之间横向地不存在额外的纳米线堆叠体，并且在所述第二纳米线堆叠体和所述第三电介质插塞之间横向地不存在额外的纳米线堆叠体。

8.一种集成电路结构，包括：

9.根据权利要求8所述的集成电路结构，其中，所述电介质结构是第一电介质结构，所述集成电路结构还包括：

10.根据权利要求9所述的集成电路结构，其中，所述第二电介质结构与所述第一栅极堆叠体的所述栅极接触。

11.根据权利要求9所述的集成电路结构，还包括：

12.根据权利要求11所述的集成电路结构，其中，所述第三电介质结构与所述第二栅极堆叠体的所述栅极接触。

13.根据权利要求11所述的集成电路结构，其中，在所述第一纳米线堆叠体和所述第一电介质结构之间横向地不存在额外的纳米线堆叠体，并且在所述第一纳米线堆叠体和所述第二电介质结构之间横向地不存在额外的纳米线堆叠体，并且其中，在所述第二纳米线堆叠体和所述第一电介质结构之间横向地不存在额外的纳米线堆叠体，并且在所述第二纳米线堆叠体和所述第三电介质结构之间横向地不存在额外的纳米线堆叠体。

14.一种制造集成电路结构的方法，所述方法包括：

15.根据权利要求14所述的方法，其中，所述电介质插塞是第一电介质插塞，所述方法还包括：

16.根据权利要求15所述的方法，其中，所述第二电介质插塞与所述第一栅极堆叠体的所述栅极接触。

17.根据权利要求15所述的方法，其中，在所述第一纳米线堆叠体和所述第一电介质插塞之间横向地不存在额外的纳米线堆叠体，并且在所述第一纳米线堆叠体和所述第二电介质插塞之间横向地不存在额外的纳米线堆叠体。

18.根据权利要求15所述的方法，还包括：

19.根据权利要求18所述的方法，其中，所述第三电介质插塞与所述第二栅极堆叠体的所述栅极接触。

20.根据权利要求18所述的方法，其中，在所述第二纳米线堆叠体和所述第一电介质插塞之间横向地不存在额外的纳米线堆叠体，并且在所述第二纳米线堆叠体和所述第三电介质插塞之间横向地不存在额外的纳米线堆叠体。