一种屏蔽栅MOSFET功率器件及其制作方法与流程

一种屏蔽栅mosfet功率器件及其制作方法
技术领域
1.本发明属于半导体集成电路制造技术领域，涉及一种屏蔽栅mosfet功率器件及其制作方法。


背景技术：

2.屏蔽栅mosfet(shield gate transistor mosfet，简称sgt-mosfet)是对深沟槽mosfet的一种改进，通过在栅电极下方增加多晶硅电极(称为屏蔽电极)，并将屏蔽电极与源电极相连，将传统沟槽型mosfet底部中的大部分栅漏极电容cgd或crss转换为栅源极电容cgs，实现了屏蔽栅极与漂移区的作用，提高器件的开关速度快。同时屏蔽栅技术实现了电荷耦合，减小了漂移区临界电场强度，器件的rds(on)也得以降低，开关损耗降得更低。由于屏蔽栅沟槽mosfet相较于普通的功率器件具有集成度高、导通电阻、开关速度快及开关损耗小等优点，已被广泛应用于各个领域。
3.目前，通常采用优值(figure of merit，简称fom)这一参数作为衡量功率器件性能的指标，fom为导通电阻rd(son)与栅电荷qg的乘积，由于较高的fom值会影响器件的工作效率，因此在选择开关功率mosfet时，fom值越低越好。mosfet的导通电阻包括沟道电阻、积累层电阻、寄生jfet电阻、扩散电阻、外延层电阻、衬底电阻以及金属线接触电阻，其中，主要部分为沟道电阻和外延层电阻，在低压mos中，沟道电阻占主导地位，而在高压mos中，外延层内阻占主导地位。目前，为了制作得到低fom值器件，通常牺牲一半的元胞，即通过降低一倍qg，此时，导通电阻只会增加因沟道减少影响的沟道电阻，也就是说当芯片面积不变的情况下，牺牲一半元胞，qg减少一倍，rdson并不会相应增加一倍，从而实现fom值降低，请参阅图1，显示为一般的低fom值器件的局部剖面结构示意图，具体做法为将有源区中一半的元胞中的栅极1与源极金属2短接，使该部分的元胞的栅极变源极，例如，以sgt 100v为例，牺牲一半元胞后，qg降低一倍，而rdson只增加了1.3倍，fom值则降低了35％。但是，采用上述方法虽然能够实现fom降低，但同时带来了其他技术问题，例如增多了源漏间漏电的通道，引起i
dss
漏电流的增加，同时还会增加寄生电容c
ds
。
4.因此，如何提供一种屏蔽栅mosfet功率器件及其制作方法，以实现在降低fom值的同时不会增多源漏间的漏电通道，有效避免idss漏电流增加的问题发生，成为本领域技术人员亟待解决的一个重要技术问题。
5.应该注意，上面对技术背景的介绍只是为了方便对本技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本技术的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅mosfet功率器件及其制作方法，用于解决现有技术降低功率器件fom值时源漏间漏电通道增加，引起i
dss
漏电流的增加，同时还会增加寄生电容c
ds
的问题。
7.为实现上述目的及其他相关目的，本发明提供一种屏蔽栅mosfet功率器件，包括：
8.衬底；
9.至少一元胞单元，位于所述衬底中，所述元胞单元包括在水平方向上间隔排列的第一元胞及第二元胞，所述第一元胞中具有第一沟槽且所述第一沟槽中具有间隔设置的栅多晶硅层及第一屏蔽栅多晶硅层，所述栅多晶硅层位于所述第一屏蔽栅多晶硅层上方，所述第二元胞中具有第二屏蔽栅多晶硅层，所述第二屏蔽栅多晶硅层的上表面低于所述衬底的上表面；
10.金属层，位于所述衬底上，所述金属层包括在水平方向上间隔设置的源极金属及栅极金属，所述源极金属与所述第一屏蔽栅多晶硅层电连接及所述第二屏蔽栅多晶硅层电连接，所述栅极金属与所述栅多晶硅层电连接。
11.可选地，所述第一屏蔽栅多晶硅层的上表面高于所述第二屏蔽栅多晶硅层的上表面，所述栅多晶硅层环绕所述第一屏蔽栅多晶硅层设置。
12.可选地，所述第一屏蔽栅多晶硅层的上表面与所述第二屏蔽栅多晶硅层的上表面平齐，所述栅多晶硅层位于所述第一屏蔽栅多晶硅层的上方。
13.可选地，所述元胞单元的数量为多个，多个所述元胞单元在水平方向上间隔排列，且所述第一元胞与所述第二元胞交替排列。
14.本发明还提供一种屏蔽栅mosfet功率器件的制作方法，包括以下步骤：
15.提供一衬底，所述衬底中设有在水平方向间隔排列的第一沟槽及第二沟槽，所述第一沟槽及所述第二沟槽均自所述衬底的上表面开口并向下延伸；
16.形成第一屏蔽栅多晶硅层于所述第一沟槽中并形成第二屏蔽栅多晶硅层于所述第二沟槽中，所述第二屏蔽栅多晶硅层的上表面低于所述衬底的上表面；
17.形成栅多晶硅层于所述第二沟槽中，所述栅多晶硅层与所述第一屏蔽栅多晶硅层间隔设置；
18.形成金属层于所述衬底上方，所述金属层包括在水平方向上间隔排列的源极金属及栅极金属，所述源极金属于所述第一屏蔽栅多晶硅层及所述第二屏蔽栅多晶硅层电连接，所述栅极金属与所述栅多晶硅层电连接。
19.可选地，所述第一屏蔽栅多晶硅层的上表面高于所述第二屏蔽栅多晶硅层的上表面，所述栅多晶硅层环绕所述第一屏蔽栅多晶硅层设置。
20.可选地，所述第一屏蔽栅多晶硅层的上表面与所述第二屏蔽栅多晶硅层的上表面平齐，所述栅多晶硅层位于所述第一屏蔽栅多晶硅层的上方。
21.可选地，形成第一屏蔽栅多晶硅层于所述第一沟槽中并形成第二屏蔽栅多晶硅层于所述第二沟槽中包括以下步骤：
22.形成第一氧化层，所述第一氧化层位于所述衬底的上表面、所述第一沟槽的内壁及所述第二沟槽的内壁；
23.形成第一多晶硅层，所述第一多晶硅层位于所述第一氧化层上方且所述第一多晶硅层还填充进所述第一沟槽及所述第二沟槽内；
24.进行刻蚀以使至少一部分所述第一多晶硅层的上表面低于所述衬底的上表面，其中，所述第一多晶硅位于所述第一沟槽中的部分构成所述第一屏蔽栅多晶硅层，所述第一多晶硅位于所述第二沟槽中的部分构成所述第二屏蔽栅多晶硅层。
25.可选地，形成栅多晶硅层于所述第二沟槽中包括以下步骤：
26.形成第二氧化层于所述衬底的上表面，所述第二氧化层还填充进所述第一沟槽及所述第二沟槽中；
27.平坦化以去除位于所述衬底上方的第二氧化层部分及位于所述衬底上方的第一氧化层部分；
28.形成光刻胶层于所述衬底上并图形化所述光刻胶层以形成刻蚀窗口，所述刻蚀窗口位于所述第一沟槽上方且所述刻蚀窗口显露位于所述第一沟槽中的第二氧化层；
29.基于所述刻蚀窗口进行刻蚀以使位于所述第一沟槽中的第二氧化层的上表面处于所述第一屏蔽栅多晶硅层的上表面与所述衬底的上表面之间；
30.形成第三氧化层于所述第一沟槽裸露的侧壁及所述衬底的上表面；
31.形成第二多晶硅层于所述衬底上方，所述第二多晶硅层还填充进所述第一沟槽内；
32.进行刻蚀以使所述第二多晶硅层的上表面与所述衬底的上表面平齐，所述第二多晶硅层位于所述第一沟槽中的部分构成所述栅多晶硅层。
33.可选地，形成所述第一氧化层的方法包括热氧法，形成第二氧化层的方法包括高密度等离子体化学气相沉积法，形成第三氧化层的方法包括热氧法。
34.如上所述，本发明的屏蔽栅mosfet功率器件与一般的屏蔽栅mosfet功率器件相比fom值得到有效降低，并且不会增加源漏之间的漏电通道和寄生电容，能够有效避免发生idss漏电的问题，进一步降低源漏寄生电容，并且整体结构简单易实现，能够保证器件结构一致性和性能稳定性。本发明的屏蔽栅mosfet功率器件的制作方法，制作工艺简单易实现，不会增加额外的制作成本，能够制作得到低fom值功率器件。
附图说明
35.图1显示为一般的低fom值器件的局部剖面结构示意图。
36.图2显示为本发明的屏蔽栅mosfet功率器件的制作方法的步骤流程示意图。
37.图3显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成掩膜层后所得结构的剖面结构示意图。
38.图4显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第一沟槽及第二沟槽后所得结构的剖面结构示意图。
39.图5显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第一氧化层后所得结构的剖面结构示意图。
40.图6显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第一多晶硅层后所得结构的剖面结构示意图。
41.图7显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第一屏蔽栅多晶硅层与第二屏蔽栅多晶硅层后所得结构的剖面结构示意图。
42.图8显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第二氧化层后所得结构的剖面结构示意图。
43.图9显示为本发明的屏蔽栅mosfet功率器件的制作方法中平坦化第二氧化层及第一氧化层后所得结构的剖面结构示意图。
44.图10显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成刻蚀窗口后所得结构的剖面结构示意图。
45.图11显示为本发明的屏蔽栅mosfet功率器件的制作方法中基于刻蚀窗口进行刻蚀后所得结构的剖面结构示意图。
46.图12显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第三氧化层后所得结构的剖面结构示意图。
47.图13显示为本发明的屏蔽栅mosfet功率器件的制作方法中形成第二多晶硅层后所得结构的剖面结构示意图。
48.图14显示为本发明的屏蔽栅mosfet功率器件的制作方法中得到栅多晶硅层后所得结构的剖面结构示意图。
49.图15显示为本发明的屏蔽栅mosfet功率器件于实施例二中的局部剖面结构示意图。
50.图16显示为本发明的屏蔽栅mosfet功率器件于实施例三中的局部剖面结构示意图。
51.元件标号说明
[0052]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅极
[0053]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
源极金属
[0054]
10
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0055]
101
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
掩膜层
[0056]
102
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一氧化层
[0057]
103
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一多晶硅层
[0058]
104
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二氧化层
[0059]
105
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
光刻胶层
[0060]
106
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
刻蚀窗口
[0061]
107
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三氧化层
[0062]
108
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二多晶硅层
[0063]
20
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
元胞单元
[0064]
21
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一元胞
[0065]
211
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一沟槽
[0066]
212
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一屏蔽栅多晶硅层
[0067]
213
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅多晶硅层
[0068]
22
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二元胞
[0069]
221
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二沟槽
[0070]
222
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二屏蔽栅多晶硅层
[0071]
s1～s4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
步骤
具体实施方式
[0072]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0073]
请参阅图2至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0074]
实施例一
[0075]
本实施例提供一种屏蔽栅mosfet功率器件的制作方法，请参阅图2，显示为该制作方法的步骤流程图，包括以下步骤：
[0076]
s1：提供一衬底，所述衬底中设有在水平方向间隔排列的第一沟槽及第二沟槽，所述第一沟槽及所述第二沟槽均自所述衬底的上表面开口并向下延伸；
[0077]
s2：形成第一屏蔽栅多晶硅层于所述第一沟槽中并形成第二屏蔽栅多晶硅层于所述第二沟槽中，所述第二屏蔽栅多晶硅层的上表面低于所述衬底的上表面；
[0078]
s3：形成栅多晶硅层于所述第二沟槽中，所述栅多晶硅层与所述第一屏蔽栅多晶硅层间隔设置；
[0079]
s4：形成金属层于所述衬底上方，所述金属层包括在水平方向上间隔排列的源极金属及栅极金属，所述源极金属与所述第一屏蔽栅多晶硅层及所述第二屏蔽栅多晶硅层电连接，所述栅极金属与所述栅多晶硅层电连接。
[0080]
作为示例，所述第一屏蔽栅多晶硅层的上表面高于所述第二屏蔽栅多晶硅层的上表面，所述栅多晶硅层环绕所述第一屏蔽栅多晶硅层设置，进一步地，所述栅多晶硅层的上表面与所述衬底的上表面平齐。
[0081]
而在另一实施例中，所述第一屏蔽栅多晶硅层的上表面与所述第二屏蔽栅多晶硅层的上表面平齐，所述栅多晶硅层位于所述第一屏蔽栅多晶硅层的上方，进一步地，所述栅多晶硅层的上表面与所述衬底的上表面平齐。
[0082]
现在以所述第一屏蔽栅多晶硅层的上表面与所述第二屏蔽栅多晶硅层的上表面平齐结构为例对所述屏蔽栅mosfet功率器件的具体制作步骤进行示例说明，所述第一屏蔽栅多晶硅层的上表面高于所述第二屏蔽栅多晶硅层的上表面结构的具体制作步骤可参考本示例的相应步骤进行，但需对部分步骤进行调整。
[0083]
请参阅图3～图4，执行步骤s1，提供一衬底10，所述衬底10中设有在水平方向间隔排列的第一沟槽211及第二沟槽221，所述第一沟槽211及所述第二沟槽221均自所述衬底10的上表面开口并向下延伸。
[0084]
作为示例，步骤s1具体包括以下步骤：
[0085]
如图3所示，提供一衬底10，并于所述衬底10的上表面形成掩膜层101；
[0086]
作为示例，所述衬底10的材质包括硅、硅锗、碳化硅或者其他适合的半导体材料，另外，所述衬底10可以为单一衬底10，或者单一衬底10加位于单一衬底10表面的外延层结构，基于功率器件的导电类型进行合理设计所述衬底10的掺杂类型以及是否形成所述外延层。
[0087]
作为示例，所述掩膜层101包括氧化层、氮化硅层或其他合适的膜层，本实施例中所述掩膜层101为氧化层且所述氧化层通过化学气相沉积法制作得到。
[0088]
如图4所示，形成光刻胶层(图4中未显示)并图形化光刻胶层，基于图形化的光刻胶层对所述衬底10进行刻蚀得到深沟槽结构，具体包括所述第一沟槽211及所述第二沟槽221，所述第一沟槽211及所述第二沟槽221的开口尺寸及深度基于实际需要进行合理设计，在此不做具体限定。在刻蚀得到所述第一沟槽211及所述第二沟槽221后还包括去除所述掩膜层101的步骤。
[0089]
作为示例，所述第一沟槽211与所述第二沟槽221的数量均为多个，且多个所述第一沟槽211与多个所述第二沟槽221在水平方向上交替间隔排列，且所述第一沟槽211与所述第二沟槽221的尺寸规格优选为保持一致。
[0090]
请参阅图5～图7，执行步骤s2，形成第一屏蔽栅多晶硅层212于所述第一沟槽211中并形成第二屏蔽栅多晶硅层222于所述第二沟槽221中，所述第二屏蔽栅多晶硅层222的上表面低于所述衬底10的上表面。
[0091]
作为示例，形成第一屏蔽栅多晶硅层212于所述第一沟槽211中并形成第二屏蔽栅多晶硅层222于所述第二沟槽221中包括以下步骤：
[0092]
如图5所示，形成第一氧化层102，所述第一氧化层102位于所述衬底10的上表面、所述第一沟槽211的内壁(包括侧壁与底壁)及所述第二沟槽221的内壁；
[0093]
作为示例，所述第一氧化层102采用热氧法制作得到，在其他实施例中也可以采用其他方法制作，所述第一氧化层102充当场氧层，用于实现所述第一氧化层102与沟槽周围的衬底10之间的电隔离。
[0094]
如图6所示，形成第一多晶硅层103，所述第一多晶硅层103位于所述第一氧化层102上方且所述第一多晶硅层103还填充进所述第一沟槽211及所述第二沟槽221内，形成所述第一多晶硅层103的方法包括化学气相沉积法，优选为低气压化学气相沉积法(lpcvd)。
[0095]
如图7所示，进行刻蚀以使至少一部分所述第一多晶硅层103的上表面低于所述衬底10的上表面，其中，所述第一多晶硅位于所述第一沟槽211中的部分构成所述第一屏蔽栅多晶硅层212，所述第一多晶硅位于所述第二沟槽221中的部分构成所述第二屏蔽栅多晶硅层222。
[0096]
作为示例，进行刻蚀以使至少一部分所述第一多晶硅层103的上表面低于所述衬底10的上表面包括以下步骤：进行第一次刻蚀以使所述第一多晶硅层103的上表面与所述衬底10的上表面平齐；再形成光刻胶层105并图形化所述光刻胶层105以显露至少一部分的第一多晶硅层103的表面(由于对于保留下来的第一多晶硅层103的电性引出方式的多样化，一部分的第一多晶硅层103可能需要保留下以便于后续与源极金属进行电连接，因此，所述第一多晶硅层103可以被全部显露或仅部分显露)；基于图形化后的光刻胶层105对显露出来的第一多晶硅层103进行刻蚀以使显露出来的第一多晶硅层103的上表面低于所述衬底10的上表面。
[0097]
请参阅图8～图13，执行步骤s3，形成栅多晶硅层213于所述第一沟槽211中，所述栅多晶硅层213与所述第一屏蔽栅多晶硅层212间隔设置。
[0098]
作为示例，形成栅多晶硅层213于所述第一沟槽211中包括以下步骤：
[0099]
如图8所示，形成第二氧化层104于所述衬底10的上表面，所述第二氧化层104还填充进所述第一沟槽211及所述第二沟槽221中；
[0100]
作为示例，形成所述第二氧化层104的方法包括高密度等离子体化学气相沉积法，
所述第二氧化层104用于实现所述栅多晶硅层213与所述第一屏蔽栅多晶硅层212之间的电隔离(相当于传统意义上的场氧层)，由于第二氧化层104的膜层质量直接影响器件性能，传统的方法是采用热氧化的方式一次性完成中间氧化膜(所述第二氧化层104)和栅极氧化层(后续形成的第三氧化层107)，但是，在对进行热氧法生长氧化层的过程中，如果炉管工艺参数控制能力不充分，很容易造成中间氧化膜厚度不足，影响器件igss性能，而采用高密度等离子体化学气相沉积法(hdp-cvd)沉积一层氧化膜，然后再将该氧化膜回刻到预设深度，能够保证中间氧化膜具有足够的厚度，从而避免发生中间氧化层厚度不足或膜层中间存在空洞或空隙的问题，当然，在其他实施例中也可以选择其他间隙填充能力强的方法来形成所述第二氧化层104，使得第二氧化层104能达到充分的台阶覆盖，不留空洞间隙，保证第二氧化层104的厚度和膜层质量。
[0101]
如图9所示，平坦化以去除位于所述衬底10上方的第二氧化层104部分及位于所述衬底10上方的第一氧化层102部分，所述第二氧化层104位于所述第一沟槽211及位于所述第二沟槽221中的部分被保留且保留下来的第二氧化层104的上表面与所述衬底10的上表面平齐，所述第一氧化层102位于所述第一沟槽211内壁与所述第二沟槽221内壁的部分同样被保留。
[0102]
如图10所示，形成光刻胶层105于所述衬底10上并图形化所述光刻胶层105以形成刻蚀窗口106，所述刻蚀窗口106位于所述第一沟槽211上方且所述刻蚀窗口106显露位于所述第一沟槽211中的第二氧化层104；
[0103]
如图11所示，基于所述刻蚀窗口106进行刻蚀以使位于所述第一沟槽211中的第二氧化层104的上表面低于所述衬底10的上表面并显露所述第一沟槽211的至少一部分侧壁，使得刻蚀后的第二氧化层104即具有足够厚度能够隔离所述第一屏蔽栅多晶硅层212与后续形成的所述栅多晶硅层213，又确保所述第二沟槽221中位于所述第二氧化层104上方的空间足以容纳所述栅多晶硅层213，刻蚀后还包括去除所述光刻胶层105的步骤。
[0104]
如图12所示，形成第三氧化层107于所述第一沟槽211裸露的侧壁及所述衬底10的上表面。
[0105]
作为示例，形成所述第三氧化层107的方法包括热氧法，所述第三氧化层107相当于栅氧层，用于实现源漏之间的电流通路，所述第三氧化层107的厚度基于热氧法的工艺参数进行控制。
[0106]
如图13所示，形成第二多晶硅层108于所述衬底10上方，所述第二多晶硅层108还填充进所述第一沟槽211内；
[0107]
如图14所示，进行刻蚀以使所述第二多晶硅层108的上表面与所述衬底10的上表面平齐，所述第二多晶硅层108位于所述第一沟槽211中的部分构成所述栅多晶硅层213。
[0108]
作为示例，根据待形成的功率器件的导电类型不同，该屏蔽栅mosfet功率器件的制作方法在形成所述栅多晶硅层213之后还包括形成第一导电类型体区、第二导电类型源区、第二导电类型漏区、层间介质层以及于层间介质层中形成接触孔的多个步骤，所述第一导电类型为p型或n型，所述第二导电类型与所述第一导电类型电性相反，本实施例中所述第一导电类型为p型，第二导电类型为n型，即通过离子注入形成p体区之后再在p体区上表层进行离子注入形成n 的源区。
[0109]
执行步骤s4，形成金属层于所述衬底10上方，所述金属层包括在水平方向上间隔
排列的源极金属及栅极金属，所述源极金属与所述第一屏蔽栅多晶硅层及所述第二屏蔽栅多晶硅电连接，所述栅极金属与所述栅多晶硅层213电连接。
[0110]
作为示例，形成所述金属层后还包括形成钝化层及图形化钝化层的步骤，该步骤可采用常规的半导体膜层制备方法进行，在此不做具体限定。
[0111]
本实施的屏蔽栅mosfet功率器件的制作方法，制作工艺简单易实现，不会增加额外的制作成本，能够制作得到低fom值功率器件。
[0112]
实施例二
[0113]
本实施例提供一种屏蔽栅mosfet功率器件，请参阅图15，显示为该屏蔽栅mosfet功率器件的局部剖面结构示意图，该功率器件可采用如实施例一中所述的制作方法或其他合适的方法制作得到，具体包括衬底10、至少一元胞单元20及金属层(图15中未显示)。
[0114]
具体的，所述元胞单元20位于所述衬底10中，所述元胞单元20包括在水平方向上间隔排列的第一元胞21及第二元胞22，所述第一元胞21中具有第一沟槽211且所述第一沟槽211中具有间隔设置的栅多晶硅层213及第一屏蔽栅多晶硅层212，所述第二元胞22中具有第二沟槽221且所述第二沟槽221中具有第二屏蔽栅多晶硅层222，所述第二屏蔽栅多晶硅层222的上表面低于所述衬底10的上表面；所述金属层位于所述衬底10上方，所述金属层包括在水平方向上间隔设置的源极金属及栅极金属，所述源极金属与所述第一屏蔽栅多晶硅层212电连接及所述第二屏蔽栅多晶硅层222电连接，所述栅极金属与所述栅多晶硅层213电连接。
[0115]
作为示例，所述第一屏蔽栅多晶硅层212的上表面与所述第二屏蔽栅多晶硅层222的上表面平齐，所述栅多晶硅层213位于所述第一屏蔽栅多晶硅层212的上方，进一步地，所述栅多晶硅层213的上表面与所述衬底10的上表面平齐。
[0116]
作为示例，所述元胞单元20的数量为多个，多个所述元胞单元20在水平方向上间隔排列，且所述第一元胞21与所述第二元胞22交替排列。也就是，在有源区内的所有元胞中第一元胞21与第二元胞22的数量相同，并且在同一元胞单元20中第一元胞21与第二元胞22间隔排列，相邻两个元胞中第一元胞21与第二元胞22也间隔排列，在整个有源区整体结构中呈现第一元胞21与第二元胞22交替排列的趋势。需要说明的是，在其他实施例中，为了满足器件在不同应用场合的性能需求，所述元胞单元20中可以包括不止一个第一元胞21与不止一个第二元胞22，且第一元胞21与第二元胞22也不强制要求为交替排列，具体排列方式视实际需要而进行合理设置。本实施例中所述第一元胞21与所述第二元胞22交替排列，能够在降低器件fom值的同时，不增加源漏之间的漏电通道和寄生电容，能够有效避免发生idss漏电的问题，此外，该器件结构的具体排列方式能够降低制作难度和工艺，能够保证器件结构一致性和性能稳定性。
[0117]
本实施例的屏蔽栅mosfet功率器件与一般的屏蔽栅mosfet功率器件相比fom值得到有效降低，并且不会增加源漏之间的漏电通道和寄生电容，能够有效避免发生idss漏电的问题，进一步降低源漏寄生电容，并且整体结构简单易实现，能够保证器件结构一致性和性能稳定性。
[0118]
实施例三
[0119]
本实施例提供一种屏蔽栅mosfet功率器件，请参阅图16，显示为该屏蔽栅mosfet功率器件的剖面结构示意图，本实施例中第一屏蔽栅多晶硅层的高度以及第一屏蔽栅多晶
硅层与栅多晶硅层之间的位置关系于实施例二中相应结构之间存在区别，本实施例的屏蔽栅mosfet功率器件具体包括衬底10、至少一元胞单元20及金属层(图16中未显示)。
[0120]
具体的，所述元胞单元20位于所述衬底10中，所述元胞单元20包括在水平方向上间隔排列的第一元胞21及第二元胞22，所述第一元胞21中具有第一沟槽211且所述第一沟槽211中具有间隔设置的栅多晶硅层213及第一屏蔽栅多晶硅层212，所述第二元胞22中具有第二沟槽221且所述第二沟槽221中具有第二屏蔽栅多晶硅层222，所述第二屏蔽栅多晶硅层222的上表面与所述衬底10的上表面平齐；所述金属层位于所述衬底10上方，所述金属层包括在水平方向上间隔设置的源极金属及栅极金属，所述源极金属与所述第一屏蔽栅多晶硅层212电连接及所述第二屏蔽栅多晶硅层222电连接，所述栅极金属与所述栅多晶硅层213电连接。
[0121]
作为示例，所述第一屏蔽栅多晶硅层212的上表面高于所述第二屏蔽栅多晶硅层222的上表面，所述栅多晶硅层213环绕所述第一屏蔽栅多晶硅层212设置，进一步地，所述栅多晶硅层213的上表面与所述衬底10的上表面平齐。
[0122]
综上所述，本发明的屏蔽栅mosfet功率器件与一般的屏蔽栅mosfet功率器件相比fom值得到有效降低，并且不会增加源漏之间的漏电通道和寄生电容，能够有效避免发生idss漏电的问题，进一步降低源漏寄生电容，并且整体结构简单易实现，能够保证器件结构一致性和性能稳定性。本发明的屏蔽栅mosfet功率器件的制作方法，制作工艺简单易实现，不会增加额外的制作成本，能够制作得到低fom值功率器件。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0123]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。