垂直存储器设备及其形成方法与流程

1.本公开内容总体上涉及半导体技术领域，具体而言，涉及一种用于形成和操作垂直存储器设备的方法。


背景技术：

2.通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。垂直存储器架构可解决平面存储器单元中的密度限制。


技术实现要素：

3.本公开内容中描述了垂直存储器结构及其形成方法的实施例。
4.在一些实施例中，一种存储器结构可以包括阶梯结构。阶梯结构可以包括底部选择栅极、形成在底部选择栅极上方的板线、以及形成在板线上方的字线。柱可延伸穿过所述底部选择栅极、所述板线和所述字线。存储器结构还可以包括形成在柱下方的源极结构和形成在柱上方的漏极帽。存储器结构还可以包括形成在漏极帽上方的位线。
5.在一些实施例中，一种存储器结构可以包括阶梯结构。阶梯结构可以包括板线、形成在板线上方的偏置栅极、以及形成在板线上方的字线。存储器结构还可以包括延伸穿过板线、偏置栅极和字线的柱。存储器结构还可以包括形成在柱下方的源极结构和形成在柱上方的漏极帽。存储器结构还可以包括形成在漏极帽上方的位线。
6.在一些实施例中，一种用于形成存储器设备的方法可以包括形成阶梯结构。形成阶梯结构可以包括设置底部选择栅极和在底部选择栅极上方设置板线。该方法还可以包括在所述板线上方设置字线，且形成穿过所述字线、所述板线和所述底部选择栅极的开口。该方法还可以包括在开口的底部形成源极结构，并且在开口中和源极结构上设置半导体材料以形成柱。该方法还可以包括在柱上方形成漏极帽以及在漏极帽上方形成位线。
附图说明
7.并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够做出和使用本公开内容。
8.图1a示出了根据本公开内容的一些实施例的示例性垂直存储器单元的示意性截面图。
9.图1b示出了根据本公开内容的一些实施例的存储器阵列的示意性俯视图。
10.图2示出了根据本公开内容的一些实施例的并入底部选择栅极(bottom select gate，bsg)的示例性垂直存储器单元的示意性截面图。
11.图3示出了根据本公开内容的一些实施例的形成具有底部选择栅极的存储器结构的流程图。
12.图4a-4g示出了根据本公开内容的一些实施例的在各种过程阶段的存储器结构的截面图。
13.图5a示出了根据本公开内容的一些实施例对具有底部选择栅极的存储器结构执行编程方案的流程图。
14.图5b示出了根据本公开内容的一些实施例对具有底部选择栅极的存储器结构执行编程方案的操作图。
15.图6a示出了根据本公开内容的一些实施例的对具有底部选择栅极的存储器结构执行擦除方案的流程图。
16.图6b示出了根据本公开内容的一些实施例的对具有底部选择栅极的存储器结构执行擦除方案的操作图。
17.图7示出了根据本公开内容的一些实施例的并入偏置栅极的示例性垂直存储器单元的示意性截面图。
18.图8示出了根据本公开内容的一些实施例的并入偏置栅极的示例性存储器结构的示意性截面图。
19.图9a示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行编程方案的流程图。
20.图9b示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行编程方案的操作图。
21.图10a示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行擦除方案的流程图。
22.图10b示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行擦除方案的操作图。
23.结合附图，根据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相对应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现的附图由相对应附图标记中最左边的一个或多个数字指示。
24.将参考附图描述本公开内容的实施例。
具体实施方式
25.尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容也可以用于各种其他应用中。
26.应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
27.通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下
文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
28.应当容易理解的是，本公开内容中的“在
……
上”、“在
……
上方”和“在
……
之上”的含义应以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在
……
上方”或“在
……
之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的它“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
29.此外，为了便于描述，可以在本文使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
上方”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与一个或多个另外元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或过程步骤中的不同取向。该装置可以以其他方式取向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。
30.如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体设备的位置，因此，除非另外说明，否则半导体设备形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
31.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是同质或异质连续结构的区域，该同质或异质连续结构的区域具有的厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和触点层(其中形成有触点、互连线和/或垂直互连通路(vertical interconnect access，via))以及一个或多个电介质层。
32.在本公开内容中，为了便于描述，“层级”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，具有基本相同高度的字线可以被称为“字线层级”或类似的等。
33.如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量的值例如在该值的10-30％内变化(例如，值的
±
10％、
±
20％或
±
30％)。
34.在本公开内容中，术语“水平的/水平地/横向的/横向地”表示标称上平行于衬底的横向表面，并且术语“垂直的”或“垂直地”表示标称上垂直于衬底的横向表面。
35.动态随机存取存储器(dynamic random access memory，dram)是一种能够在存储器单元中存储每位数据的随机存取半导体存储器。某些类型的存储器单元包括电容器和阵列晶体管，也称为1t1c存储器结构。电容器可以被设置为充电或放电状态，分别表示位值零和一。随着dram技术向更高的设备密度和更高的存储容量发展，电容器的数量急剧增加，同时每个电容器的占用面积减小，导致更长的处理时间和更复杂的工艺流程。已经开发了无电容器单晶体管存储器结构，也称为1t存储器结构，以提高设备密度和存储容量。然而，无电容器单晶体管存储器结构面临诸如字线柱电容耦合的挑战，这影响设备性能。
36.根据本公开内容的各种实施例提供了用于改善数据保持、减小漏电流并提高操作速度的无电容器多栅极垂直1t存储器结构的结构和制造方法。无电容器多栅极垂直1t存储器结构可以包括柱(例如垂直柱形浮置主体)、以及围绕该柱的多个栅极。在一些实施例中，柱可由字线栅极、板线栅极和底部选择栅极围绕。在一些实施例中，柱可由字线栅极、偏置栅极和板线栅极围绕。为了简单起见，字线栅极和板线栅极可以分别称为字线和板线。位线可以形成在柱的上方。在字线和位线之间的交叉处形成存储器单元。本公开内容的无电容器多栅极垂直1t存储器结构可以提供各种益处，包括但不限于改善的晶体管载流子密度、提高的编程/擦除速度等。
37.图1a和图1b是根据本公开内容的一些实施例的存储器结构的图示。图1a示出了无电容器双栅极垂直1t存储器单元100的截面图。存储器单元100可形成在衬底102上且可以包括源极线104、柱106、板线栅极108、字线110、漏极帽112和位线114。图1b是包括多个存储器单元100的存储器阵列150的俯视图。可以包括附加结构，并且为了简单起见在图1a和1b中没有示出。
38.衬底102可以包括硅(例如，单晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓、碳化硅、玻璃、iii-v族化合物、任何其他合适的材料、及其任何组合。在一些实施例中，衬底102可在外围设备制造之前被双面抛光。在该示例中，衬底102包括在顶侧和底侧上的表面，在顶侧和底侧上的表面都被抛光和处理以提供用于高质量半导体设备的光滑表面。在一些实施例中，衬底102可以是由硅、氧化硅、氮化硅或任何合适的电介质材料形成的电介质层。
39.源极线104可形成在衬底102上。在一些实施例中，源极线104可以是导电结构，例如掺杂有合适的掺杂剂的半导体层。在一些实施例中，源极线104可由硅材料形成且掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施例中，n型掺杂剂的掺杂剂浓度可以在约1
×
10
18
个原子/cm3至约1
×
10
22
个原子/cm3之间。在一些实施例中，n型掺杂剂的掺杂剂浓度可以大于约1
×
10
20
个原子/cm3。
40.柱106可形成在源极线104上且电耦接到源极线104。柱106可以相对于衬底102的顶表面在垂直方向(例如，z方向)上延伸。在一些实施例中，柱106可以由柱结构形成，例如具有带有矩形截面面积的圆柱体的结构。柱106可以由掺杂有合适的掺杂剂的半导体材料形成。例如，柱106可以是掺杂有p型掺杂剂的硅材料，所述p型掺杂剂例如是硼、铝、氮、镓、铟和/或其组合。在一些实施例中，p型掺杂剂的掺杂剂浓度可以在约1
×
10
10
个原子/cm3至约1
×
10
20
个原子/cm3之间。在一些实施例中，柱106可以使用本征半导体材料形成，例如本
征多晶硅。
41.板线108与柱106相邻形成。在一些实施例中，板线108围绕柱106的侧壁表面的下部部分。例如，板线108的侧壁表面可以围绕柱106的圆周定位。在一些实施例中，板线108的侧壁表面可与柱106的侧壁表面同心。在一些实施例中，电介质层111(图1a中未示出，但在图1b中示出)可以设置在板线108和柱106之间。板线108可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。
42.字线110与柱106相邻形成并在板线108上方。在一些实施例中，柱106可由柱结构形成，且字线110围绕柱106的侧壁表面的上部部分。在一些实施例中，电介质层111(图1a中未示出，但在图1b中示出)可以设置在字线110和柱106之间。字线110可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。
43.根据一些实施例，漏极帽112可形成在柱106上。在一些实施例中，漏极帽112可由掺杂有合适的掺杂剂(例如n型掺杂剂)的半导体材料形成，所述n型掺杂剂例如是磷、砷、锑、铋、锂和/或其组合。在一些实施例中，n型掺杂剂的掺杂剂浓度可以在约1
×
10
18
个原子/cm3至约1
×
10
22
个原子/cm3之间。在一些实施例中，n型掺杂剂的掺杂剂浓度可以大于约1
×
10
20
个原子/cm3。在一些实施例中，可以通过用n型掺杂剂掺杂柱106的顶部部分来形成漏极帽112。
44.根据一些实施例，位线114形成在漏极帽112上方并电耦接到漏极帽112。在一些实施例中，位线114可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。
45.放大图120示出了在对存储器单元100执行编程方案之后柱106内的电荷载流子浓度分布。在一些实施例中，柱106内的多数电荷载流子是电子空穴，即，在原子中不存在电子。在对存储器单元100执行编程方案之后，所生成的空穴不均匀地分布在柱106内。空穴的较高电荷载流子浓度区122位于柱106的上部区域中且接近字线110。在一些实施例中，较高电荷载流子浓度区122的电荷载流子浓度可以在约3
×
10
15
m-3
与约3
×
10
18
cm-3
之间。在一些实施例中，电荷载流子浓度可朝向柱106的下部区域减小，从而导致空穴的较低电荷载流子浓度区124位于柱在源极线104附近的一部分中。在一些实施例中，较低电荷载流子浓度区124的电荷载流子浓度可以在约1
×
107cm-3
与约5
×
10
12
cm-3
之间。在一些实施例中，较低电荷载流子浓度区124可以导致漏电流在柱106和源极线104之间流动，导致存储器单元数据保持的降低，这转而降低了存储器单元100的设备性能。
46.图1b示出了根据本公开内容的一些实施例的由无电容器双栅极垂直1t存储器单元形成的存储器阵列150的俯视图。1t存储器单元的示例可以是图1a中所描述的存储器单元100。与图1a中的元件相对应的元件由类似的附图标记表示。存储器阵列150可以包括为简单起见未示出的额外存储器单元。
47.多条位线和字线交叉以形成存储器阵列150。如图1b中所示，多条字线110可在第一横向方向(例如，x方向)上延伸且被指定为wl0、wl1和wl2等。类似地，多条位线112可在第二横向方向(例如，y方向)上延伸且被指定为bl0、bl1和bl2等。存储器单元形成在字线和位线的交叉处。例如，存储器单元100可以形成在wl0和bl0的交叉处，并且也可以形成在wl2和bl0的交叉处。
48.图2示出了具有用于减小漏电流和改善数据保持的底部选择栅极(bsg)的无电容
器垂直1t存储器单元200的截面图。与图1a中的元件相对应的元件由类似的附图标记表示。
49.如图2所示，在板线108和源极线104之间形成底栅，例如bsg 210。在一些实施例中，柱106可以由柱结构形成，并且bsg 210可以被设置为围绕柱106的侧壁表面的下部部分。在一些实施例中，电介质层可以设置在bsg 210和柱106之间。bsg 210可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。通过向bsg 210施加标称偏压，可在柱106的下部部分中形成较高电荷载子浓度区，这又可以减小漏电流并改善存储器单元200的数据保持。放大图220示出了在对存储器单元200执行编程方案之后柱106内的电荷载流子浓度分布。类似于图1a中所描述的存储器单元，柱106内的多数电荷载流子可以是电子空穴。在对存储器单元200执行编程方案之后，所生成的空穴不均匀地分布在柱106内。空穴的较高电荷载流子浓度区122位于柱106的上部区域中且接近字线110。空穴的另一个较高电荷载流子浓度区222位于柱106的下部区域中且接近bsg 210。较高电荷载流子浓度区222可以是防止形成漏电流的饱和区。在一些实施例中，较高电荷载流子浓度区222的电荷载流子浓度可在约3
×
10
15
cm-3
与约3
×
10
18
cm-3
之间。
50.图3示出了根据本公开内容的一些实施例的用于形成具有用于减小漏电流并改善数据保持的bsg的无电容器1t存储器单元的方法。方法300的操作可以以不同的顺序和/或变化来执行，并且方法300可以包括为了简单起见而未描述的更多操作。图4a-4g是制造并入bsg结构的示例性存储器结构400的截面图。图4a-4g作为示例性截面图提供以便于解释方法300。此处提供的制造工艺是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代工艺。附加层和/或结构可形成在存储器结构400中，且为了简单起见在图4a-4g中未示出。
51.根据本公开内容的一些实施例，在操作302处，在衬底上形成阶梯结构。参考图4a，存储器结构400可以包括衬底102、导电线401、电介质层402、404、406和408、bsg 210、板线108、字线110、衬垫层410、绝缘层411和414、以及蚀刻停止层412。至少bsg 210、板线108和字线110可以被形成为相对于另一个具有横向偏移，以形成阶梯结构。与图1a和图2中的元件相对应的元件由类似的附图标记表示。
52.衬底102可以包括硅(例如，单晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓、碳化硅、玻璃、iii-v族化合物、任何其他合适的材料或其任何组合。在一些实施例中，衬底102可以是电介质层，例如氧化硅、氮化硅、氮氧化硅等。
53.导电线401可以形成在衬底102上。在一些实施例中，导电线401可以是导电结构，诸如金属线或掺杂有合适的掺杂剂的半导体层。例如，导电线401可由钨、钴、铜、铝、任何合适的金属和/或其组合形成。导电线401可使用薄膜沉积工艺来设置，所述薄膜沉积工艺包括但不限于化学气相沉积(chemical vapor deposition，cvd)、等离子体增强cvd(pecvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、等离子体增强ald(peald)和/或其任何组合。
54.阶梯结构403可以至少包括bsg 210、板线108和字线110。上述层中的每一个可被形成为相对于另一个具有横向偏移，使得横向偏移形成阶梯形以允许到层的每一层级的电连接。在一些实施例中，阶梯结构403还可以包括分别形成在bsg 210、板线108和字线110上的电介质层404、406和408。
55.bsg 210、板线108和字线110的厚度可以影响随后形成的延伸穿过阶梯结构403的柱的电荷载流子浓度。在一些实施例中，bsg 210的厚度t1可以在约15nm与约80nm之间。在一些实施例中，板线108的厚度t2可以在约60nm与约300nm之间。在一些实施例中，字线110的厚度t3可以在约15nm与约80nm之间。在一些实施例中，厚度t1与厚度t2的比率可以是约1:4。在一些实施例中，厚度t2与厚度t3的比率可以是约4:1。
56.可以使用一种或多种导电材料来形成bsg 210、板线108和字线110。例如，导电材料可以包括钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。可使用一种或多种电介质材料(例如氧化硅、氮化硅、氮氧化硅、碳氮化硅、任何合适的电介质材料和/或其组合)来形成衬垫层410、绝缘层411和414、蚀刻停止层412、以及电介质层402、404、406和408。
57.可以使用合适的沉积方法来设置衬垫层410、绝缘层411和414、蚀刻停止层412、电介质层402、404、406和408、以及阶梯结构403的层，例如bsg 210、板线108、字线110和电介质层402、404、406和408。例如，沉积方法可以包括cvd、pvd、pecvd、ald、高密度等离子体cvd(hdp-cvd)、溅射、旋涂和/或其任何组合。
58.根据本公开内容的一些实施例，在操作304处，可以穿过阶梯结构形成开口。参考图4b，可以通过蚀刻绝缘层414、蚀刻停止层412和阶梯结构403的部分直到暴露导电线401来形成开口420。在一些实施例中，开口420可以是具有大致矩形截面面积的圆柱形孔。光刻工艺可以用于暴露绝缘层414的顶表面的要被蚀刻的部分。干法等离子体蚀刻工艺或湿法化学蚀刻工艺可以用于依次去除绝缘层414、蚀刻停止层412和阶梯结构430的部分，直到暴露出导电线401。蚀刻工艺可以包括多个蚀刻工艺，每个蚀刻工艺被配置为去除被暴露的类型的材料。具体而言，可以基于绝缘层414、蚀刻停止层412、电介质层402、404、406和408的材料成分以及形成bsg 210、板线108和字线110的导电材料来选择在每个蚀刻工艺中使用的蚀刻剂。例如，蚀刻工艺可以包括用于去除sio2、sin和诸如钨的导电材料的合适的蚀刻剂。蚀刻工艺可以继续直到暴露导电线401的顶表面。在一些实施例中，开口420延伸到导电线401中以确保导电线401暴露在开口420内。在形成开口420之后，可以去除诸如光致抗蚀剂的掩模层。
59.根据本公开内容的一些实施例，在操作306处，可以在开口中形成栅极电介质层。参考图4c，栅极电介质层421可形成在开口420中并与包括bsg 210、板线108和字线110的栅极结构接触。在一些实施例中，可以在形成栅极电介质层之前执行回蚀工艺。例如，bsg 210、板线108和字线110可以被横向回蚀，并且栅极电介质层可以被设置在经回蚀的栅极上。在一些实施例中，可以通过在开口420中的所有暴露表面上均匀地设置栅极电介质材料，随后进行各向异性蚀刻工艺使得设置的栅极电介质材料保持与栅极结构接触并形成在相邻电介质层之间，来形成栅极电介质层421。例如，栅极电介质层421与bsg 210接触，并形成在电介质层402和404之间。类似地，栅极电介质层421与板线108以及电介质层404和406接触。此外，栅极电介质层421与字线110以及电介质层406和408接触。在一些实施例中，栅极电介质层421的垂直侧壁与电介质层404、406和408的垂直侧壁共面。
60.根据本公开内容的一些实施例，在操作308处，可以在开口中形成存储器单元的源极线。参考图4d，源极线430形成在开口420的底部处且与导电线401和电介质层402接触。在一些实施例中，源极线430可由硅材料形成且掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施例中，源极线430可以是单晶硅且使用将导电线401用作晶种层的外延
生长工艺来形成。在一些实施例中，源极线430可类似于图1a、图1b和图2中所描述的源极线104。
61.根据本公开内容的一些实施例，在操作308处，设置半导体材料以填充开口。参考图4e，半导体材料440可以形成在开口420中并且与源极线430和栅极电介质层421接触。在一些实施例中，半导体材料440延伸穿过整个开口420，并且执行平坦化工艺，使得半导体材料440的顶表面与绝缘层414的顶表面共面。在一些实施例中，半导体材料440可以使用硅材料形成，诸如多晶硅材料或单晶硅材料。在一些实施例中，半导体材料440可以是本征材料或掺杂有合适的掺杂剂，诸如一种或多种p型掺杂剂。例如，半导体材料440可以掺杂有p型掺杂剂，例如硼、铝、氮、镓、铟和/或其组合。
62.根据本公开内容的一些实施例，在操作310处，可以形成存储器单元的漏极帽和浮置主体。参考图4f，可以通过对图4e中所示的半导体材料440的顶部部分进行掺杂来形成漏极帽460。半导体材料440在其掺杂顶部部分与源极线430之间的剩余部分可形成柱450。在一些实施例中，在用于掺杂半导体材料440的顶部部分的离子注入工艺中使用的掺杂剂可以是在半导体材料440的形成中使用的相反类型的掺杂剂。例如，图4e中描述的半导体材料440可以掺杂有p型掺杂剂，并且漏极帽460可以掺杂有n型掺杂剂。在一些实施例中，柱450是在垂直方向(例如，z方向)上延伸的柱结构，并且它的侧壁被bsg 210、板线108和字线110围绕。在一些实施例中，如图4f所示，柱450的顶表面在字线110的顶表面上方的水平面处，并且柱450的底表面在bsg 210的底部顶表面下方的水平面处。
63.根据本公开内容的一些实施例，在操作312处，可以形成存储器单元的位线和互连结构。参考图4g，过孔462可以延伸穿过蚀刻停止层412以及绝缘层411和414。在一些实施例中，过孔462也可以延伸穿过衬垫层410。过孔462可以分别与导电线401、bsg 210、板线108和字线110接触并电耦接，以用于提供偏压和/或向栅极结构传送电信号。在一些实施例中，诸如蚀刻停止层416和绝缘层418的附加层可以设置在绝缘层414上。蚀刻停止层416和绝缘层418的组成可分别类似于蚀刻停止层412和绝缘层414，且为了简单起见，本文不作详细说明。位线472可以形成在绝缘层418中并且通过过孔462电耦接到漏极帽460。类似地，字线触点474可以形成在绝缘层418中并且通过过孔462电耦接到字线110。在一些实施例中，板线触点476可以形成在绝缘层418中并且通过过孔462电耦接到板线108。在一些实施例中，bsg触点478可以形成在绝缘层418中，并且通过过孔462电耦接到bsg 210。在一些实施例中，源极线触点480可形成在绝缘层418中且通过过孔462和导电线401电耦接到源极线430。
64.图5a示出了根据本公开内容的一些实施例的用于对具有用于减小漏电流并改善数据保持的bsg的无电容器1t存储器单元操作编程方案的方法500。方法500的操作可以以不同的顺序和/或变化来执行，并且方法500可以包括为了简单起见而未描述的更多操作。图5b是根据一些实施例的对并入有bsg的无电容器1t存储器单元进行编程的操作图。图5b是作为示例性的电压-时间操作图而提供的，以便于解释方法500。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法500中执行附加操作，并且为了简单起见在图5a和5b中未示出。
65.图5b示出了用于对无电容器1t存储器单元(例如图4g中描述的存储器结构400)的编程方案的操作图。如参考图2所讨论的，在柱的下部部分附近并入bsg可以提高数据保持并减小漏电流。
66.根据一些实施例，在操作502处，可以将正偏压施加到存储器单元的bsg和板线。在一些实施例中，施加到板线的正偏压可在约0.5v与约0.9v之间。使用图4g的存储器结构400作为示例，可通过板线触点476和过孔462将约0.8v的正偏压施加到板线108。在一些实施例中，施加到bsg的正偏压可以在约0.9v与约1.1v之间。使用图4g的存储器结构400作为示例，可通过bsg触点478和过孔462将约1v的正偏压施加到bsg 210。本文描述的正偏压是施加到板线108和bsg 210的偏压的示例。在一些实施例中，可使用任何合适的正偏压，例如在约0.5v与约2.0v之间的正偏压。在一些实施例中，bsg和板线在编程方案期间可以保持在正偏压下。在一些实施例中，在编程方案期间，源极线连接到接地电压。在一些实施例中，在编程方案完成之后，可以将接地电压连接到bsg 210。在一些实施例中，在编程方案完成之后，板线108可以保持在正偏压下。
67.根据一些实施例，在操作504处，将正偏压施加到存储器单元的字线。在一些实施例中，在第一时间点t1将正偏压施加到字线。在一些实施例中，施加到字线的正偏压可在约1.3v与约1.7v之间。使用图4g的存储器结构400作为示例，可通过字线触点474和过孔462将约1.5v的正偏压施加到字线110。在一些实施例中，字线在第二时间点t2达到所施加的正偏压。
68.根据一些实施例，在操作506处，将正偏压施加到存储器单元的位线。在一些实施例中，在第二时间点t2之后出现的第三时间点t3，将正偏压施加到位线。在一些实施例中，施加到位线的正偏压可在约0.6v与约1v之间。使用图4g的存储器结构400作为示例，可将约0.7v的正偏压施加到位线472。在一些实施例中，位线在第四时间点t4达到所施加的正偏压。
69.根据一些实施例，在操作508处，将接地电压施加到存储器单元的字线。在一些实施例中，在第四时间点t4之后出现的第五时间点t5，将接地电压施加到字线。使用图4g的存储器结构400作为示例，可通过字线触点474和过孔462将接地电压施加到字线110。在一些实施例中，字线在第六时间点t6达到接地电位。
70.根据一些实施例，在操作510处，将接地电压施加到存储器单元的位线。在一些实施例中，在第六时间点t6之后出现的第七时间点t7，将接地电压施加到位线。使用图4g的存储器结构400作为示例，可将接地电压施加到位线472。
71.图6a示出了根据本公开内容的一些实施例的用于对具有用于减小漏电流并改善数据保持的bsg的无电容器1t存储器单元操作擦除方案的方法600。方法600的操作可以以不同的顺序和/或变化来执行，并且方法600可以包括为了简单起见而未描述的更多操作。图6b是根据一些实施例的擦除并入有bsg的无电容器1t存储器单元的操作图。图6b是作为示例性的电压-时间操作图提供的，以便于解释方法600。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法600中执行附加操作，并且为了简单起见在图6a和6b中未示出。
72.图6b示出了用于对无电容器1t存储器单元(例如图4g中描述的存储器结构400)的擦除方案的操作图。如参考图2所讨论的，在柱的下部部分附近并入bsg可以提高数据保持并减小漏电流。
73.根据一些实施例，在操作602处，将正偏压施加到存储器单元的bsg和板线。在一些实施例中，施加到板线的正偏压可在约0.5v与约0.9v之间。使用图4g的存储器结构400作为
示例，可通过板线触点476和过孔462将约0.8v的正偏压施加到板线108。在一些实施例中，施加到bsg的正偏压可以在约0.9v与约1.1v之间。使用图4g的存储器结构400作为示例，可通过bsg触点478和过孔462将约1v的正偏压施加到bsg 210。
74.根据一些实施例，在操作604处，减小施加到bsg的正偏压，并且增大施加到板线的正偏压。在一些实施例中，基本上同时执行对bsg和板线的偏压的减小和增大。例如，偏压的改变两者可基本上都在第一时间点t
11
发生。在一些实施例中，bsg和板线在第二时间点t
12
达到它们各自的减小和增大的偏压。在一些实施例中，对bsg的正偏压可以减小到约0.7v和约0.9v。使用图4g的存储器结构400作为示例，可通过bsg触点478和过孔462将约0.8v的正偏压施加到bsg 210。在一些实施例中，对板线的正偏压可以增大到约0.9v和约1.1v。使用图4g的存储器结构400作为示例，可以通过板线触点476和过孔462将约1.0v的正偏压施加到板线108。在一些实施例中，bsg与板线可基本上在第二时间点t
12
同时达到经调整的正偏压。
75.根据一些实施例，在操作606处，将负偏压施加到存储器单元的源极线。在一些实施例中，在第二时间点t
12
之后出现的第三时间点t
13
将负偏压施加到源极线。在一些实施例中，施加到源极线的负偏压可在约-1.8v与约-2.2v之间。使用图4g的存储器结构400作为示例，可通过源极线触点480、过孔462和导电线401，将约-2.0v的负偏压施加到源极线430。在一些实施例中，源极线在第四时间点t
14
达到所施加的负偏压。
76.根据一些实施例，在操作608处，增大施加到bsg的正偏压，并且减小施加到板线的正偏压。在一些实施例中，基本上同时执行对bsg和板线的偏压的增大和减小。例如，偏压的改变两者可基本上都在第五时间点t
15
发生。在一些实施例中，bsg和板线在第六时间点t
16
达到它们各自的增大和减小的偏压。在一些实施例中，对bsg的正偏压可以增大到约0.9v和约1.1v。使用图4g的存储器结构400作为示例，可通过bsg触点478和过孔462将约1.0v的正偏压施加到bsg 210。在一些实施例中，对板线的正偏压可以减小到约0.5v和约0.9v。使用图4g的存储器结构400作为示例，可通过板线触点476和过孔462，将约0.8v的正偏压施加到板线108。
77.根据一些实施例，在操作610处，将接地电压施加到存储器单元的源极线。在一些实施例中，在第六时间点t
16
之后出现的第七时间点t
17
，将接地电压施加到源极线。使用图4g的存储器结构400作为示例，可通过源极线触点480、过孔462和导电线401，将接地电压施加到源极线430。
78.图7示出了具有偏置栅极的无电容器垂直1t存储器单元700的截面图，其中，所述偏置栅极用于提高存储器单元的编程速度并提供在柱中选择性地添加电子空穴的能力。图7中的与图2中的元件相对应的元件由类似的附图标记表示。
79.如图7所示，存储器单元700包括形成在板线108和字线110之间的偏置栅极，例如偏置栅极710。在一些实施例中，柱106可以由柱结构形成，并且偏置栅极710可以被设置为围绕柱106的侧壁表面的一部分。在一些实施例中，偏置栅极710可以被设置在柱106的上部部分附近。在一些实施例中，偏置栅极710可设置在柱106的上半部分附近。在一些实施例中，电介质层可设置在偏置栅极710与柱106之间。偏置栅极710可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。通过将标称偏压施加到偏置栅极710，可通过碰撞电离形成较高电荷载流子浓度区，这转而增加了编程方案期间的编程速
度。此外，偏置栅极710还可用作顶部选择栅极，该顶部选择栅极可通过栅极诱发的漏极泄漏或碰撞电离生成额外的电子空穴。放大图720示出了在对存储器单元700执行编程方案之后柱106内的电荷载流子浓度分布。类似于图1a和图2中描述的存储器单元，柱106内的多数电荷载流子可以是电子空穴，并且较高电荷载流子浓度区122可以形成在柱106的上部部分中。存储器单元700可不同于存储器单元200，至少因为可通过将偏压施加到偏置栅极710而在较高电荷载流子浓度区122下方形成额外的较高电荷载流子浓度区724，这转而提高了编程速度。在对存储器单元700执行编程方案之后，所生成的空穴不均匀地分布在柱106内。空穴的较高电荷载流子浓度区122位于柱106的上部区域中且接近字线110。空穴的另一较高电荷载流子浓度区724也可位于柱106的上部区域中且接近偏置栅极710。在一些实施例中，较高电荷载流子浓度区724的电荷载流子浓度可在约3
×
10
15
cm-3
与约3
×
10
18
cm-3
之间。
80.图8示出了并入了无电容器1t存储器单元(例如图7中描述的存储器单元700)的存储器结构800。图8中的与图4a-4g中的元件相对应的元件由类似的附图标记表示。存储器结构800可以使用与图3中描述的方法300相类似的方法来形成。例如，存储器结构800的各种制造阶段可与关于图4a-4g所描述的那些制造阶段相类似，并且为了简单起见此处不进行描述。
81.阶梯结构803可至少包括板线108、偏置栅极710和字线110。上述层中的每一层可被形成为相对于另一个具有横向偏移，使得横向偏移形成阶梯形以允许到层的每一层级的电连接。在一些实施例中，阶梯结构803还可以包括分别形成在板线108、偏置栅极710和字线110上的电介质层404、406和408。用于电耦接到偏置栅极710的互连结构可以包括偏置栅极触点876和过孔462。偏置栅极触点876的材料组成和形成工艺可以类似于图4g中描述的bsg触点478的材料组成和形成工艺，并且为了简单起见在此不进行详细描述。
82.偏置栅极710可以使用导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。在一些实施例中，可以使用cvd、pvd、pecvd、ald、hdp-cvd、溅射和/或其任何组合来设置偏置栅极710。
83.偏置栅极710、板线108和字线110的厚度可以影响随后形成的延伸穿过阶梯结构403的柱的电荷载流子浓度。在一些实施例中，板线108的厚度t4可以在约60nm与约300nm之间。在一些实施例中，偏置栅极710的厚度t5可以在约15nm与约80nm之间。在一些实施例中，字线110的厚度t6可以在约15nm与约80nm之间。在一些实施例中，厚度t4与厚度t5的比率可以是约4:1。在一些实施例中，厚度t4与厚度t6的比率可以是约4:1。
84.图9a示出了根据本公开内容的一些实施例的用于对具有用于提高诸如编程速度的操作速度的偏置栅极的无电容器1t存储器单元操作编程方案的方法900。方法900的操作可以以不同的顺序和/或变化来执行，并且方法900可以包括为了简单起见而未描述的更多操作。图9b是根据一些实施例的对并入有偏置栅极的无电容器1t存储器单元进行编程的操作图。图9b是作为示例性的电压-时间操作图提供的，以便于解释方法900。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法900中执行附加操作，并且为了简单起见在图9a和9b中未示出。
85.图9b示出了用于对无电容器1t存储器单元(例如图8中描述的存储器结构800)的编程方案的操作图。如参考图7和图8所讨论的，在柱的上部部分附近并入偏置栅极可以提高操作速度。
86.根据一些实施例，在操作902处，可将正偏压施加到存储器单元的偏置栅极和板线。在一些实施例中，施加到板线的正偏压可在约0.5v与约0.9v之间。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462将约0.8v的正偏压施加到板线108。在一些实施例中，施加到偏置栅极的正偏压可以在约0.9v与约1.1v之间。使用图8的存储器结构800作为示例，可通过偏置栅极触点876和过孔462，将约1v的正偏压施加到偏置栅极710。在一些实施例中，在编程方案期间，偏置栅极和板线可以保持在正偏压下。在一些实施例中，在编程方案期间，源极线连接到接地电压。本文描述的正偏压是施加到板线108和偏置栅极710的偏压的示例。在一些实施例中，可使用任何合适的正偏压，例如在约0.5v与约2.0v之间的正偏压。在一些实施例中，在编程方案期间，源极线连接到接地电压。在一些实施例中，在编程方案完成之后，可以将接地电压连接到bsg 210。在一些实施例中，在编程方案完成之后，板线108保持在正偏压下。
87.根据一些实施例，在操作904处，将正偏压施加到存储器单元的字线。在一些实施例中，在第一时间点t
91
将正偏压施加到字线。在一些实施例中，施加到字线的正偏压可在约1.3v与约1.7v之间。使用图8的存储器结构800作为示例，可通过字线触点474和过孔462将约1.5v的正偏压施加到字线110。在一些实施例中，字线在第二时间点t
92
达到所施加的正偏压。
88.根据一些实施例，在操作906处，将正偏压施加到存储器单元的位线。在一些实施例中，在第二时间点t
92
之后出现的第三时间点t
93
将正偏压施加到位线。在一些实施例中，施加到位线的正偏压可在约0.6v与约1v之间。使用图8的存储器结构800作为示例，可将约0.7v的正偏压施加到位线472。在一些实施例中，位线在第四时间点t
94
达到所施加的正偏压。
89.根据一些实施例，在操作908处，将接地电压施加到存储器单元的字线。在一些实施例中，在第四时间点t
94
之后出现的第五时间点t
95
将接地电压施加到字线。使用图8的存储器结构800作为示例，可通过字线触点474和过孔462将接地电压施加到字线110。在一些实施例中，字线在第六时间点t
96
达到接地电位。
90.根据一些实施例，在操作910处，将接地电压施加到存储器单元的位线。在一些实施例中，在第六时间点t
96
之后出现的第七时间点t
97
将接地电压施加到位线。使用图8的存储器结构800作为示例，可将接地电压施加到位线472。
91.图10a示出了根据本公开内容的一些实施例的用于对具有用于提高操作速度的偏置栅极的无电容器1t存储器单元操作擦除方案的方法1000。方法1000的操作可以以不同的顺序和/或变化来执行，并且方法1000可以包括为了简单起见而未描述的更多操作。图10b是根据一些实施例的擦除并入有偏置栅极的无电容器1t存储器单元的操作图。图10b是作为示例性的电压-时间操作图提供的，以便于解释方法1000。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法1000中执行附加操作，并且为了简单起见在图10a和图10b中未示出。
92.图10b示出了用于对无电容器1t存储器单元(例如图8中描述的存储器结构800)的擦除方案的操作图。如参考图7和图8所讨论的，在柱的上部部分附近并入偏置栅极可以提高操作速度。
93.根据一些实施例，在操作1002处，将正偏压施加到存储器单元的偏置栅极和板线。
在一些实施例中，施加到板线的正偏压可在约0.5v与约0.9v之间。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462将约0.8v的正偏压施加到板线108。在一些实施例中，施加到偏置栅极的正偏压可以在约0.9v与约1.1v之间。使用图8的存储器结构800作为示例，可通过偏置触点876和过孔462将约1v的正偏压施加到偏置栅极710。
94.根据一些实施例，在操作1004处，减小施加到偏置栅极的正偏压，并且增大施加到板线的正偏压。在一些实施例中，基本上同时执行对偏置栅极和板线的偏压的减小和增大。例如，偏压的改变两者可基本上都在第一时间点t
101
发生。在一些实施例中，偏置栅极与板线在第二时间点t
102
达到其各自的减小与增大的偏压。在一些实施例中，对偏置栅极的正偏压可减小到约0.7v和约0.9v。使用图8的存储器结构800作为示例，可通过偏置栅极触点876和过孔462将约0.8v的正偏压施加到偏置栅极710。在一些实施例中，对板线的正偏压可以增大到约0.9v和约1.1v。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462将约1.0v的正偏压施加到板线108。在一些实施例中，偏置栅极与板线可基本上在第二时间点t
102
同时达到经调整的正偏压。
95.根据一些实施例，在操作1006处，将负偏压施加到存储器单元的源极线。在一些实施例中，在第二时间点t
102
之后出现的第三时间点t
103
将负偏压施加到源极线。在一些实施例中，施加到源极线的负偏压可在约-1.8v与约-2.2v之间。使用图8的存储器结构800作为示例，可通过源极线触点480、过孔462和导电线401将约-2.0v的负偏压施加到源极线430。在一些实施例中，源极线在第四时间点t
104
达到所施加的负偏压。
96.根据一些实施例，在操作1008处，增大施加到偏置栅极的正偏压，并且减小施加到板线的正偏压。在一些实施例中，基本上同时执行对偏置栅极和板线的偏压的增大和减小。例如，偏压的改变两者可基本上都在第五时间点t
105
发生。在一些实施例中，偏置栅极与板线在第六时间点t
106
达到其各自的增大与减小的偏压。在一些实施例中，对偏置栅极的正偏压可增大到约0.9v和约1.1v。使用图8的存储器结构800作为示例，可以通过偏置栅极触点876和过孔462将约1.0v的正偏压施加到偏置栅极710。在一些实施例中，对板线的正偏压可以减小到约0.5v和约0.9v。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462，将约0.8v的正偏压施加到板线108。
97.根据一些实施例，在操作1010处，将接地电压施加到存储器单元的源极线。在一些实施例中，在第六时间点t
106
之后出现的第七时间点t
107
，将接地电压施加到源极线。使用图8的存储器结构800作为示例，可通过源极线触点480、过孔462和导电线401将接地电压施加到源极线430。
98.根据本公开内容的各种实施例提供了用于改善数据保持并减少漏电流的无电容器多栅极垂直1t存储器结构的结构和制造方法。无电容器多栅极垂直1t存储器结构可以包括柱(例如垂直柱形浮置主体)以及围绕柱的多个栅极。在一些实施例中，柱可以被顶部选择栅极、板线栅极和底部选择栅极围绕。在一些实施例中，柱可由字线栅极、偏置栅极和板线栅极围绕。位线可以形成在柱的上方。在字线和位线之间的交叉处形成存储器单元。本公开内容的无电容器多栅极垂直1t存储器结构可以提供各种益处，包括但不限于改善的晶体管载流子密度、提高的编程/擦除速度等。
99.以上对具体实施例的描述将充分揭示本公开内容的一般性质，使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，而无需过
度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的公开内容和指导，这样的适应和修改旨在处于所公开的实施例的等同方案的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
100.上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能和其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和其关系，就可以定义可替换的边界。
101.发明内容和摘要部分可以阐述由一个或多个发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
102.本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求和其等同方案来限定。