存储器设备及其操作方法与流程

存储器设备及其操作方法
1.相关申请的交叉引用
2.本技术要求于2021年6月2日向韩国知识产权局提交的韩国专利申请号10-2021-0071813的优先权，该申请的全部公开内容通过引用并入本文。
技术领域
3.本公开总体上涉及电子设备，并且更具体地涉及存储器设备及其操作方法。


背景技术：

4.存储设备是在诸如计算机、智能电话、智能平板等主机设备的控制下存储数据的设备。存储设备包括：被配置为将数据存储在磁盘上的设备(诸如硬盘驱动装置(hdd))；以及被配置为将数据存储在半导体存储器(特别地，非易失性存储器，诸如在固态驱动装置(ssd)或存储器卡中包括的存储器)中的设备。
5.存储设备可以包括被配置为存储数据的存储器设备和被配置为控制存储器设备的存储器控制器。存储器设备被分类为易失性存储器设备或非易失性存储器设备。非易失性存储器设备可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存存储器、相变ram(pram)、磁性ram(mram)、电阻ram(rram)、铁电ram(fram)等。


技术实现要素：

6.实施例提供用于控制向针对每个插塞孔而区分的页缓冲器施加的信号的存储器设备以及存储器设备的操作方法。
7.根据本公开的一个实施例，存储器设备包括存储器块，多个线被连接到存储器块。存储器设备还包括多个存储器单元，多个存储器单元分别被连接到多个线之中的字线，其中多个存储器单元被形成为多个插塞孔，多个插塞孔被形成在多个线之中的漏极选择线与狭缝之间的堆叠结构中。存储器设备还包括多个页缓冲器，多个页缓冲器通过多个线之中的多个位线而被连接到多个存储器单元。存储器设备附加地包括用于对多个存储器单元执行读取操作的外围电路。外围电路包括电压生成器，电压生成器被配置为控制向多个页缓冲器施加的信号，使得读取操作根据插塞孔的位置来执行。
8.根据本公开的另一方面是用于操作存储器设备的方法，存储器设备包括存储器块，多个线被连接到存储器块。方法包括：在对存储器块的读取操作中，当与多个线之中的字线分别连接的多个存储器单元被形成为在多个线之中的漏极选择线与狭缝之间的插塞孔时，根据插塞孔的位置来区分在堆叠结构中形成的多个插塞孔。方法还包括：根据插塞孔的位置，控制向通过多个线之中的多个位线而与多个存储器单元连接的多个页缓冲器施加的信号。
附图说明
9.以下将参考附图来更充分地描述示例性实施例；然而，它们可以以不同的形式体现并且不应被解释为限于在本文中阐述的实施例。相反，提供这些实施例是为了使得本领域技术人员能够实现本公开内容。
10.在附图中，为了图示清楚，尺寸可能被夸大。应当理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的仅有元件，或者还可以存在一个或多个中间元件。相同的附图标记贯穿全文指代相同的元件。
11.图1是图示了存储设备的框图。
12.图2是图示了图1中所示的存储器设备的结构的框图。
13.图3是图示了图2中所示的存储器单元阵列的一个实施例的示图。
14.图4是图示了图3中所示的存储器块之中的存储器块的实施例的电路图。
15.图5是图示了图3中所示的存储器块之中的存储器块的另一实施例的电路图。
16.图6是图示了在具有三维结构的存储器块中包括的存储器单元的示图。
17.图7是图示了具有单个堆叠结构的存储器块的示图。
18.图8是图示了多堆叠结构的示图。
19.图9是图示了用于针对每个位线执行操作的方法的示图。
20.图10是图示了用于针对每个插塞孔执行操作的方法的示图。
21.图11是图示了在针对每个插塞孔执行操作时所控制的信号的示图。
22.图12a和图12b是图示了在感测操作中针对每个插塞孔向页缓冲器施加的信号的电平的示图。
23.图13是图示了根据本公开的一个实施例的存储器设备的操作的流程图。
24.图14是图示了图1中所示的存储器控制器的另一实施例的示图。
25.图15是图示了根据本公开的一个实施例的向其应用存储设备的存储器卡系统的框图。
26.图16是图示了根据本公开的一个实施例的向其应用存储设备的固态驱动(ssd)系统的框图。
27.图17是图示了根据本公开的一个实施例的向其应用存储设备的用户系统的框图。
具体实施方式
28.出于描述根据本公开的概念的实施例的目的，本文中所公开的具体结构或功能描述仅是说明性的。根据本公开的概念的实施例可以以各种形式来实现，并且不应被解释为限于在本文中阐述的实施例。
29.图1是图示了存储设备的框图。
30.参考图1，存储设备50可以包括存储器设备100和存储器控制器200。
31.存储设备50可以是用于在主机300的控制下存储数据的设备，主机300诸如是移动电话、智能电话、mp3播放器、笔记本计算机、台式计算机、游戏控制台、tv、平板pc或车载信息娱乐系统。
32.根据作为与主机300的通信方案的主机接口，存储设备50可以被制造为各种类型的存储设备中的任一种存储设备。例如，存储设备50可以利用诸如以下各种类型的存储设
备中的任一种存储设备来实现：固态驱动装置(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、缩小尺寸的mmc(rs-mmc)、微型mmc(micro-mmc)、安全数字(sd)卡、迷你sd卡、微型sd卡、通用串行总线(usb)存储设备、通用闪存(ufs)设备、紧凑型闪存(cf)卡、智能媒体卡(smc)、存储器棒等。
33.存储设备50可以被制造为各种封装类型中的任一种。例如，存储设备50可以被制造为诸如以下各种封装类型中的任一种：叠层封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶片级制造封装(wfp)和晶片级堆叠封装(wsp)。
34.存储器设备100可以存储数据。存储器设备100在存储器控制器200的控制下操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括用于存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元，并且多个存储器单元可以构成多个页。在一个实施例中，页可以是用于在存储器设备100中存储数据或读取在存储器设备100中存储的数据的单位。存储器块可以是用于擦除数据的单位。
35.在一个实施例中，存储器设备100可以包括双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)sdram、rambus动态随机存取存储器(rdram)、nand闪存存储器、垂直nand闪存存储器、nor闪存存储器、电阻随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移扭矩随机存取存储器(stt-ram)等。在本说明书中，为了便于描述，假设并描述了存储器设备100包括nand闪存存储器的情况。
36.在一个实施例中，存储器设备100可以以二维阵列结构或三维阵列结构实现。在下文中，虽然以三维阵列结构实现存储器设备100的情况被描述为实施例，但是本公开不限于三维阵列结构。本公开不仅可以被应用于其中电荷存储层被配置有浮置栅极(fg)的闪存存储器设备，而且可以被应用于其中电荷存储层被配置有绝缘层的电荷捕获闪存(ctf)。
37.在一个实施例中，存储器设备100可以使用其中一个数据位被存储在一个存储器单元中的单级单元(slc)方法来操作。备选地，存储器设备100可以使用其中至少两个数据位被存储在一个存储器单元中的方法来操作。例如，存储器设备100可以使用其中两个数据位被存储在一个存储器单元中的多级单元(mlc)方法、其中三个数据位被存储在一个存储器单元中的三级单元(tlc)方法或者其中四个数据位被存储在一个存储器单元中的四级单元(qlc)方法来操作。
38.存储器设备100被配置为从存储器控制器200接收命令和地址，并且访问存储器单元阵列中由地址选择的区域。即，存储器设备100可以在由地址选择的区域上执行与命令相对应的操作。例如，存储器设备100可以根据所接收的命令来执行写入(编程)操作、读取操作或擦除操作。例如，当接收到编程命令时，存储器设备100可以将数据编程在由地址选择的区域中。当接收到读取命令时，存储器设备100可以从由地址选择的区域读取数据。当接收到擦除命令时，存储器设备100可以擦除在由地址选择的区域中存储的数据。
39.在一个实施例中，当存储器设备100执行编程操作时，可能会出现插塞孔之间的存储器单元的阈值电压分布的差异。当存储器单元以三维阵列结构的堆叠结构形成时，插塞孔可以在垂直穿透字线和层间绝缘层的垂直孔中形成。
40.在一个实施例中，插塞孔中包括的存储器单元的宽度可以根据插塞孔的位置(即，插塞孔的上部或下部)而改变。附加地，在邻近的插塞孔之间的每个插塞孔中包括的存储器单元的宽度可以改变。因此，当存储器单元的宽度改变时，在编程操作中可能会出现插塞孔之间的存储器单元的阈值电压分布的差异。
41.在一个实施例中，存储器设备100可以基于存储器单元的地址将页缓冲器彼此区分。例如，存储器单元所连接到的串中的一些串可以通过偶数位线而被连接到页缓冲器，并且其他串可以通过奇数位线而被连接到页缓冲器。当存储器设备100执行操作时，存储器设备100可以对与偶数位线连接的存储器单元执行操作，或者对与奇数位线连接的存储器单元执行操作。
42.然而，当页缓冲器基于地址而被区分时，如上所述可能出现插塞孔之间的存储器单元的阈值电压分布的差异。
43.因此，在本公开中，为了补偿插塞孔之间的存储器单元的阈值电压分布的差异，公开了用于针对每个插塞孔区分页缓冲器并且在感测操作中针对每个插塞孔控制向页缓冲器的信号施加的电平的方法。感测操作可以是读取操作或验证操作。
44.在一个实施例中，存储器设备100包括电压生成器122。电压生成器122可以在感测操作中针对每个插塞孔控制待向页缓冲器施加的信号。即，可以针对每个插塞孔执行操作，而不是对连接到偶数位线的存储器单元或连接到奇数位线的存储器单元执行操作。电压生成器122可以针对每个插塞孔来控制向页缓冲器施加的信号的幅度。对于一个实施例，信号的幅度意味着信号的电压幅度。
45.存储器控制器200可以控制存储器设备50的整体操作。
46.当电源电压被施加到存储设备50时，存储器控制器200可以执行固件(fw)。当存储器设备100是闪存存储器设备时，存储器控制器200可以执行诸如闪存转换层(ftl)的fw来控制主机300和存储器设备100之间的通信。
47.在一个实施例中，存储器控制器200可以包括固件(未示出)，该固件从主机300接收数据和逻辑块地址lba，并且将逻辑块地址lba转换为物理块地址pba，物理块地址pba表示在存储器设备100中包括的、数据将被存储在其中的存储器单元的地址。此外，存储器控制器200可以在缓冲存储器(未示出)中存储逻辑-物理地址映射表，逻辑-物理地址映射表建立逻辑块地址lba和物理块地址pba之间的映射关系。
48.存储器控制器200可以响应于来自主机300的请求来控制存储器设备100执行编程操作、读取操作、擦除操作等。例如，当编程请求从主机300被接收到时，存储器控制器200可以将编程请求改变为编程命令，并且向存储器设备100提供编程命令、物理块地址pba和数据。当读取请求连同逻辑块地址lba从主机300被接收到时，存储器控制器200可以将读取请求改变为读取命令，选择与逻辑块地址lba相对应的物理块地址pba，并且然后向存储器设备100提供读取命令和物理块地址pba。当擦除请求连同逻辑块地址lba从主机300被接收到时，存储器控制器200可以将擦除请求改变为擦除命令，选择与逻辑块地址lba相对应的物理块地址pba，并且然后向存储器设备100提供擦除命令和物理块地址pba。
49.在一个实施例中，存储器控制器200可以控制至少两个存储器设备。存储器控制器200可以根据交织方案来控制存储器设备，以改进操作性能。
50.主机300可以使用各种通信方式中的至少一种来与存储设备50通信，各种通信方
式诸如是通用串行总线(usb)、串行at附件(sata)、高速片间(hsic)、小型计算机系统接口(scsi)、火线、外围部件互连(pci)、pci快速(pcie)、非易失性存储器快速(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、寄存式dimm(rdimm)和减载式dimm(lrdimm)。
51.图2是图示了图1中所示的存储器设备的结构的示图。
52.参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
53.存储器单元阵列110包括多个存储器块blk1至blkz。多个存储器块blk1至blkz通过行线rl而被连接到行解码器121。多个存储器块blk1至blkz通过位线bl1至bln而被连接到页缓冲器组123。多个存储器块blk1至blkz中的每个存储器块包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。连接到相同字线的存储器单元可以被定义为一个页。因此，一个存储器块可以包括多个页。
54.行线rl可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
55.在存储器单元阵列110中包括的存储器单元中的每个存储器单元可以被配置为存储一个数据位的单级单元(slc)、存储两个数据位的多级单元(mlc)、存储三个数据位的三级单元(tlc)或存储四个数据位的四级单元(qlc)。
56.外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的被选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线rl和位线bl1至bln施加各种操作电压或对所施加的电压进行放电。
57.外围电路120可以包括行解码器121、电压生成器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
58.行解码器121通过行线rl而被连接到存储器单元阵列110。行线rl可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在一个实施例中，字线可以包括正常字线和虚设字线。在一个实施例中，行线rl还可以包括管道(pipe)选择线。
59.行解码器121对从控制逻辑130接收的行地址radd进行解码。行解码器121根据经解码的地址而在存储器块blk1至blkz之中选择至少一个存储器块。此外，行解码器121可以根据经解码的地址来选择被选择的存储器块的至少一个字线，以将电压生成器122生成的电压施加到至少一个字线wl。
60.例如，在编程操作中，行解码器121可以向被选择的字线施加编程电压，并且向未被选择的字线施加电平低于编程电压的编程通过电压。在编程验证操作中，行解码器121可以向被选择的字线施加验证电压，并且向未被选择的字线施加高于验证电压的验证通过电压。在读取操作中，行解码器121可以向被选择的字线施加读取电压，并且向未被选择的字线施加高于读取电压的读取通过电压。
61.在一个实施例中，存储器设备100的擦除操作以存储器块为单位来执行。在擦除操作中，行解码器121可以根据经解码的地址来选择一个存储器块。在擦除操作中，行解码器121可以向连接到被选择的存储器块的字线施加接地电压。
62.电压生成器122在控制逻辑130的控制下操作。电压生成器122通过使用提供给存储器设备100的外部电源电压来生成多个电压。具体地，电压生成器122可以响应于操作信
号opsig而生成在编程、读取和擦除操作中使用的各种操作电压vop。例如，电压生成器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
63.在一个实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器设备100的操作电压。
64.在一个实施例中，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个电压。
65.例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并且通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来生成多个电压。
66.所生成的多个电压可以由行解码器121提供给存储器单元阵列110。
67.页缓冲器组123包括第一至第n页缓冲器pb1至pbn。第一至第n页缓冲器pb1至pbn分别通过第一至第n位线bl1至bln而被连接到存储器单元阵列110。第一至第n页缓冲器pb1至pbn在控制逻辑130的控制下操作。具体地，第一至第n页缓冲器pb1至pbn可以响应于页缓冲器控制信号pbsignals而操作。例如，第一至第n页缓冲器pb1至pbn可以临时存储通过第一至第n位线bl1至bln接收的数据，或者在读取或验证操作中感测位线bl1至bln的电压或电流。
68.具体地，在编程操作中，当编程电压被施加到被选择的字线时，第一至第n页缓冲器pb1至pbn可以通过第一至第n位线bl1至bln将通过输入/输出电路125接收的数据data传送到被选择的存储器单元。被选择的页的存储器单元根据所传送的数据data来编程。在编程验证操作中，第一至第n页缓冲器pb1至pbn通过感测通过第一至第n位线bl1至bln从被选择的存储器单元接收的电压或电流来读取页数据。
69.在读取操作中，第一至第n页缓冲器pb1至pbn在列解码器124的控制下，通过第一至第n位线bl1至bln从被选择的页的存储器单元读取数据data，并且将所读取的数据data输出到输入/输出电路125。
70.在擦除操作中，第一至第n页缓冲器pb1至pbn可以使第一至第n位线bl1至bln浮置或施加擦除电压。
71.列解码器124可以响应于列地址cadd而在输入/输出电路125和页缓冲器组123之间传递数据。例如，列解码器124可以通过数据线dl来与第一至第n页缓冲器pb1至pbn传递数据，或者通过列线cl来与输入/输出电路125传递数据。
72.输入/输出电路125可以将从存储器控制器(图1中所示的200)接收到的命令cmd和地址addr传送到控制逻辑130，或者与列解码器124交换数据data。
73.在读取操作或验证操作中，感测电路125可以响应于允许位vrybit信号而生成参考电流，并且通过比较从页缓冲器组123接收的感测电压vpb和由参考电流生成的参考电压来输出通过信号pass或失败信号fail。
74.控制逻辑130可以响应于命令cmd和地址addr，通过输出操作信号opsig、行地址radd、页缓冲器控制信号pbsignals和允许位vrybit来控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制被选择的存储器块的读取操作。此外，控制逻辑130可以响应于子块擦除命令和地址来控制在被选择的存储器块中包括的被选择的子块的擦除操作。此外，控制逻辑130可以响应于通过信号pass或失败信号fail来确定验证操作是通过还是失败。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑
130可以是根据算法进行操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
75.图3是图示了图2中所示的存储器单元阵列110的一个实施例的示图。
76.参考图3，存储器单元阵列110可以包括多个存储器块blk1至blkz。每个存储器块可以具有三维结构。每个存储器块可以包括在衬底(未示出)上堆叠的多个存储器单元。多个存储器单元可以沿 x、 y和 z方向布置。每个存储器块的结构将参考图4和图5更详细地描述。
77.图4是图示了图3中所示的存储器块blk1-blkz中的任一存储器块blka的电路图。
78.参考图4，存储器块blka可以包括多个单元串cs11至cs1m和cs21至cs2m。在一个实施例中，多个单元串cs11至cs1m和cs21至cs2m中的每个单元串可以形成为“u”形。在存储器块blka中，m个单元串沿行方向(即， x方向)布置。尽管图4中图示了两个单元串沿列方向(即， y方向)布置的情况，但这是为了描述方便，并且可以理解，三个或更多单元串可以被布置在列方向上。
79.多个单元串cs11至cs1m和cs21至cs2m中的每个单元串可以包括至少一个源极选择晶体管sst、第一至第n存储器单元mc1至mcn、管道晶体管pt和至少一个漏极选择晶体管dst。
80.每个单元串的源极选择晶体管sst被连接在公共源极线csl与存储器单元mc1至mcp之间。
81.在一个实施例中，在相同行上布置的单元串的源极选择晶体管被连接到沿行方向延伸的源极选择线，并且在不同行上布置的单元串的源极选择晶体管被连接到不同的源极选择线。在图4中，第一行上的单元串cs11至cs1m的源极选择晶体管被连接到第一源极选择线ssl1。第二行上的单元串cs21至cs2m的源极选择晶体管被连接到第二源极选择线ssl2。
82.在另一实施例中，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以被共同连接到一个源极选择线。
83.每个单元串的第一至第n存储器单元mc1至mcn被连接在源极选择晶体管sst和漏极选择晶体管dst之间。
84.第一至第n存储器单元mc1至mcn可以被划分为第一至第p存储器单元mc1至mcp以及第(p 1)至第n存储器单元mcp 1至mcn。第一至第p存储器单元mc1至mcp在与 z方向相对的方向上顺序地布置，并且被串联连接在源极选择晶体管sst和管道晶体管pt之间。第(p 1)至第n存储器单元mcp 1至mcn在 z方向上顺序地布置，并且被串联连接在管道晶体管pt和漏极选择晶体管dst之间。第一至第p存储器单元mc1至mcp和第(p 1)至第n存储器单元mcp 1至mcn通过管道晶体管pt连接。每个单元串的第一至第n存储器单元mc1至mcn的栅极电极分别被连接到第一至第n字线wl1至wln。
85.每个单元串的管道晶体管pt的栅极被连接到管道线pl。
86.每个单元串的漏极选择晶体管dst被连接在对应的位线和存储器单元mcp 1至mcn之间。沿行方向布置的单元串被连接到沿行方向延伸的漏极选择线。第一行上的单元串cs11至cs1m的漏极选择晶体管被连接到第一漏极选择线dsl1。第二行上的单元串cs21至cs2m的漏极选择晶体管被连接到第二漏极选择线dsl2。
87.在列方向上布置的单元串被连接到在列方向上延伸的位线。在图4中，第一列上的单元串cs11和cs21被连接到第一位线bl1。第m列上的单元串cs1m和cs2m被连接到第m位线
blm。
88.在行方向上布置的单元串中与相同字线连接的存储器单元构成一个页。例如，第一行上的单元串cs11至cs1m中与第一字线wl1连接的存储器单元构成一个页。第二行上的单元串cs21至cs2m中与第一字线wl1连接的存储器单元构成另一页。当选择漏极选择线dsl1和dsl2中的任一漏极选择线时，可以选择在一个行方向上布置的单元串。当选择字线wl1至wln中的任一字线时，可以在被选择的单元串中选择一个页。
89.在另一实施例中，偶数位线和奇数位线可以被提供来代替第一至第m位线bl1至blm。附加地，在行方向上布置的单元串cs11至cs1m或cs21至cs2m之中的偶数编号的单元串可以分别被连接到偶数位线，并且在行方向上布置的单元串cs11至cs1m或cs21至cs2m中的奇数编号的单元串可以分别被连接到奇数位线。
90.在一个实施例中，第一至第n存储器单元mc1至mcn中的至少一个存储器单元可以被用作虚设存储器单元。例如，至少一个虚设存储器单元可以被提供来减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。备选地，至少一个虚设存储器单元可以被提供来减小漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。当虚设存储器单元的数目增加时，存储器块blka的操作的可靠性可以被改进。另一方面，存储器块blka的大小增加。当虚设存储器单元的数目减少时，存储器块blka的大小减小。另一方面，存储器块blka的操作的可靠性可能劣化。
91.为了高效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储器块blka的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在编程操作被执行之后执行擦除操作时，虚设存储器单元的阈值电压控制向与相应虚设存储器单元连接的虚设字线施加的电压，使得虚设存储器单元能够接收所需的阈值电压。
92.图5是图示了图3中所示的存储器块blk1至blkz中的任一存储器块的另一实施例blkb的电路图。
93.参考图5，存储器块blkb可以包括多个单元串cs11’至cs1m’和cs21’至cs2m’。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每个单元串均沿 z方向延伸。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每个单元串包括在存储器块blkb下方的衬底(未示出)上堆叠的至少一个源极选择晶体管sst、第一至第n存储器单元mc1至mcn和至少一个漏极选择晶体管dst。
94.每个单元串的源极选择晶体管sst被连接在公共源极线csl和存储器单元mc1至mcn之间。在相同行上布置的单元串的源极选择晶体管被连接到相同的源极选择线。在第一行上布置的单元串cs11’至cs1m’的源极选择晶体管被连接到第一源极选择线ssl1。在第二行上布置的单元串cs21’至cs2m’的源极选择晶体管被连接到第二源极选择线ssl2。在另一实施例中，单元串cs11’至cs1m’和cs21’至cs2m’的源极选择晶体管可以被共同连接到一个源极选择线。
95.每个单元串的第一至第n存储器单元mc1至mcn被串联连接在源极选择晶体管sst和漏极选择晶体管dst之间。第一至第n存储器单元mc1至mcn的栅极电极分别被连接到第一至第n字线wl1至wln。
96.每个单元串的漏极选择晶体管dst被连接在对应位线和存储器单元mc1至mcn之
间。在行方向上布置的单元串的漏极选择晶体管被连接到在行方向上延伸的漏极选择线。第一行上的单元串cs11’至cs1m’的漏极选择晶体管被连接到第一漏极选择线dsl1。第二行上的单元串cs21’至cs2m’的漏极选择晶体管被连接到第二漏极选择线dsl2。
97.因此，图5的存储器块blkb具有与图4的存储器块blka的电路类似的电路，不同之处在于管道晶体管pt被从图5中的每个单元串排除。
98.在另一实施例中，偶数位线和奇数位线可以被提供来代替第一至第m位线bl1至blm。附加地，在行方向上布置的单元串cs11’至cs1m’或cs21’至cs2m’中的偶数编号的单元串可以分别被连接到偶数位线，并且在行方向上布置的单元串cs11’至cs1m’或cs21’至cs2m’中的奇数编号的单元串可以分别被连接到奇数位线。
99.附加地，第一至第n存储器单元mc1至mcn中的至少一个存储器单元可以被用作虚设存储器单元，以降低源极选择晶体管sst与存储器单元mc1至mcn之间的电场。
100.图6是图示了在具有三维结构的存储器块中包括的存储器单元的示图。
101.参考图6，存储器块可以被形成为堆叠结构st，堆叠结构st包括在与衬底垂直的方向( z)上堆叠的多个字线wl和层间绝缘层it以及垂直穿透字线wl和层间绝缘层it的插塞plg。字线wl和层间绝缘层it可以被交替堆叠。字线wl可以由导电材料形成，并且层间绝缘层it可以由绝缘材料形成。
102.插塞plg可以包括在垂直孔vh中形成的间隙填充层gf、通道层chl和存储器层mr，垂直孔vh垂直穿透字线wl和层间绝缘层it。间隙填充层gf可以被形成为在垂直孔vh的中心处沿垂直方向( z)延伸的圆形柱形状。通道层chl可以被形成为围绕间隙填充层gf的侧壁的圆柱形形状，并且存储器层mr可以被形成为围绕通道层chl的侧壁的圆柱形形状。间隙填充层gf可以由绝缘材料形成，并且通道层chl可以由多晶硅形成。备选地，代替间隙填充层gf，通道层chl可以在垂直孔vh的中心处被形成为圆形柱形状。
103.存储器层mr可以包括：具有圆柱形形状的隧道绝缘层to，其围绕通道层chl的侧壁；具有圆柱形形状的电荷捕获层tr，其围绕隧道绝缘层to的侧壁；以及具有圆柱形形状的阻挡层bk，其围绕电荷捕获层tr的侧壁。隧道绝缘层to可以被形成为由绝缘材料制成的氧化物层，电荷捕获层tr可以被形成为氮化物层，并且阻挡层bk可以被形成为由绝缘材料制成的氧化物层。隧道绝缘层to是在通道层chl和电荷捕获层tr之间电子在其中隧穿的层，电荷捕获层tr是电子在其中被捕获的层，并且阻挡层bk是阻挡在电荷捕获层tr中捕获的电子移动到字线wl的层。
104.存储器单元包括与堆叠结构st中的字线邻近的插塞，并且存储器单元的宽度由构成插塞plg的每个部件来限定。
105.例如，插塞plg被形成在垂直穿透字线wl和层间绝缘层it的垂直孔vh中，并且因此插塞plg的宽度根据垂直孔vh的宽度来确定。
106.理想情况下，无论垂直孔vh的位置如何，垂直孔vh的宽度均相同。然而，由于制造工艺的特性，垂直孔vh的宽度可以根据堆叠结构st的高度而不同地形成。因此，由于存储器单元根据存储器单元的高度也可以不同地形成，因此在本实施例中操作电压可以根据存储器单元的结构来不同地设置。存储器单元的结构可以对应于存储器单元的宽度。
107.附加地，虽然存储器单元的结构彼此相似，但是由于构成存储器单元或字线wl的材料的特性，可能存在电差异。因此，字线wl可以根据存储器单元的结构被分组，字线wl的
contact而被连接到第一插塞孔hole1。附加地，与第零奇数位线o0连接的第三线h3可以通过层间接触部interlayer contact而被连接到第三插塞孔hole3，与第一偶数位线e1连接的第二线h2可以通过层间接触部interlayer contact而被连接到第二插塞孔hole2，并且与第一奇数位线o1连接的第四线h4可以通过层间接触部interlayer contact而被连接到第四插塞孔hole4。
121.以上述方式，与每个位线连接的线可以通过层间接触部interlayer contact而被连接到插塞孔。
122.图9是图示了用于针对每个位线执行操作的方法的示图。
123.参考图8和图9，图9图示了在图8中所示的多堆叠结构中用于对与偶数位线bl_e连接的存储器单元执行操作的方法。
124.在一个实施例中，彼此邻近的一个偶数位线和一个奇数位线可以被连接到一个页缓冲器。例如，与第一线h1连接的第零偶数位线e0以及与第三线h3连接的第零奇数位线o0可以被连接到一个页缓冲器，并且与第二线h2连接的第一偶数位线e1以及与第四线h4连接的第一奇数位线o1可以被连接到一个页缓冲器。
125.在一个实施例中，偶数位线bl_e和奇数位线bl_o中的每一者可以被连接到一个页缓冲器。例如，与第一线h1连接的第零偶数位线e0可以被连接到一个页缓冲器，并且与第三线h3连接的第零奇数位线o0可以被连接到一个页缓冲器。
126.在本公开中，假设偶数位线bl_e和奇数位线bl_o中的每一者被连接到一个页缓冲器。
127.在一个实施例中，存储器设备(图1中所示的100)可以通过将偶数位线bl_e和奇数位线bl_o彼此区分来执行操作。即，在存储器设备(图1中所示的100)中包括的多个页缓冲器可以根据与其连接的位线来区分。根据对其执行操作的存储器单元是已被连接到偶数位线bl_e还是奇数位线bl_o，操作可以通过与对应位线连接的页缓冲器来执行。
128.例如，存储器设备(图1中所示的100)可以对与第零至第三偶数位线e0至e3连接的存储器单元执行操作。即，存储器设备(图1中所示的100)可以通过分别与第零至第三偶数位线e0至e3连接的页缓冲器，对与第零至第三偶数位线e0至e3连接的存储器单元执行操作。
129.第零和第一偶数位线e0和e1可以通过页缓冲器而被连接到输入/输出设备io_01，并且第二和第三偶数位线e2和e3可以被连接到输入/输出设备io_23。输入/输出设备io_01和输入/输出设备io_23可以被包括在输入/输出电路(图2中所示的125)中。
130.然而，当存储器设备(图1中所示的100)在编程操作中通过将偶数位线bl_e和奇数位线bl_o彼此区分来选择页缓冲器时，插塞孔之间的存储器单元的阈值电压分布的差异可能出现。即，当页缓冲器相对于位线来选择并且向页缓冲器施加的信号被确定时，根据插塞孔之间的结构差异，即，插塞孔之间存储器单元的宽度差异，可能由于编程速度的差异而导致阈值电压分布特性的劣化。
131.因此，在本公开中，页缓冲器针对每个插塞孔而不是关于位线来进行选择，并且针对每个插塞孔确定向页缓冲器施加的信号，从而提出了减轻或防止阈值电压分布特性劣化的方法。
132.图10是图示了用于针对每个插塞孔执行操作的方法的示图。
133.参考图8和图10，图10图示了用于对图8中所示的多堆叠结构中的第一插塞孔hole1和第二插塞孔hole2的存储器单元执行操作的方法。
134.在图10中，ofc1和ofc2是可以与层间接触部interlayer contact接触的区域，并且分别呈现第一线h1的区域和第二线h2的区域，第一线h1的区域和第二线h2的区域通过层间接触部interlayer contact而分别被连接到第一插塞孔hole1和第二插塞孔hole2。
135.在一个实施例中，存储器设备(图1中所示的100)可以通过将插塞孔彼此区分来执行操作。例如，存储器设备(图1中所示的100)可以对第一至第四插塞孔hole1至hole4之中、与图8中所示的狭缝slit2邻近的第一插塞孔hole1和第二插塞孔hole2执行操作，并且然后对第三插塞孔hole3和第四插塞孔hole4执行操作。备选地，存储器设备(图1中所示的100)可以对第一至第四插塞孔hole1至hole4之中、与图8中所示的dls选择掩模dsm邻近的第三插塞孔hole3和第四插塞孔hole4执行操作，并且然后对第一插塞孔hole1和第二插塞孔hole2执行操作。
136.因此，当存储器设备(图1中所示的100)通过将插塞孔彼此区分来执行操作时，存储器设备(图1中所示的100)中包括的多个页缓冲器可以根据插塞孔而彼此区分，并且操作可以通过与分别与通过层间接触部interlayer contact连接的线相对应的位线连接的页缓冲器来执行。
137.例如，存储器设备(图1中所示的100)可以对第一插塞孔hole1和第二插塞孔hole2执行操作。即，存储器设备(图1中所示的100)可以通过与通过层间接触部interlayer contact而与第一插塞孔hole1连接的第零和第二偶数位线e0和e2相对应的页缓冲器以及与通过层间接触部interlayer contact而与第二插塞孔hole2连接的第一和第三偶数位线e1和e3相对应的页缓冲器来执行操作。
138.在一个实施例中，当存储器设备(图1中所示的100)对每个插塞孔执行编程操作时，由于插塞孔之间的存储器单元的宽度差异而发生的阈值电压分布特性的劣化可以被减轻或预防。
139.在一个实施例中，当存储器设备(图1中所示的100)对每个插塞孔执行感测操作时，用于针对每个插塞孔而控制向与连接到插塞孔的位线相对应的页缓冲器施加的信号的幅度的方法可能是有问题的。
140.图11是图示了在对每个插塞孔执行操作时所控制的信号的示图。
141.参考图2和图11，图11图示了图2中所示的多个页缓冲器pb1至pbn之中的第一页缓冲器pb1。第二至第n页缓冲器pb2至pbn中的每个页缓冲器也可以被配置有与图11相同的部件。
142.在一个实施例中，第一页缓冲器pb1可以通过第一位线bl1而被连接到第一存储器单元mc1，并且可以执行用通过第一至第五晶体管m1至m5从内部电源电压vcci提供的电荷对第一位线bl1充电的位线预充电(bl precharge)操作。第一晶体管m1由第一感测信号pbsense控制，第二晶体管m2由第一预充电信号sa_csoc控制，并且第三晶体管m3由第一锁存器190_1控制。附加地，第四晶体管m4由第二预充电信号sa_prech_n控制，并且第五晶体管m5由第二感测信号sa_sense控制。
143.此外，第一页缓冲器pb1可以通过第一晶体管m1、第六晶体管m6和第七晶体管m7将充入第一位线bl1的电荷放电至内部接地电压vssi。第六晶体管m6由第一放电信号sa_
disch控制，并且第七晶体管m7由第一锁存器190_1控制。
144.在一个实施例中，第一页缓冲器pb1可以包括第一锁存器190_1，第一锁存器190_1包括第一反相器inv1和第二反相器inv2。第一锁存器190_1可以通过经由第一q节点q1将第三晶体管m3导通或关断来控制位线预充电(bl precharge)操作。第一q bar节点q1b和第一q节点q1具有彼此反相的值。
145.在对第一存储器单元mc1的感测操作期间，第一感测节点so1的电压基于第一存储器单元mc1的阈值电压来确定。第一锁存器190_1可以存储通过经由与第一感测节点so1连接的第九晶体管m9感测第一存储器单元mc1的阈值电压而获得的结果。第九晶体管m9可以是n型mos晶体管，并且第一感测节点so1可以被连接到第九晶体管m9的栅极节点。
146.因此，当第一存储器单元mc1的阈值电压低时，在感测操作期间第一感测节点so1可以变低，并且第九晶体管m9可以关断。当第一存储器单元mc1的阈值电压高时，感测节点so1在感测操作期间可以变高，并且第九晶体管m9可以导通。
147.在一个实施例中，在第一锁存器190_1中包括的第一反相器inv1和第二反相器inv2分别被连接到内部电源电压vcci和内部接地电压vssi。
148.在一个实施例中，存储器设备(图1中所示的100)可以针对每个插塞孔不同地控制向第一页缓冲器pb1施加的信号之中、向第一晶体管m1的栅极施加的第一感测信号pbsense的幅度。向第一页缓冲器pb1施加的信号可以由电压生成器(图2中所示的122)生成。
149.例如，当存储器设备(图1中所示的100)针对每个插塞孔执行感测操作时，第一感测信号pbsense的幅度可以根据插塞孔的位置而被不同地设置。即，向与位线连接的页缓冲器施加的第一感测信号pbsense的幅度可以根据插塞孔的位置来控制，该位线对应于通过层间接触部interlayer contact而连接的线。
150.具体地，存储器设备(图1中所示的100)可以根据插塞孔是否与图8中所示的dsl选择掩模邻近或者插塞孔是否与图8中所示的狭缝slt2邻近来控制第一感测信号pbsense的幅度。
151.图12a和图12b是图示了在感测操作中针对每个插塞孔向页缓冲器施加的信号的电平的示图。
152.参考图8、图11、图12a和图12b，图12a图示了其中当针对每个插塞孔执行操作时图11中所示的第一感测信号pbsense随着更接近狭缝slit2而增加的情况，而图12b图示了其中当针对每个插塞孔执行操作时图11中所示的第一感测信号pbsense随着更接近狭缝slit2而减小的情况。也就是说，第一感测信号pbsense的幅度可以根据插塞孔的位置而变大或变小。
153.在一个实施例中，存储器设备(图1中所示的100)可以针对每个插塞孔执行感测操作。感测操作可以是读取操作或验证操作。
154.当针对每个插塞孔执行感测操作时，存储器设备(图1中所示的100)可以针对每个插塞孔来控制向与插塞孔相对应的页缓冲器施加的第一感测信号pbsense的幅度。与插塞孔相对应的页缓冲器可以被连接到与通过层间接触部interlayer contact连接到对应插塞孔的线相对应的位线。
155.参考图12a，当针对每个插塞孔执行感测操作时，随着插塞孔变得更接近狭缝slit2，存储器设备(图1中所示的100)可以增加第一感测信号pbsense的幅度。备选地，随着
插塞孔变得更接近dsl选择掩模dsm，存储器设备(图1中所示的100)可以减小第一感测信号pbsense的幅度。
156.例如，作为向与第一插塞孔hole1相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h1的幅度可以大于作为向与第二插塞孔hole2相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h2的幅度。即，因为第一插塞孔hole1比第二插塞孔hole2更接近狭缝slit2，或者因为第一插塞孔hole1比第二插塞孔hole2更远离dsl选择掩模dsm，所以vpbsense_h1的幅度可以大于vpbsense_h2的幅度。
157.如上所述，vpbsense_h2的幅度可以大于作为向与第三插塞孔hole3相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h3的幅度。附加地，vpbsense_h3的幅度可以大于作为向与第四插塞孔hole4相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h4的幅度。
158.参考图12b，当针对每个插塞孔执行感测操作时，随着插塞孔变得更接近狭缝slit2，存储器设备(图1中所示的100)可以减小第一感测信号pbsense的幅度。备选地，随着插塞孔变得更接近dsl选择掩模dsm，存储器设备(图1中所示的100)可以增加第一感测信号pbsense的幅度。
159.例如，作为向与第一插塞孔hole1相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h1的幅度可以小于作为向与第二插塞孔hole2相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h2的幅度。即，因为第一插塞孔hole1比第二插塞孔hole2更接近狭缝slit2，或者因为第一插塞孔hole1比第二插塞孔hole2更远离dsl选择掩模dsm，所以vpbsense_h1的幅度可以小于vpbsense_h2的幅度。
160.如上所述，vpbsense_h2的幅度可以小于作为向与第三插塞孔hole3相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h3的幅度。附加地，vpbsense_h3的幅度可以小于作为向与第四插塞孔hole4相对应的页缓冲器中的第一晶体管m1的栅极施加的信号的vpbsense_h4的幅度。
161.图13是图示了根据本公开的一个实施例的存储器设备的操作的流程图。
162.参考图13，在步骤s1301中，存储器设备可以在感测操作中针对每个插塞孔生成组。当存储器单元以三维阵列结构的堆叠结构形成时，插塞孔可以在垂直穿透字线和层间绝缘层的垂直孔中形成。
163.当针对每个插塞孔而生成组时，在步骤s1303中，存储器设备可以针对每个插塞孔组生成向页缓冲器施加的信号。
164.例如，可以优先对多个插塞孔之中的一些插塞孔执行感测操作。存储器设备可以根据插塞孔是接近还是远离狭缝slit2或dsl选择掩模dsm来控制向页缓冲器施加的信号。
165.在一个实施例中，向页缓冲器施加的信号的幅度可以随着插塞孔变得更接近狭缝而增加。备选地，随着插塞孔变得更接近狭缝，向页缓冲器施加的信号的幅度可以减小。
166.图14是图示了图1中所示的存储器控制器的另一实施例的示图。
167.参考图14，存储器控制器1000被连接到主机和存储器设备。存储器控制器1000被配置为响应于从主机接收的请求来访问存储器设备。例如，存储器控制器1000被配置为控制存储器设备的读取、编程、擦除和后台操作。存储器控制器1000被配置为提供存储器设备和主机之间的接口。存储器控制器1000被配置为驱动用于控制存储器设备的固件。
168.存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ecc)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
169.总线1070可以被配置为在存储器控制器1000的部件之间提供信道。
170.处理器1010可以控制存储器控制器1000的整体操作并执行逻辑操作。处理器1010可以通过主机接口1040来与外部主机通信，并且通过存储器接口1060来与存储器设备通信。此外，处理器1010可以通过缓冲器控制电路1050来与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储器设备的操作。
171.处理器1010可以执行闪存转换层(ftl)的功能。处理器1010可以将由主机通过ftl提供的逻辑块地址lba转换为物理块地址pba。ftl可以使用映射表来接收待被转换为物理块地址pba的逻辑块地址lpa。根据映射单元，存在ftl的若干地址映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
172.处理器1010被配置为将从主机接收的数据随机化。例如，处理器1010可以使用随机化种子来将从主机接收的数据随机化。随机化数据被提供作为待存储到在存储器单元阵列中待被编程的存储器设备的数据。
173.处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
174.存储器缓冲器1020可以被用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态ram(sram)或动态ram(dram)。
175.ecc电路1030可以执行ecc操作。ecc电路1030可以通过存储器接口1060对待写入存储器设备的数据执行ecc编码。经ecc编码的数据可以通过存储器接口1060被传送到存储器设备。ecc电路1030可以对通过存储器接口1060从存储器设备接收的数据执行ecc解码。在一个实施例中，ecc电路1030可以作为存储器接口1060的部件而被包括在存储器接口1060中。
176.主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用各种通信方式中的至少一种来与主机通信，各种通信方式诸如是通用串行总线(usb)、串行at附件(sata)、高速片间(hsic)、小型计算机系统接口(scsi)、火线、外围部件互连(pci)、pci快速(pcie)、非易失性存储器快速(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、寄存式dimm(rdimm)和减载式dimm(lrdimm)。
177.缓冲器控制电路1050被配置用于在处理器1010的控制下控制存储器缓冲器1020。
178.存储器接口1060被配置为在处理器1010的控制下与存储器设备通信。存储器接口1060可以通过信道来与存储器设备传递命令、地址和数据。
179.在一个实施例中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。
180.在一个实施例中，处理器1010可以通过使用代码来控制存储器控制器1000的操作。处理器1010可以从在存储器控制器1000中设置的非易失性存储器设备(例如，包括只读存储器(rom)的设备)加载代码。在另一示例中，处理器1010可以通过存储器接口1060而从
存储器设备加载代码。
181.在一个实施例中，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中传输数据，并且控制总线可以被配置为在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线彼此分离，并且不彼此干扰或影响。数据总线可以被连接到主机接口1040、缓冲器控制电路1050、ecc电路1030和存储器接口1060。控制总线可以被连接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
182.图15是图示了根据本公开的一个实施例的向其应用存储设备的存储器卡系统2000的框图。
183.参考图15，存储器卡系统2000包括存储器控制器2100、存储器设备2200和连接器2300。
184.存储器控制器2100被连接到存储器设备2200。存储器控制器2100被配置为访问存储器设备2200。例如，存储器控制器2100被配置为控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100被配置为提供存储器设备2200和主机之间的接口。存储器控制器2100被配置为驱动用于控制存储器设备2200的固件。存储器设备2200可以与存储器设备100(图1中所示的100)相同地实现。
185.在一个实施例中，存储器控制器2100可以包括诸如随机存取存储器(ram)、处理单元、主机接口、存储器接口和错误校正器的部件。
186.存储器控制器2100可以通过连接器2300来与外部设备通信。存储器控制器2100可以根据特定通信协议来与外部设备(例如，主机)通信。在一个实施例中，存储器控制器2100可以通过各种通信协议中的至少一种来与外部设备通信，各种通信协议诸如是通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围部件互连(pci)、pci快速(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、集成驱动电子器件(ide)、火线、通用闪存(ufs)、wi-fi、蓝牙和nvme。
187.在一个实施例中，存储器设备2200可以使用非易失性存储器来实现，非易失性存储器诸如是电可擦除可编程rom(eeprom)、nand闪存存储器、nor闪存存储器、相变ram(pram)、电阻ram(reram)、铁电式ram(fram)和自旋扭矩转移磁ram(stt-mram)。
188.存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中，以构成存储器卡。例如，存储器控制器2100和存储器设备2200可以构成存储器卡，诸如pc卡(个人计算机存储器卡国际协会(pcmcia))、紧凑式闪存(cf)卡、智能媒体卡(sm和smc)、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro和emmc)、sd卡(sd、minisd、microsd和sdhc)和通用闪存(ufs)。
189.在一个实施例中，存储器设备2200中包括的存储器单元可以形成三维阵列结构。在三维阵列结构中，存储器单元可以形成堆叠结构，并且插塞孔可以在垂直穿透字线和层间绝缘层的垂直孔中形成。堆叠结构可以被形成在狭缝slit2和dsl选择掩模dsm之间。
190.在一个实施例中，当存储器设备2200执行感测操作时，感测操作可以针对每个插塞孔来执行。例如，存储器设备2200可以优先对与狭缝slit2邻近的插塞孔的存储器单元执行感测操作。备选地，存储器设备2200可以优先对与dsl选择掩模dsm邻近的插塞孔的存储器单元执行感测操作。
191.存储器设备2200可以将向连接位线和页缓冲器的晶体管的栅极施加的信号的幅度设置为随着插塞孔变得更接近狭缝slit2而增加。备选地，存储器设备2200可以将向连接位线和页缓冲器的晶体管的栅极施加的信号的幅度设置为随着插塞孔变得更远离狭缝slit2而减小。
192.存储器设备2200针对每个插塞孔执行编程操作，使得由于插塞孔之间的存储器单元的宽度的差异而发生的阈值电压分布特性的劣化可以被减轻或防止。
193.图16是图示了根据本公开的一个实施例的向其应用存储设备的固态驱动(ssd)系统3000的框图。
194.参考图16，ssd系统3000包括主机3100和ssd 3200。ssd 3200通过信号连接器3001来与主机3100交换信号sig，并且通过功率连接器3002来接收功率pwr。ssd 3200包括ssd控制器3210、多个闪存存储器3221至322n、辅助电源3230和缓冲存储器3240。
195.在一个实施例中，ssd控制器3210可以被用作存储器控制器(图1中所示的200)。
196.ssd控制器3210可以响应于从主机3100接收的信号sig来控制多个闪存存储器3221至322n。在一个实施例中，信号sig可以是基于主机3100和ssd 3200之间的接口的信号，例如，信号sig可以是由诸如以下接口中的至少一个接口限定的信号：通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围部件互连(pci)、pci快速(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、集成驱动电子器件(ide)、火线、通用闪存(ufs)、wi-fi、蓝牙和nvme。
197.辅助电源3230通过功率连接器3002而被连接到主机3100。当来自主机3100的功率供应不平稳时，辅助电源3230可以提供ssd 3200的功率。在一个实施例中，辅助电源3230可以位于ssd 3200中，或者可以位于ssd 3200的外部。例如，辅助电源3230可以位于主板上，并且向ssd 3200提供辅助功率。
198.缓冲存储器3240作为ssd 3200的缓冲存储器操作。辅助电源3230可以接收从主机3100输入的功率pwr并且用功率pwr充电。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存存储器3221至322n接收的数据，或者临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如dram、sdram、ddr sdram、lpddr sdram或gram的易失性存储器或诸如fram、reram、stt-mram或pram的非易失性存储器。
199.在一个实施例中，在多个闪存存储器3221至322n中的每个闪存存储器中包括的存储器单元可以形成三维阵列结构。在三维阵列结构中，存储器单元可以形成堆叠结构，并且插塞孔可以被形成在垂直穿透字线和层间绝缘层的垂直孔中。堆叠结构可以形成在狭缝slit2和dsl选择掩模dsm之间。
200.在一个实施例中，当多个闪存存储器3221至322n执行感测操作时，感测操作可以针对每个插塞孔来执行。例如，多个闪存存储器3221至322n可以优先对与狭缝slit2邻近的插塞孔的存储器单元执行感测操作。备选地，多个闪存存储器3221至322n可以优先对与dsl选择掩模dsm邻近的插塞孔的存储器单元执行感测操作。
201.多个闪存存储器3221至322n可以将向连接位线和页缓冲器的晶体管的栅极施加的信号的幅度设置为随着插塞孔变得更接近狭缝slit2而增加。备选地，多个闪存存储器3221至322n可以将向连接位线和页缓冲器的晶体管的栅极施加的信号的幅度设置为随着
插塞孔变得更远离狭缝slit2而减小。
202.多个闪存存储器3221至322n针对每个插塞孔执行编程操作，使得由于插塞孔之间的存储器单元的宽度的差异而发生的阈值电压分布特性的劣化可以被减轻或防止。
203.图17是图示了根据本公开的一个实施例的向其应用存储设备的用户系统4000的框图。
204.参考图17，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
205.应用处理器4100可以驱动在用户系统4000、操作系统(os)、用户程序等中包括的部件。在一个实施例中，应用处理器4100可以包括控制器，该控制器用于控制在用户系统4000中包括的部件、接口、图形引擎等。应用处理器4100可以被提供为片上系统(soc)。
206.存储器模块4200可以作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器来操作。存储器模块4200可以包括诸如dram、sdram、ddr sdram、ddr2 sdram、ddr3sdram、lpddr sdram、lpddr2 sdram和lpddr3 sdram的易失性随机存取存储器或者诸如pram、reram、mram和fram的非易失性随机存取存储器。在一个实施例中，应用处理器4100和存储器模块4200可以通过基于叠层封装(pop)进行封装而被统一为一个半导体封装件。
207.网络模块4300可以与外部设备通信。在一个实施例中，网络模块4300可以支持无线通信，诸如码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进(lte)、wimax、wlan、uwb、蓝牙和wi-fi。示例性地，网络模块4300可以被包括在应用处理器4100中。
208.存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将存储在其中的数据传输到应用处理器4100。在一个实施例中，存储模块4400可以利用非易失性半导体存储器来实现，非易失性半导体存储器诸如是相变ram(pram)、磁ram(mram)、电阻ram(rram)、nand闪存、nor闪存或具有三维结构的nand闪存。在一个实施例中，存储模块4400可以是诸如用户系统4000的存储器卡或外部驱动装置的可移动驱动装置。
209.在一个实施例中，存储模块4400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以与参考图2至图5描述的存储器设备相同地操作。存储模块4400可以与参考图1描述的存储设备50相同地操作。
210.用户接口4500可以包括用于将数据或命令输入到应用处理器4100或者将数据输出到外部设备的接口。在一个实施例中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(lcd)、有机发光二极管(oled)显示设备、有源矩阵oled(amoled)显示设备、led、扬声器和监视器。
211.在一个实施例中，存储模块4400中包括的存储器单元可以形成三维阵列结构。在三维阵列结构中，存储器单元可以形成堆叠结构，并且插塞孔可以被形成在垂直穿透字线和层间绝缘层的垂直孔中。堆叠结构可以被形成在狭缝slit2和dsl选择掩模dsm之间。
212.在一个实施例中，当存储模块4400执行感测操作时，感测操作可以针对每个插塞孔来执行。例如，存储模块4400可以优先对与狭缝slit2邻近的插塞孔的存储器单元执行感
测操作。备选地，存储模块4400可以优先对与dsl选择掩模dsm邻近的插塞孔的存储器单元执行感测操作。
213.存储模块4400可以将向连接位线和页缓冲器的晶体管的栅极施加的信号的幅度设置为随着插塞孔变得更接近狭缝slit2而增加。备选地，存储模块4400可以将向连接位线和页缓冲器的晶体管的栅极施加的信号的幅度设置为随着插塞孔变得更远离狭缝slit2而减小。
214.存储模块4400针对每个插塞孔执行编程操作，使得由于插塞孔之间的存储器单元的宽度差异而发生的阈值电压分布特性的劣化可以被减轻或防止。
215.根据本公开的一个实施例，针对每个插塞孔向页缓冲器施加的信号的幅度被不同地设置，使得阈值电压分布的劣化可以被防止。
216.虽然已参考某些实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离本公开的精神和范围的情况下，可以在形式和细节上进行各种改变，并且本公开内容由所附权利要求书及其等同方案来限定。因此，本公开的范围不应限于上述实施例，而应不仅由所附权利要求而且由其等同方案来确定。
217.在上述实施例中，所有步骤可以被选择性地执行，或者一些步骤可以被省略。在每个实施例中，步骤不一定按照所描述的顺序执行，并且可以被重新布置。在本说明书和附图中公开的实施例仅是为了便于理解本公开的示例，并且本公开不限于此。即，对于本领域技术人员来说显而易见的是，可以在本公开的技术范围的基础上进行各种修改。
218.同时，已在附图和说明书中描述了本公开的实施例。虽然在此处使用了特定术语，但特定术语仅用于解释本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内，许多变型是可能的。对于本领域技术人员显而易见的是，除在本文中所公开的实施例之外，还可以在本公开的技术范围的基础上进行各种修改。