半导体装置和制造该半导体装置的方法与流程

半导体装置和制造该半导体装置的方法
1.本技术要求于2021年9月7日在韩国知识产权局提交的第10-2021-0118783号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本公开涉及一种半导体装置和一种制造该半导体装置的方法。


背景技术：

3.作为用于增大半导体装置的密度的缩放技术之一，已经提出了在基底上形成鳍或纳米线形状的多沟道有源图案(或硅体)并且在多沟道有源图案的表面上形成栅极的多栅极晶体管。
4.由于这种多栅极晶体管使用三维沟道，因此容易对所述多栅极晶体管进行缩放。另外，即使所述多栅极晶体管的栅极长度不增大，也可以改善电流控制能力。此外，可以有效地抑制沟道区域的电位受到漏极电压的影响的短沟道效应(sce)。


技术实现要素：

5.本公开的目的是提供一种可以改善性能和可靠性的半导体装置。
6.本公开的另一目的是提供一种制造半导体装置的方法，所述方法可以改善性能和可靠性。
7.本公开的目的不限于上面提及的那些，并且本领域技术人员将从本公开的以下描述中清楚地理解在此未提及的本公开的附加目的。
8.根据本公开的一个方面，提供了一种半导体装置，所述半导体装置包括：第一有源图案，位于基底上在第一方向上延伸；第二有源图案，位于基底上在第一方向上延伸并且在第二方向上与第一有源图案间隔开；场绝缘层，在基底上位于第一有源图案与第二有源图案之间；第一栅电极，位于第一有源图案上；第二栅电极，位于第二有源图案上；以及栅极隔离结构，在场绝缘层上将第一栅电极与第二栅电极彼此分离，其中，栅极隔离结构包括与场绝缘层接触的下隔离图案和位于下隔离图案上的上隔离图案，下隔离图案包括第一部分和设置在第一部分下方的第二部分，在下隔离图案的第一部分中，下隔离图案在第二方向上的宽度从上隔离图案在向下的方向上增大，并且在下隔离图案的第二部分中，下隔离图案在第二方向上的宽度从上隔离图案在向下的方向上减小。
9.根据本公开的另一方面，提供了一种半导体装置，所述半导体装置包括：第一有源图案和第二有源图案，位于基底的第一区域中并且在第一方向上以第一间隔彼此间隔开；第三有源图案和第四有源图案，位于基底的第二区域中并且在第二方向上以不同于第一间隔的第二间隔彼此间隔开；第一场绝缘层，在基底上位于第一有源图案与第二有源图案之间；第二场绝缘层，在基底上位于第三有源图案与第四有源图案之间；第一栅电极，位于第一有源图案上；第二栅电极，位于第二有源图案上；第三栅电极，位于第三有源图案上；第四栅电极，位于第四有源图案上；第一栅极隔离结构，在第一场绝缘层上将第一栅电极与第二
栅电极彼此分离；以及第二栅极隔离结构，在第二场绝缘层上将第三栅电极与第四栅电极分离，其中，第一栅极隔离结构包括与第一场绝缘层接触的下隔离图案和位于下隔离图案上方的上隔离图案，并且第二栅极隔离结构由从第三栅电极的上表面上方延伸到第二场绝缘层的上表面下方的单个结构形成。
10.根据本公开的又一方面，提供了一种半导体装置，所述半导体装置包括：第一有源图案，位于基底上，包括在第一方向上延伸的第一下图案和与第一下图案间隔开的多个第一片图案；第二有源图案，位于基底上，包括在第一方向上延伸的第二下图案和与第二下图案间隔开的多个第二片图案，第二下图案在不同于第一方向的第二方向上与第一下图案间隔开；场绝缘层，在基底上位于第一下图案与第二下图案之间；第一栅电极，位于第一有源图案上；第二栅电极，位于第二有源图案上；以及栅极隔离结构，在场绝缘层上将第一栅电极与第二栅电极彼此分离，其中，栅极隔离结构包括与场绝缘层接触的下隔离图案和位于下隔离图案上方的上隔离图案，下隔离图案包括与上隔离图案的材料不同的材料，其中，下隔离图案包括位于场绝缘层的上表面的水平上方的第一部分，在下隔离图案的第一部分中，下隔离图案在第二方向上的宽度从上隔离图案在向下的方向上增大，上隔离图案包括在第一栅电极的上表面的水平和第二栅电极的上表面的水平上方突出的第一部分，并且在上隔离图案的第一部分中，上隔离图案在第二方向上的宽度从下隔离图案在向上的方向上增大。
附图说明
11.通过参照附图详细描述本公开的示例性实施例，本公开的以上和其他方面和特征将变得更加明显，在附图中：
12.图1是示出根据实施例的半导体装置的布局图；
13.图2a和图2b是沿着图1的线a-a截取的剖视图；
14.图3至图6是沿着图1的线b-b、c-c、d-d和e-e截取的剖视图；
15.图7是示出图3的部分p的放大的视图；
16.图8至图14是示出根据实施例的半导体装置的视图；
17.图15和图16是示出根据实施例的半导体装置的视图；
18.图17至图20是示出根据实施例的半导体装置的视图；
19.图21和图22是示出根据实施例的半导体装置的视图；
20.图23是示出根据实施例的半导体装置的视图；
21.图24和图25是示出根据实施例的半导体装置的视图；
22.图26是示出根据实施例的半导体装置的布局图；
23.图27是沿着图26的线f-f截取的剖视图；
24.图28至图47是示出用于描述根据实施例的制造半导体装置的方法的中间步骤的视图；
25.图48和图49是示出用于描述根据实施例的制造半导体装置的方法的中间步骤的视图。
具体实施方式
26.本文描述的所有实施例都是示例实施例，因此，本发明构思不限于此，并且可以各种其他形式实现。
27.将理解的是，当元件或层被称为“在”另一元件或层“之上”、“上方”、“上”、“之下”、“下方”、“下”、“连接到”或“结合到”另一元件或层时，所述元件或层可以直接在另一元件或层之上、上方、上、之下、下方、下、连接或结合到另一元件或层，或者可以存在居间元件或居间层。相反，当元件被称为“直接在”另一元件或层“之上”、“直接在”另一元件或层“上方”、“直接在”另一元件或层“上”、“直接在”另一元件或层“之上”、“直接在”另一元件或层“下方”、“直接在”另一元件或层“下”、“直接连接到”另一元件或层或“直接结合到”另一元件或层时，不存在居间元件或居间层。
28.如在此使用的，当诸如
“……
中的至少一个(种/者)”的表述在一列元素之前时，该表述修饰整列元素，而不修饰所述列中的个别元素。例如，表述“a、b和c中的至少一个(种/者)”应理解为仅包括a、仅包括b、仅包括c、a和b两者、a和c两者、b和c两者或a、b和c的全部。
29.如图所示，根据本公开的实施例的半导体装置包括但不限于包括鳍型图案形状的沟道区域的鳍型晶体管(finfet)，并且包括纳米线或纳米片的晶体管。此外，本公开的技术精神可以应用于基于二维(2d)材料的晶体管(fet)及其异质结构或混合结构。
30.此外，根据实施例的半导体装置可以包括隧穿晶体管(隧穿fet)或三维(3d)晶体管。根据实施例的半导体装置可以包括双极结型晶体管、横向双扩散晶体管(ldmos)等。
31.图1是示出根据实施例的半导体装置的布局图。图2a和图2b是沿着图1的线a-a截取的剖视图。图3至图6是沿着图1的线b-b、c-c、d-d和e-e截取的剖视图。图7是示出图3的部分p的放大的视图。
32.参照图1至图7，根据实施例的半导体装置可以包括第一有源图案ap1、第二有源图案ap2、第三有源图案ap3、第四有源图案ap4、第一栅电极120、第二栅电极220、第三栅电极320、第四栅电极420、第一栅极隔离结构160和第二栅极隔离结构360。
33.基底100可以包括第一区域i和第二区域ii。根据实施例，第一区域i和第二区域ii可以是彼此相邻的区域。根据实施例，当两个相邻区域i和ii被不同地划分时，第二区域ii的第三有源图案ap3和第四有源图案ap4中的个可以是第一区域i的第一有源图案ap1。根据实施例，第一区域i和第二区域ii可以是彼此间隔开的区域，另一个区域或另一个结构置于第一区域i与第二区域ii之间。
34.第一区域i和第二区域ii中的每个可以是逻辑区域、sram区域和i/o区域中的一个。根据实施例，第一区域i和第二区域ii可以是相同的区域。根据实施例，第一区域i和第二区域ii可以是彼此不同的区域。
35.第一有源图案ap1和第二有源图案ap2可以设置在基底100的第一区域i中。第三有源图案ap3和第四有源图案ap4可以设置在基底100的第二区域ii中。
36.第一有源图案ap1和第二有源图案ap2中的每个可以在第一方向x1上延伸得长。第一有源图案ap1和第二有源图案ap2可以在第二方向y1上彼此相邻。第一有源图案ap1和第二有源图案ap2可以在第二方向y1上彼此间隔开，另一有源图案置于第一有源图案ap1与第二有源图案ap2之间。在本实施例中，第一有源图案ap1和第二有源图案ap2在第二方向y1上彼此相邻，第一栅极隔离结构160设置在第一有源图案ap1与第二有源图案ap2之间。在此，
第一方向x1是与第二方向y1交叉的方向。
37.根据实施例，第一有源图案ap1可以是其中形成有p型金属氧化物半导体或p型场效应晶体管(pmos)的区域，并且第二有源图案ap2可以是其中形成有n型金属氧化物半导体或n型场效应晶体管(nmos)的区域。在另一示例中，pmos或nmos可以形成在第一有源图案ap1和第二有源图案ap2中的每个中。
38.第三有源图案ap3和第四有源图案ap4可以在第三方向x2上延伸得长。第三有源图案ap3和第四有源图案ap4可以在第四方向y2上彼此相邻。第三有源图案ap3和第四有源图案ap4可以在第四方向y2上彼此间隔开，另一有源图案置于第三有源图案ap3与第四有源图案ap4之间。在本实施例中，第三有源图案ap3和第四有源图案ap4在第二方向y1上彼此相邻，第二栅极隔离结构360设置在第三有源图案ap3与第四有源图案ap4之间。在此，第三方向x2是与第四方向y2交叉的方向。
39.根据实施例，第三有源图案ap3可以是其中形成有pmos的区域，并且第四有源图案ap4可以是其中形成有nmos的区域。在另一示例中，pmos或nmos可以形成在第三有源图案ap3和第四有源图案ap4中的每个中。
40.第一有源图案ap1可以包括第一下图案bp1和多个第一片图案ns1。第二有源图案ap2可以包括第二下图案bp2和多个第二片图案ns2。第三有源图案ap3可以包括第三下图案bp3和多个第三片图案ns3。第四有源图案ap4可以包括第四下图案bp4和多个第四片图案ns4。在根据实施例的半导体装置中，第一有源图案ap1、第二有源图案ap2、第三有源图案ap3和第四有源图案ap4可以是有源图案，第一有源图案ap1、第二有源图案ap2、第三有源图案ap3和第四有源图案ap4中的每个包括纳米片或纳米线。
41.第一下图案bp1、第二下图案bp2、第三下图案bp3和第四下图案bp4可以分别从基底100突出。第一下图案bp1和第二下图案bp2可以分别在第一方向x1上延长。第三下图案bp3和第四下图案bp4可以分别在第三方向x2上延长。第一下图案bp1、第二下图案bp2、第三下图案bp3和第四下图案bp4中的每个可以具有鳍型图案形状。
42.第一下图案bp1可以在第二方向y1上与第二下图案bp2间隔开。第一下图案bp1和第二下图案bp2可以通过在第一方向x1上延伸的第一鳍沟槽ft1彼此分离。第三下图案bp3可以在第四方向y2上与第四下图案bp4间隔开。第三下图案bp3和第四下图案bp4可以通过在第三方向x2上延伸的第二鳍沟槽ft2彼此分离。
43.多个第一片图案ns1可以设置在第一下图案bp1上。多个第一片图案ns1可以在第五方向z上与第一下图案bp1间隔开。多个第二片图案ns2可以设置在第二下图案bp2上。多个第二片图案ns2可以在第五方向z上与第二下图案bp2间隔开。多个第三片图案ns3可以设置在第三下图案bp3上。多个第三片图案ns3可以在第五方向z上与第三下图案bp3间隔开。多个第四片图案ns4可以设置在第四下图案bp4上。多个第四片图案ns4可以在第五方向z上与第四下图案bp4间隔开。
44.第一片图案ns1可以在第五方向z上顺序地设置并彼此间隔开。第二片图案ns2可以在第五方向z上顺序地设置并彼此间隔开。第三片图案ns3可以在第五方向z上顺序地设置并彼此间隔开。第四片图案ns4可以在第五方向z上顺序地设置并彼此间隔开。在这种情况下，第五方向z可以是与第一方向x1和第二方向y1正交的方向。第五方向z可以是与第三方向x2和第四方向y2正交的方向。在此，第五方向z可以是基底100的厚度方向。
45.第一片图案ns1、第二片图案ns2、第三片图案ns3和第四片图案ns4中的每个的数量为四个，但不限于此。
46.第一有源图案ap1的上表面ap1_us可以是第一片图案ns1之中的最上面的片图案的上表面。第二有源图案ap2的上表面ap2_us可以是第二片图案ns2之中的最上面的片图案的上表面。第三有源图案的上表面ap3_us可以是第三片图案ns3之中的最上面的片图案的上表面。第四有源图案的上表面ap4_us可以是第四片图案ns4之中的最上面的片图案的上表面。
47.第一下图案bp1、第二下图案bp2、第三下图案bp3和第四下图案bp4中的每个可以通过蚀刻基底100的一部分形成，并且可以包括从基底100生长的外延层。第一下图案bp1、第二下图案bp2、第三下图案bp3和第四下图案bp4中的每个可以包括作为元素半导体材料的硅或锗。第一下图案bp1、第二下图案bp2、第三下图案bp3和第四下图案bp4中的每个可以包括化合物半导体，并且可以包括例如iv-iv族化合物半导体或iii-v族化合物半导体。
48.iv-iv族化合物半导体可以是包括碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种的二元化合物或三元化合物，或者是掺杂有iv族元素的包括碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种的化合物。
49.iii-v族化合物半导体可以是例如由作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)和锑(sb)中的一种的组合形成的二元化合物、三元化合物和四元化合物中的一种。
50.第一片图案ns1、第二片图案ns2、第三片图案ns3和第四片图案ns4中的每个可以包括作为元素半导体材料的硅和锗中的一种、iv-iv族化合物半导体或iii-v族化合物半导体。第一片图案ns1在第二方向y1上的宽度可以与第一下图案bp1在第二方向y1上的宽度成比例地增大或减小。第一片图案ns1的描述可以同样地适用于第二片图案ns2、第三片图案ns3和第四片图案ns4。
51.根据实施例，第一有源图案ap1和第二有源图案ap2可以在第二方向y1上彼此间隔开第一间隔l1。第三有源图案ap3和第四有源图案ap4可以在第四方向y2上彼此间隔开第二间隔l2。在根据实施例的半导体装置中，第一间隔l1不同于第二间隔l2。根据实施例，第二间隔l2大于第一间隔l1。第一间隔l1可以是其中第一有源图案ap1和第二有源图案ap2基于第一下图案bp1的上表面bp1_us和第二下图案bp2的上表面bp2_us彼此间隔开的距离。第二间隔l2可以是其中第三有源图案ap3和第四有源图案ap4基于第三下图案bp3的上表面bp3_us和第四下图案bp4的上表面bp4_us彼此间隔开的距离。
52.第一场绝缘层105可以形成在基底100上。第一场绝缘层105可以填充第一鳍沟槽ft1的至少一部分。
53.第一场绝缘层105可以设置在基底100上的第一有源图案ap1与第二有源图案ap2之间。用作晶体管的沟道区域的附加有源图案可以不置于第一有源图案ap1与第二有源图案ap2之间。第一场绝缘层105可以设置在第一下图案bp1与第二下图案bp2之间。第一场绝缘层105可以与第一下图案bp1和第二下图案bp2接触。
54.根据实施例，如图3和图5中所示，第一场绝缘层105可以设置在限定第一鳍沟槽ft1的第一下图案bp1的整个侧壁上和第二下图案bp2的整个侧壁上。然而，根据实施例，第一场绝缘层105可以设置在限定第一鳍沟槽ft1的第一下图案bp1的侧壁的一部分和/或第
二下图案bp2的侧壁的一部分上。第一下图案bp1的一部分和/或第二下图案bp2的一部分可以在第五方向z上比第一场绝缘层105的上表面105_us突出得远。第一场绝缘层105不设置在第一下图案bp1的上表面bp1_us和第二下图案bp2的上表面bp2_us上。每个第一片图案ns1和每个第二片图案ns2被设置为高于第一场绝缘层105的上表面105_us。
55.第二场绝缘层106可以形成在基底100上。第二场绝缘层106可以填充第二鳍沟槽ft2的至少一部分。第二场绝缘层106可以设置在基底100上的第三有源图案ap3与第四有源图案ap4之间。每个第三片图案ns3和每个第四片图案ns4被设置为高于第二场绝缘层的上表面106_us。第二场绝缘层106的描述可以与第一场绝缘层105的描述基本上相同。
56.第一场绝缘层105和第二场绝缘层106可以包括例如氧化物层、氮化物层、氮氧化物层或它们的组合层。第一场绝缘层105和第二场绝缘层106中的每个被示出为单层，但不限于此。不同于所示的示例，第一场绝缘层105和第二场绝缘层106中的每个可以包括沿着鳍沟槽ft1和ft2中的每个的侧壁和底表面延伸的场衬里，以及在场衬里上的场填充层。
57.第一栅电极120、第二栅电极220、第三栅电极320和第四栅电极420可以分别设置在基底100上。第一栅电极120和第二栅电极220可以设置在基底100的第一区域i中。第三栅电极320和第四栅电极420可以设置在基底100的第二区域ii中。
58.第一栅电极120可以设置在第一有源图案ap1上。第一栅电极120可以在第二方向y1上延伸以与第一有源图案ap1交叉。第一栅电极120可以与第一下图案bp1交叉。第一栅电极120可以围绕每个第一片图案ns1。
59.第二栅电极220可以设置在第二有源图案ap2上。第二栅电极220可以在第二方向y1上延伸以与第二有源图案ap2交叉。第二栅电极220可以与第二下图案bp2交叉。第二栅电极220可以围绕每个第二片图案ns2。第二栅电极220可以在第二方向y1上与第一栅电极120间隔开。第二栅电极220可以与第一栅电极120分离。
60.第三栅电极320可以设置在第三有源图案ap3上。第三栅电极320可以在第四方向y2上延伸以与第三有源图案ap3交叉。第三栅电极320可以与第三下图案bp3交叉。第三栅电极320可以围绕每个第三片图案ns3。
61.第四栅电极420可以设置在第四有源图案ap4上。第四栅电极420可以在第四方向y2上延伸以与第四有源图案ap4交叉。第四栅电极420可以与第四下图案bp4交叉。第四栅电极420可以围绕每个第四片图案ns4。第四栅电极420可以在第四方向y2上与第三栅电极320间隔开。第四栅电极420可以与第三栅电极320分离。
62.第一栅电极120、第二栅电极220、第三栅电极320和第四栅电极420中的每个可以包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。第一栅电极120、第二栅电极220、第三栅电极320和第四栅电极420中的每个可以是例如氮化钛(tin)、碳化钽(tac)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钽钛(tatin)、氮化钛铝(tialn)、氮化钽铝(taaln)、氮化钨(wn)、钌(ru)、铝化钛(tial)、碳氮化钛铝(tialcn)、碳化钛铝(tialc)、碳化钛(tic)、碳氮化钽(tacn)、钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(nipt)、铌(nb)、氮化铌(nbn)、碳化铌(nbc)、钼(mo)、氮化钼(mon)、碳化钼(moc)、碳化钨(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)或其组合，但不限于此。导电金属氧化物和导电金属氮氧化物可以包括但不限于上述材料的氧化形式。
63.第一栅电极120可以设置在下面将描述的第一源极/漏极图案150的两侧上。例如，设置在第一源极/漏极图案150的两侧上的第一栅电极120可以是用作晶体管的栅极的正常栅电极。在另一示例中，设置在第一源极/漏极图案150的一侧上的第一栅电极120可以是晶体管的栅极，但是设置在第一源极/漏极图案150的另一侧上的第一栅电极120可以是虚设栅电极。第一栅电极120的以上描述也可以对应于第二栅电极220、第三栅电极320和第四栅电极420。
64.如图3中所示，第一栅极绝缘层130可以沿着第一场绝缘层105的上表面105_us和第一下图案bp1的上表面bp1_us延伸。第一栅极绝缘层130可以围绕每个第一片图案ns1。第一栅极绝缘层130可以沿着第一片图案ns1中的每个的外围设置。
65.如图3中所示，第二栅极绝缘层230可以沿着第一场绝缘层105的上表面105_us和第二下图案bp2的上表面bp2_us延伸。第二栅极绝缘层230可以围绕每个第二片图案ns2。第二栅极绝缘层230可以沿着第二片图案ns2中的每个的外围设置。
66.如图4中所示，第三栅极绝缘层330可以沿着第二场绝缘层106的上表面106_us和第三下图案bp3的上表面bp3_us延伸。第三栅极绝缘层330可以围绕每个第三片图案ns3。第三栅极绝缘层330可以沿着第三片图案ns3中的每个的外围设置。
67.如图4所示，第四栅极绝缘层430可以沿着第二场绝缘层106的上表面106_us和第四下图案bp4的上表面bp4_us延伸。第四栅极绝缘层430可以围绕每个第四片图案ns4。第四栅极绝缘层430可以沿着第四片图案ns4中的每个的外围设置。
68.第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅电极420可以设置在第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅极绝缘层430上。第一栅极绝缘层130可以设置在第一栅电极120与第一有源图案ap1之间、第二栅极绝缘层230可以设置在第二栅电极220与第二有源图案ap2之间、第三栅极绝缘层330可以设置在第三栅电极320与第三有源图案ap3之间并且第四栅极绝缘层430可以设置第四栅电极420与第四有源图案ap4之间。
69.第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅电极420中的每个可以包括氧化硅、氮氧化硅、氮化硅或高介电常数材料，高介电常数材料具有高于氧化硅的介电常数的介电常数。高介电常数材料可以包括氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
70.尽管栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅电极420中的每个被示出为单层，但是这仅是为了便于描述的示例，并且不限于此。第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅电极420中的每个可以包括多个层。例如，第一栅极绝缘层130可以包括设置在第一片图案ns1与第一栅电极120之间的界面层和高介电常数绝缘层。
71.根据实施例的半导体装置可以包括基于负电容器的负电容(nc)fet。根据实施例，第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅电极420中的每个可以包括具有铁电性质的铁电材料层以及具有顺电性质的顺电材料层。
72.铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容比每个单独电容器的电容
减小得多。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有正值并且可以大于每个单独电容的绝对值。
73.当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容值会增大。基于增大的总电容值，具有铁电材料层的晶体管在室温下可以具有小于60mv/十进位(60mv/decade)的亚阈值摆幅(ss)。
74.铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。在这种情况下，例如，氧化铪锆可以是在氧化铪中掺杂有锆(zr)的材料。对于另一示例，氧化铪锆可以是铪(hf)、锆(zr)和氧(o)的化合物。
75.铁电材料层还可以包括掺杂的掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。包括在铁电材料层中的掺杂剂的类型可以根据铁电材料层的铁电材料变化。
76.当铁电材料层包括氧化铪时，包括在铁电材料层中的掺杂剂可以包括钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。
77.当掺杂剂是铝(al)时，铁电材料层可以包括3at％至8at％(原子％)的铝。在这种情况下，掺杂剂的比率可以是铝与铪和铝的之和的比率。
78.当掺杂剂是硅(si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂剂是钇(y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂剂是钆(gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂剂是锆(zr)时，铁电材料层可以包括50at％至80at％的锆。
79.顺电材料层可以具有顺电性质。顺电材料层可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括但不限于氧化铪、氧化锆和氧化铝中的至少一种。
80.铁电材料层和顺电材料层可以包括相同的材料。尽管铁电材料层具有铁电性质，但是顺电材料层可以不具有铁电性质。根据实施例，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪的晶体结构不同于包括在顺电材料层中的氧化铪的晶体结构。
81.铁电材料层可以具有含铁电性质的厚度。铁电材料层的厚度可以是例如0.5nm至10nm，但不限于此。由于表示铁电性质的阈值厚度可以根据每种铁电材料而变化，因此铁电材料层的厚度可以根据铁电材料而变化。
82.根据实施例，第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅极绝缘层430中的每个可以包括一个铁电材料层。对于另一示例，第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅极绝缘层430中的每个可以包括彼此间隔开的多个铁电材料层。第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅极绝缘层430中的每个可以具有其中交替沉积多个铁电材料层和多个顺电材料层的沉积层结构。
83.栅极间结构gs_int可以设置在第一下图案bp1与第一片图案ns1之间以及在第五方向z上彼此相邻的第一片图案ns1之间。栅极间结构gs_int可以包括第一栅电极120和第一栅极绝缘层130，第一栅电极120和第一栅极绝缘层130设置在相邻的第一片图案ns1之间
以及第一下图案bp1与第一片图案ns1之间。尽管未示出，但是栅极间结构gs_int可以设置在第五方向z上彼此相邻的片图案ns2、ns3和ns4之间，以及下图案bp2、bp3和bp4与片图案ns2、ns3和ns4之间。
84.栅极间隔件140可以设置在第一栅电极120的侧壁上。栅极间隔件140可以在第二方向y1上延伸。
85.在图2a中，栅极间隔件140不设置在第一片图案ns1与第一下图案bp1之间及以在第五方向z彼此相邻的第一片图案ns1之间。栅极间隔件140可以仅包括外间隔件。
86.在图2b中，栅极间隔件140可以设置在第一片图案ns1与第一下图案bp1之间以及在第五方向z上彼此相邻的第一片图案ns1之间。栅极间隔件140可以包括外间隔件141和内间隔件142。内间隔件142可以设置在第一片图案ns1与和第一下图案bp1之间以及在第五方向z上彼此相邻的第一片图案ns1之间。内间隔件142可以形成在栅极间结构gs_int的第一栅极绝缘层130上。
87.栅极间隔件140可以包括例如氮化硅(si3n4)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)、氮化硼硅(sibn)、氮化硼氧硅(siobn)、碳氧化硅(sioc)和其组合中的至少一种。
88.图2a和图2b是沿着第一有源图案ap1截取的剖视图。尽管未示出，但是沿着第二有源图案ap2、第三有源图案ap3和第四有源图案ap4截取的图可以与图2a或图2b基本上相同。
89.第一栅极盖图案145可以设置在第一栅电极120的上表面120_us上。第二栅极盖图案245可以设置在第二栅电极220的上表面220_us上。第三栅极盖图案345可以设置在第三栅电极320的上表面320_us上。第四栅极盖图案445可以设置在第四栅电极420的上表面420_us上。
90.图2a和图2b中所示的第一栅极盖图案145仅是示例。第一栅极盖图案145可以设置在栅极间隔件140的上表面上。不同于所示的示例，第一栅极盖图案145可以设置在栅极间隔件140之间。
91.第一栅极盖图案145、第二栅极盖图案245、第三栅极盖图案345和第四栅极盖图案445中的每个可以包括例如氮化硅(si3n4)、氮氧化硅(sion)、氧化硅(sio2)、碳氮化硅(sicn)、碳氮氧化硅(siocn)和其组合中的至少一种。
92.第一源极/漏极图案150可以形成在第一有源图案ap1上。第一源极/漏极图案150可以设置在第一下图案bp1上。第二源极/漏极图案250可以形成在第二有源图案ap2上。第二源极/漏极图案250可以设置在第二下图案bp2上。第三源极/漏极图案350可以形成在第三有源图案ap3上。第三源极/漏极图案350可以设置在第三下图案bp3上。第四源极/漏极图案450可以形成在第四有源图案ap4上。第四源极/漏极图案450可以设置在第四下图案bp4上。
93.图2a和图2b中所示的第一源极/漏极图案150仅是示例。第一源极/漏极图案150可以设置在第一栅电极120的一侧上。第一源极/漏极图案150可以设置在第一栅电极120之间。第一源极/漏极图案150可以设置在第一栅电极120的至少一侧上。根据实施例，如图2a和图2b所示，第一源极/漏极图案150可以设置在第一栅电极120的两侧。然而，根据实施例，第一源极/漏极图案150可以设置在第一栅电极120的一侧上，并且可以不设置在第一栅电极120的另一侧上。
94.第一源极/漏极图案150、第二源极/漏极图案250、第三源极/漏极图案350和第四源极/漏极图案450中的每个可以包括外延图案。第一源极/漏极图案150、第二源极/漏极图案250、第三源极/漏极图案350和第四源极/漏极图案450中的每个可以包括例如半导体材料。
95.第一源极/漏极图案150可以包括在使用第一有源图案ap1例如，第一片图案ns1作为沟道区域的晶体管的源极/漏极中。第二源极/漏极图案250可以包括在使用第二片图案ns2作为沟道区域的晶体管的源极/漏极中。第三源极/漏极图案350可以包括在使用第三有源图案ap3例如，第三片图案ns3作为沟道区域的晶体管的源极/漏极中。第四源极/漏极图案450可以包括在使用第四片图案ns4作为沟道区域的晶体管的源极/漏极中。
96.源极/漏极蚀刻停止层156可以沿着第一场绝缘层105的上表面105_us、第二场绝缘层106的上表面106_us、第一源极/漏极图案150的轮廓、第二源极/漏极图案250的轮廓、第三源极/漏极图案350的轮廓和第四源极/漏极图案450的轮廓设置。
97.源极/漏极蚀刻停止层156可以包括相对于下面将描述的第一层间绝缘层191具有蚀刻选择性的材料。源极/漏极蚀刻停止层156可以包括例如氮化硅(si3n4)、氮氧化硅(sion)、碳氮氧化硅(siocn)、氮化硼硅(sibn)、氮化硼氧硅(siobn)、碳氧化硅(sioc)和其组合中的至少一种。不同于所示的示例，可以不形成源极/漏极蚀刻停止层156。
98.第一层间绝缘层191可以设置在第一场绝缘层105和第二场绝缘层106上。第一层间绝缘层191可以设置在第一源极/漏极图案150、第二源极/漏极图案250、第三源极/漏极图案350和第四源极/漏极图案450上。
99.根据实施例，第一层间绝缘层191不设置在第一栅极盖图案145的上表面、第二栅极盖图案245的上表面、第三栅极盖图案345的上表面和第四栅极盖图案445的上表面上。
100.第一层间绝缘层191可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。根据实施例，低介电常数材料可以包括例如氟化原硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、原硅酸四甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、硼酸三甲甲硅烷酯(tmsb)、二乙酰氧基二叔丁硅氧烷(dadbs)、三甲基硅磷酸酯(tmsp)、聚四氟乙烯(ptfe)、东燃硅氮烷(tonen tosz)、氟硅酸盐玻璃(fsg)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、碳掺杂氧化硅(cdo)、有机硅酸盐玻璃(osg)、silk、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但不限于此。
101.尽管未示出，但是连接到源极/漏极图案150、250、350和450的源极/漏极接触件可以设置在第一层间绝缘层191中。与第一栅电极120、第二栅电极220、第三栅电极320和第四栅电极420连接的栅极接触件可以设置在栅极盖图案145、245、345和445中。
102.第一栅极隔离结构160可以设置在第一场绝缘层105上。第一栅极隔离结构160可以设置在第一有源图案ap1与第二有源图案ap2之间。第一栅极隔离结构160可以将第一栅电极120与第二栅电极220分离。第一栅极隔离结构160可以将第一栅极盖图案145与第二栅极盖图案245分离。
103.第一栅极隔离结构160可以从第一场绝缘层105延伸到第一层间绝缘层191的上表面的水平。在图5中，在第一源极/漏极图案150与第二源极/漏极图案250之间穿过的第一栅极隔离结构160可以设置在第一层间绝缘层191中。
104.第一栅极隔离结构160可以包括下隔离图案160b和上隔离图案160u。上隔离图案
160u可以设置在下隔离图案160b上。上隔离图案160u设置在下隔离图案160b的上表面160b_us上。在根据实施例的半导体装置中，下隔离图案160b的上表面160b_us可以是平坦平面。
105.下隔离图案160b与第一场绝缘层105接触。然而，上隔离图案160u与第一场绝缘层105分离，下隔离图案160b置于上隔离图案160u与第一场绝缘层105之间。上隔离图案160u不延伸到第一场绝缘层105的上表面105_us。
106.下隔离图案160b不突出到第一栅电极120的上表面120_us的水平和第二栅电极220的上表面220_us的水平上方。基于第一下图案bp1的上表面bp1_us，下隔离图案160b的上表面160b_us低于第一栅电极120的上表面120_us和第二栅电极220的上表面220_us。上隔离图案160u突出到第一栅电极120的上表面120_us的水平和第二栅电极220的上表面220_us的水平上方。
107.上隔离图案160u可以延伸到第一栅极盖图案145的上表面的水平和第二栅极盖图案245的上表面的水平。基于第一下图案bp1的上表面bp1_us，上隔离图案160u的上表面160u_us高于第一栅电极120的上表面120_us和第二栅电极220的上表面220_us。
108.第一栅极盖图案145与第二栅极盖图案245不通过下隔离图案160b彼此分离。第一栅极盖图案145与第二栅极盖图案245可以通过上隔离图案160u彼此分离。
109.在根据实施例的半导体装置中，从第一下图案bp1的上表面bp1_us到第一有源图案ap1的上表面ap1_us的高度h1可以与从第一下图案bp1的上表面bp1_us到下隔离图案160b的上表面160b_us的水平的高度h2相同。下隔离图案160b的上表面160b_us可以不突出到第一有源图案ap1的上表面ap1_us的水平和第二有源图案ap2的上表面ap2_us的水平上方。
110.第一栅极隔离结构160的上表面可以是上隔离图案160u的上表面160u_us。下隔离图案160b可以包括在第二方向y1上彼此相对的第一侧壁160b_sw1和第二侧壁160b_sw2。上隔离图案160u可以包括在第二方向y1上彼此相对的第一侧壁160u_sw1和第二侧壁160u_sw2。下隔离图案160b的第一侧壁160b_sw1和上隔离图案160u的第一侧壁160u_sw1面对第一栅电极120。下隔离图案160b的第二侧壁160b_sw2和上隔离图案160u的第二侧壁160u_sw2可以面对第二栅电极220。
111.下隔离图案160b可以包括上区域160b_ur和下区域160b_br。下隔离图案160b的上区域160b_ur可以设置在第一场绝缘层105的上表面105_us上方。下隔离图案160b的上区域160b_ur可以在第一场绝缘层105的上表面105_us上方突出。下隔离图案160b的下区域160b_br可以设置在第一场绝缘层105的上表面105_us下方。下隔离图案160b的下区域160b_br与第一场绝缘层105接触。下隔离图案160b的上区域160b_ur与下隔离图案160b的下区域160b_br之间的边界可以是下隔离图案160b与第一场绝缘层105的上表面105_us接触的虚拟点或虚拟线。
112.在下隔离图案160b的上区域160b_ur的至少一部分中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上增大。在根据实施例的半导体装置中，在下隔离图案160b的上区域160b_ur中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上增大然后减小。根据实施例，下隔离图案160b在第二方向y1上的宽度可以是下隔离图案160b的第一侧壁160b_sw1与下隔离图案160b的第二侧壁
160b_sw2之间的距离。
113.在下隔离图案160b的下区域160b_br的至少一部分中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上减小。在根据实施例的半导体装置中，在下隔离图案160b的下区域160b_br中，下隔离图案160b在第二方向y1上的宽度在从上隔离图案160u向下的方向上减小。
114.下隔离图案160b可以包括第一部分160b_p1和第二部分160b_p2。下隔离图案160b的第二部分160b_p2设置在下隔离图案160b的第一部分160b_p1下方。第一部分160b_p1和第二部分160b_p2可以被在第二方向y1上具有下隔离图案160b的最大宽度的虚拟水平线划分开。
115.下隔离图案160b的第二部分160b_p2与第一场绝缘层105接触。下隔离图案160b的第一部分160b_p1设置在第一场绝缘层105的上表面105_us上方。在根据实施例的半导体装置中，下隔离图案160b的第一部分160b_p1与下隔离图案160b的第二部分160b_p2直接连接。下隔离图案160b的第一部分160b_p1可以包括下隔离图案160b的上表面160b_us。
116.在下隔离图案160b的第一部分160b_p1中，下隔离图案160b在第二方向y1上的宽度w11可以在从上隔离图案160u向下的方向上增大。在下隔离图案160b的第二部分160b_p2中，下隔离图案160b在第二方向y1上的宽度w12可以在从上隔离图案160u向下的方向上减小。
117.下隔离图案160b的上区域160b_ur包括第一部分160b_p1和第二部分160b_p2的一部分。下隔离图案160b的下区域160b_br包括下隔离图案160b的第二部分160b_p2的剩余部分。
118.上隔离图案160u包括在第一栅电极120的上表面120_us的水平和第二栅电极220的上表面220_us的水平上方突出的第一部分160u_p1。在上隔离图案160u的第一部分160u_p1中，上隔离图案160u在第二方向y1上的宽度w21在从下隔离图案160b向上的方向上增大。
119.第二栅极隔离结构360可以设置在第二场绝缘层106上。第二栅极隔离结构360可以设置在第三有源图案ap3与第四有源图案ap4之间。第二栅极隔离结构360可以将第三栅电极320与第四栅电极420彼此分离。第二栅极隔离结构360可以将第三栅极盖图案345与第四栅极盖图案445彼此分离。
120.第二栅极隔离结构360可以从第二场绝缘层106延伸到第一层间绝缘层191的上表面的水平。在图6中，在第三源极/漏极图案350与第四源极/漏极图案450之间穿过的第二栅极隔离结构360可以设置在第一层间绝缘层191中。
121.基于第三下图案bp3的上表面bp3_us，第二栅极隔离结构360的上表面360_us高于第三栅电极320的上表面320_us和第四栅电极420的上表面420_us。第二栅极隔离结构360可以包括在第四方向y2上彼此相对的第一侧壁360_sw1和第二侧壁360_sw2。第二栅极隔离结构360的第一侧壁360_sw1面对第三栅电极320。第二栅极隔离结构360的第二侧壁360_sw2面对第四栅电极420。
122.第二栅极隔离结构360在第四方向y2上的宽度w3在从第二场绝缘层106向上的方向上增大。
123.第一栅极隔离结构160的下隔离图案160b和上隔离图案160u中的每个以及第二栅极隔离结构360可以包括氮化硅(si3n4)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅
(siocn)、碳氧化硅(sioc)和其组合中的至少一种。
124.根据实施例，下隔离图案160b可以包括与上隔离图案160u的材料不同的材料。例如，下隔离图案160b可以包括但不限于含有碳的绝缘材料，并且上隔离图案160u可以包括但不限于氮化硅。对于另一示例，下隔离图案160b可以包括与上隔离图案160u的材料相同的材料。
125.根据实施例，第一栅极隔离结构160的上隔离图案160u可以包括与第二栅极隔离结构360的材料相同的材料。第一栅极隔离结构160的上隔离图案160u和第二栅极隔离结构360可以在同一步骤形成。在这种情况下，“同一步骤”意味着相应的元件通过同一的制造工艺形成。
126.尽管下隔离图案160b被示出为单层，但是这仅仅是为了便于描述，并且不限于此。不同于所示的示例，可以在与上隔离图案160u形成边界的部分中设置氧化层。
127.根据实施例，上隔离图案160u的上表面160u_us在第二方向y1上的宽度160_usw可以与第二栅极隔离结构360的上表面360_us在第四方向y2(见图3和图4)上的宽度360_usw相同。然而，根据实施例，隔离图案160u的上表面160u_us在第二方向y1上的宽度160_usw可以小于第二栅极隔离结构360的上表面360_us在第四方向y2上的宽度360_usw。
128.在根据实施例的半导体装置中，下隔离图案160b的上表面160b_us在第二方向y1上的宽度可以与上隔离图案160u的下表面在第二方向y1上的宽度相同。
129.在根据实施例的半导体装置中，如图3和图7中所示，第一栅极绝缘层130沿着下隔离图案160b的第一侧壁160b_sw1延伸，但不沿着上隔离图案160u的第一侧壁160u_sw1延伸。也如图3和图7中所示，第二栅极绝缘层230沿着下隔离图案160b的第二侧壁160b_sw2延伸，但不沿着上隔离图案160u的第二侧壁160u_sw2延伸。第一栅极绝缘层130和第二栅极绝缘层230不设置在上隔离图案160u的侧壁160u_sw1和160u_sw2上。第三栅极绝缘层330不沿着第二栅极隔离结构360的第一侧壁360_sw1延伸。如图4中所示，第四栅极绝缘层430不沿着第二栅极隔离结构360的第二侧壁360_sw2延伸。
130.如上所述，第一栅极隔离结构160可以具有包括下隔离图案160b和上隔离图案160u的多个结构。第一栅电极120和第二栅电极220通过包括多个隔离图案的第一栅极隔离结构160彼此分离。第二栅极隔离结构360可以具有从第三栅电极320的上表面320_us的水平上方延伸到第二场绝缘层106的上表面106_us的水平下方的单个结构。第三栅电极320和第四栅电极420通过包括一个隔离图案的第二栅极隔离结构360彼此分离。
131.如上所述，如图5中所示，源极/漏极蚀刻停止层156可以沿着下隔离图案160b的第一侧壁160b_sw1和下隔离图案160b的第二侧壁160b_sw2延伸。源极/漏极蚀刻停止层156不沿着上隔离图案160u的第一侧壁160u_sw1和上隔离图案160u的第二侧壁160u_sw2延伸。如图6中所示，源极/漏极蚀刻停止层156不沿着第二栅极隔离结构360的第一侧壁360_sw1和第二栅极隔离结构360的第二侧壁360_sw2延伸。
132.尽管未示出，但是第一源极/漏极图案150和第二源极/漏极图案250中的至少一个可以与下隔离图案160b接触。当第一源极/漏极图案150与下隔离图案160b接触时，源极/漏极蚀刻停止层156不沿着位于第一源极/漏极图案150与下隔离图案160b之间的第一场绝缘层105的上表面105_us设置。此外，气隙可以设置在第一源极/漏极图案150、第一场绝缘层105和下隔离图案160b之间。
133.尽管示出了第一栅极隔离结构160将在第一方向x1上彼此相邻的两个栅电极120与在第一方向x1上彼此相邻的两个栅电极220分离，并且第二栅极隔离结构360将在第三方向x2上彼此相邻的两个栅电极320与在第三方向x2上彼此相邻的两个栅电极420分离，但是这些栅极隔离结构不限于此。不同于所示的示例，第一栅极隔离结构160可以将一个栅电极120与一个栅电极220分离，或者可以将在第一方向x1上彼此相邻的三个或更多个栅电极120与在第一方向x1上彼此相邻的三个或更多个栅电极220分离。类似地，第二栅极隔离结构360可以将一个栅电极320与一个栅电极420分离，或者可以将在第三方向x2上彼此相邻的三个或更多个栅电极320与在第三方向x2上彼此相邻的三个或更多个栅电极420分离。
134.第二层间绝缘层192可以设置在第一层间绝缘层191、第一栅极隔离结构160和第二栅极隔离结构360上。第二层间绝缘层192可以包括例如氧化硅、氮化硅、碳氮化硅、氮氧化硅和低介电常数材料中的至少一种。
135.尽管未示出，但是将连接到源极/漏极图案150、250、350和450以及栅电极120、220、320和420的通孔插塞和/或布线可以设置在第二层间绝缘层192中。
136.图8至图14是示出根据实施例的半导体装置的视图。为了便于描述，以下描述将基于与参照图1至图7进行的描述的不同之处。作为参照，图8至图14分别是示出图3的部分p的放大的视图。
137.参照图8，在根据实施例的半导体装置中，在下隔离图案160b的上区域160b_ur中，下隔离图案160b在第二方向y1上的宽度从上隔离图案160u向下增大。
138.下隔离图案160b的上区域160b_ur不包括下隔离图案160b的第二部分160b_p2。与图7中所示的实施例类似，第一部分160b_p1和第二部分160b_p2可以被在第二方向y1上具有下隔离图案160b的最大宽度的虚拟水平线划分。
139.参照图9，在根据实施例的半导体装置中，在下隔离图案160b的上区域160b_ur中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上增大然后保持恒定。
140.下隔离图案160b还可以包括设置在下隔离图案160b的第二部分160b_p2与下隔离图案160b的第一部分160b_p1之间的第三部分160b_p3。在下隔离图案160b的第三部分160b_p3中，下隔离图案160b在第二方向y1上的宽度w13可以在从上隔离图案160u向下的方向上是恒定的。
141.下隔离图案160b的上区域160b_ur可以包括下隔离图案160b的第一部分160b_p1和下隔离图案160b的第三部分160b_p3。
142.参照图10和图11，在根据实施例的半导体装置中，在下隔离图案160b的下区域160b_br中，下隔离图案160b在第二方向y1上的宽度可以随着其远离上隔离图案160u而增大然后减小。
143.在图10中，在下隔离图案160b的上区域160b_ur中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上增大然后减小。
144.下隔离图案160b还可以包括设置在下隔离图案160b的第二部分160b_p2与下隔离图案160b的第一部分160b_p1之间的第四部分160b_p4和第五部分160b_p5。下隔离图案160b的第四部分160b_p4设置在下隔离图案160b的第一部分160b_p1与下隔离图案160b的第五部分160b_p5之间。
145.在下隔离图案160b的第四部分160b_p4中，下隔离图案160b在第二方向y1上的宽度w14可以在从上隔离图案160u向下的方向上减小。在下隔离图案160b的第五部分160b_p5中，下隔离图案160b在第二方向y1上的宽度w15可以在从上隔离图案160u向下的方向上增大。
146.下隔离图案160b的上区域160b_ur可以包括下隔离图案的第一部分160b_p1和下隔离图案160b的第四部分160b_p4。下隔离图案160b的下区域160b_br可以包括下隔离图案160b的第二部分160b_p2和下隔离图案160b的第五部分160b_p5。
147.在图11中，在下隔离图案160b的上区域160b_ur中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上增大然后保持恒定。
148.下隔离图案160b还可以包括设置在下隔离图案160b的第二部分160b_p2与下隔离图案160b的第一部分160b_p1之间的第三部分160b_p3和第五部分160b_p5。下隔离图案160b的第三部分160b_p3设置在下隔离图案160b的第一部分160b_p1与下隔离图案160b的第五部分160b_p5之间。
149.在下隔离图案160b的第三部分160b_p3中，下隔离图案160b在第二方向y1上的宽度w13可以在从上隔离图案160u向下的方向上恒定。在下隔离图案160b的第五部分160b_p5中，下隔离图案160b在第二方向y1上的宽度w15可以在从上隔离图案160u向下的方向上增大。
150.下隔离图案160b的上区域160b_ur可以包括下隔离图案160b的第一部分160b_p1和下隔离图案160b的第三部分160b_p3。下隔离图案160b的下区域160b_br可以包括下隔离图案160b的第二部分160b_p2和下隔离图案160b的第五部分160b_p5。
151.参照图12，在根据实施例的半导体装置中，在下隔离图案160b的上区域160b_ur中，下隔离图案160b在第二方向y1上的宽度可以在从上隔离图案160u向下的方向上减小然后增大并再次减小。
152.下隔离图案160b还可以包括设置在下隔离图案160b的第一部分160b_p1上的第六部分160b_p6。在下隔离图案160b的第六部分160b_p6中，下隔离图案160b在第二方向y1上的宽度w16可以在从上隔离图案160u向上的方向上增大。
153.下隔离图案160b的上区域160b_ur可以包括下隔离图案160b的第二部分160b_p2的一部分、下隔离图案160b的第一部分160b_p1和下隔离图案160b的第六部分160b_p6。
154.参照图13，在根据实施例的半导体装置中，下隔离图案160b的上表面160b_us可以包括弯曲的表面。
155.例如，下隔离图案160b的上表面160b_us可以包括凹弯曲的表面。
156.参照图14，在根据一些实施例的半导体装置中，下隔离图案160b的上表面160b_us在第二方向y1上的宽度可以大于上隔离图案160u的底表面在第二方向y1上的宽度。
157.第一栅极绝缘层130和/或第二栅极绝缘层230可以沿着下隔离图案160b的上表面160b_us的一部分延伸。
158.图15和图16是示出根据实施例的半导体装置的视图。为了便于描述，以下描述将基于与参照图1至图7进行的描述的不同之处。
159.参照图15和图16，在根据实施例的半导体装置中，上隔离图案160u可以包括第一部分160u_p1和第二部分160u_p2。上隔离图案160u的第二部分160u_p2设置在上隔离图案
160u的第一部分160u_p1下方。
160.在上隔离图案160u的第一部分160u_p1中，上隔离图案160u在第二方向y1上的宽度w21可以在从下隔离图案160b向上的方向上增大。在上隔离图案160u的第二部分160u_p2中，上隔离图案160u在第二方向y1上的宽度w22可以在从下隔离图案160b向上的方向上增大然后减小。
161.上隔离图案160u的第二部分160u_p2可以设置在下隔离图案160b的上表面160b_us上方，并且在第一栅电极120的上表面120_us的水平和第二栅电极220的上表面220_us的水平下方。上隔离图案160u的第二部分160u_p2不包括在第一栅电极120的上表面120_us的水平和第二栅电极220的上表面220_us的水平上方突出的部分。
162.图17至图20是示出根据实施例的半导体装置的视图。为了便于描述，以下描述将基于与参照图1至图7进行的描述的不同之处。
163.参照图17，在根据实施例的半导体装置中，第一栅极隔离结构160可以包括气隙ag。
164.气隙ag可以设置在下隔离图案160b中。下隔离图案160b可以包括气隙ag。
165.参照图18，在根据实施例的半导体装置中，上隔离图案160u和下隔离图案160b可以在竖直方向上不对准。
166.上隔离图案160u可以设置在下隔离图案160b的第二侧壁160b_sw2的一部分上。然而，上隔离图案160u可以不设置在下隔离图案160b的第一侧壁160b_sw1上。
167.参照图19和图20，在根据实施例的半导体装置中，从第一下图案bp1的上表面bp1_us到第一有源图案ap1的上表面ap1_us的高度h1不同于从第一下图案bp1的上表面bp1_us到下隔离图案160b的上表面160b_us的水平的高度h2。
168.在图19中，从第一下图案bp1的上表面bp1_us到第一有源图案ap1的上表面ap1_us的高度h1小于从第一下图案bp1的上表面bp1_us到下隔离图案160b的上表面160b_us的水平的高度h2。
169.在图20中，从第一下图案bp1的上表面bp1_us到第一有源图案ap1的上表面ap1_us的高度h1大于从第一下图案bp1的上表面bp1_us到下隔离图案160b的上表面160b_us的水平的高度h2。
170.图21和图22是示出根据实施例的半导体装置的视图。为了便于描述，以下描述将基于与参照图1至图7进行的描述的不同之处。
171.参照图21和图22，在根据实施例的半导体装置中，第一栅极绝缘层130可以沿着下隔离图案160b的第一侧壁160b_sw1和上隔离图案160u的第一侧壁160u_sw1的一部分延伸。
172.第二栅极绝缘层230可以沿着下隔离图案160b的第二侧壁160b_sw2和上隔离图案160u的第二侧壁160u_sw2的一部分延伸。
173.第一栅极绝缘层130不设置在第一栅极盖图案145与上隔离图案160u之间。第二栅极绝缘层230不设置在第二栅极盖图案245与上隔离图案160u之间。
174.第三栅极绝缘层330可以沿着第二栅极隔离结构360的第一侧壁360_sw1延伸。第四栅极绝缘层430可以沿着第二栅极隔离结构360的第二侧壁360_sw2延伸。
175.第三栅极绝缘层330不设置在第三栅极盖图案345与上隔离图案160u之间。第四栅极绝缘层430不设置在第四栅极盖图案445与上隔离图案160u之间。
176.图23是示出根据实施例的半导体装置的视图。为了便于描述，以下描述将基于与参照图21和图22进行的描述的不同之处。
177.参照图23，在根据实施例的半导体装置中，上隔离图案160u的上表面160u_us可以包括凸形弯曲表面。
178.上隔离图案160u的上表面160u_us的一部分可以被第一栅极盖图案145和第二栅极盖图案245覆盖。
179.尽管未示出，但是第二栅极隔离结构360的上表面(图6的360_us)也可以包括类似于上隔离图案160u的上表面160u_us的凸形弯曲边缘。
180.图24和图25是示出根据实施例的半导体装置的视图。为了便于描述，以下描述将基于与参照图1至图7进行的描述的不同之处。
181.参照图24和图25，在根据实施例的半导体装置中，第一有源图案ap1和第二有源图案ap2中的每个可以是在第一场绝缘层105的上表面105_us上方突出的鳍型图案。
182.在第一场绝缘层105的上表面105_us上方突出的鳍型图案可以用作晶体管的沟道区。
183.尽管未示出，但是作为示例，比第一鳍沟槽ft1深的深沟槽可以设置在第一有源图案ap1与第二有源图案ap2之间。作为另一示例，虚设鳍型图案可以设置在第一有源图案ap1与第二有源图案ap2之间。虚设鳍型图案的高度低于第一有源图案ap1的高度和第二有源图案ap2的高度。第一场绝缘层105可以设置在虚设鳍型图案的上表面上。
184.根据实施例，如图4中所示，设置在第二区域ii中的第三有源图案ap3和第四有源图案ap4可以是包括纳米片或纳米线的有源图案。根据实施例，设置在第二区域ii中的第三有源图案ap3和第四有源图案ap4可以是类似于第一有源图案ap1和第二有源图案ap2的鳍型图案。
185.图26是示出根据实施例的半导体装置的布局图。图27是沿着图26的线f-f截取的剖视图。
186.作为参照，沿着图26的线b-b和c-c截取的剖视图可以与图3、图4、图7至图23和图25中的一个基本上相同。另外，图26中的第一区域i和第二区域ii的描述可以与参照图1至图25的描述基本上相同。因此，以下描述将基于图26的第三区域iii。
187.参照图26和图27，根据实施例的半导体装置可以包括第一有源图案ap1、第二有源图案ap2、第三有源图案ap3、第四有源图案ap4、第五有源图案ap5和第六有源图案ap6、第一栅电极120、第二栅电极220、第三栅电极320、第四栅电极420、第五栅电极520和第六栅电极620以及第一栅极隔离结构160、第二栅极隔离结构360和第三栅极隔离结构560。
188.基底100可以包括第一区域i、第二区域ii和第三区域iii。第一有源图案ap1、第二有源图案ap2、第一栅电极120、第二栅电极220和第一栅极隔离结构160可以设置在第一区域i中。第三有源图案ap3、第四有源图案ap4、第三栅电极320、第四栅电极420和第二栅极隔离结构360可以设置在第二区域ii中。第五有源图案ap5、第六有源图案ap6、第五栅电极520、第六栅电极620和第三栅极隔离结构560可以设置在第三区域iii中。
189.第五有源图案ap5和第六有源图案ap6可以设置在基底100上。第五有源图案ap5和第六有源图案ap6可以分别在第六方向x3上延长。第五有源图案ap5和第六有源图案ap6可以在第七方向y3上彼此间隔开。在此，第六方向x3是与第七方向y3交叉的方向。
190.第五有源图案ap5可以包括第五下图案bp5和多个第五片图案ns5。在根据实施例的半导体装置中，第五有源图案ap5是包括纳米片或纳米线的有源图案，并且第六有源图案ap6可以是鳍型图案。
191.第五下图案bp5和第六有源图案ap6可以分别从基底100突出。第五下图案bp5和第六有源图案ap6可以分别在第六方向x3上延长。第五下图案bp5和第六有源图案ap6可以在第七方向y3上彼此间隔开。第五下图案bp5和第六有源图案ap6可以被在第六方向x3上延伸的第三鳍沟槽ft3彼此间隔开。多个第五片图案ns5可以设置在第五下图案bp5上。第五有源图案ap5的上表面ap5_us可以是第五片图案ns5之中的设置在最上面的部分上的片图案的上表面。第六有源图案ap6的上表面ap6_us可以是鳍型图案的上表面。
192.第五下图案bp5、第五片图案ns5和第六有源图案ap6中的每个可以包括作为元素半导体材料的硅和锗中的至少一种，或者iv-iv族化合物半导体和iii-v族化合物半导体中的至少一种。
193.根据实施例，第五有源图案ap5和第六有源图案ap6可以在第七方向y3上彼此间隔开第三间隔l3。第三间隔l3大于第一间隔l1。第三间隔l3可以是基于第五下图案bp5的上表面bp5_us的第五有源图案ap5与第六有源图案ap6之间的距离。
194.第三场绝缘层107可以形成在基底100上。第三场绝缘层107可以填充第三鳍沟槽ft3的至少一部分。
195.第五栅电极520可以设置在第五有源图案ap5上。第五栅电极520可以在第七方向y3上延伸以与第五有源图案ap5交叉。第五栅电极520可以与第五下图案bp5交叉。第五栅电极520可以围绕每个第五片图案ns5。
196.第六栅电极620可以设置在第六有源图案ap6上。第六栅电极620可以在第七方向y3上延伸以与第六有源图案ap6交叉。第六栅电极620可以在第七方向y3上与第五栅电极520间隔开。第六栅电极620可以与第五栅电极520分离。
197.第五栅电极520和第六栅电极620中的每个可以包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
198.第五栅极绝缘层530可以沿着第三场绝缘层的上表面107_us和第五下图案bp5的上表面bp5_us延伸。第五栅极绝缘层530可以围绕每个第五片图案ns5。
199.第六栅极绝缘层630可以沿着第三场绝缘层的上表面107_us延伸。第六栅极绝缘层630可以沿着第六有源图案ap6的在第三场绝缘层的上表面107_us的水平上方突出的轮廓延伸。
200.第五栅极绝缘层530和第六栅极绝缘层630中的每个可以包括氧化硅、氮氧化硅、氮化硅或介电常数高于氧化硅的介电常数的高介电常数材料。
201.第五栅极盖图案545可以设置在第五栅电极520的上表面520_us上。第六栅极盖图案645可以设置在第六栅电极620的上表面620_us上。
202.第三栅极隔离结构560可以设置在第三场绝缘层107上。第三栅极隔离结构560可以设置在第五有源图案ap5与第六有源图案ap6之间。第三栅极隔离结构560可以将第五栅电极520与第六栅电极620彼此分离。第三栅极隔离结构560可以将第五栅极盖图案545与第六栅极盖图案645彼此分离。
203.第三栅极隔离结构560可以从第三场绝缘层107延伸到第一层间绝缘层191的上表
面的水平。
204.基于第五下图案bp5的上表面bp5_us，第三栅极隔离结构560的上表面560_us高于第五栅电极520的上表面520_us和第六栅电极620的上表面620_us。第三栅极隔离结构560可以包括在第七方向y3上彼此相对的第一侧壁560_sw1和第二侧壁560_sw2。第三栅极隔离结构560的第一侧壁560u_sw1面对第五栅电极520。第三栅极隔离结构560的第二侧壁560u_sw2面对第六栅电极620。
205.第三栅极隔离结构560在第七方向y3上的宽度w4在从第三场绝缘层107向上的方向上增大。
206.第三栅极隔离结构560在与第二栅极隔离结构360的步骤相同的步骤中形成。
207.图28至图47是示出用于描述根据实施例的制造半导体装置的方法的中间步骤的视图。例如，图29是沿着图28的线b-b截取的剖视图，并且图30是沿着图28的线c-c截取的剖视图。
208.参照图28至图30，在基底100的第一区域i中形成在第一方向x1上延伸的第一预有源图案pap1和第二预有源图案pap2。第一预有源图案pap1和第二预有源图案pap2可以在第二方向y1上彼此间隔开。
209.第一预有源图案pap1和第二预有源图案pap2可以在第二方向y1上彼此间隔开第一间隔l1。
210.在基底100的第二区域ii中形成在第三方向x2上延伸的第三预有源图案pap3和第四预有源图案pap4。第三预有源图案pap3和第四预有源图案pap4可以在第四方向y2上彼此间隔开。
211.第三预有源图案pap3和第四预有源图案pap4可以在第四方向y2上彼此间隔开第二间隔l2。
212.第一预有源图案pap1、第二预有源图案pap2、第三预有源图案pap3和第四预有源图案pap4可以包括在第五方向z上交替沉积的多个牺牲层sc_p和多个有源层act_p。有源层act_p可以通过工艺变成片图案ns1、ns2、ns3和ns4。
213.随后，在第一预有源图案pap1与第二预有源图案pap2之间的基底100上形成第一场绝缘层105。在第三预有源图案pap3与第四预有源图案pap4之间的基底100上形成第二场绝缘层106。第一预有源图案pap1的一部分和第二预有源图案pap2的一部分可以在第一场绝缘层105的上表面的水平上方突出。第三预有源图案pap3的一部分和第四预有源图案pap4的一部分可以在第二场绝缘层106的上表面的水平上方突出。例如，交替沉积的牺牲层sc_p和有源层act_p可以在第一场绝缘层105和第二场绝缘层106的上表面的水平上方突出。
214.随后，可以在第一预有源图案pap1、第二预有源图案pap2、第三预有源图案pap3和第四预有源图案pap4上顺序地形成虚设绝缘层130pp和半导体衬垫121。虚设绝缘层130pp可以包括例如氧化硅，但不限于此。半导体衬垫121可以包括例如多晶硅，但不限于此。
215.可以沿着第一预有源图案pap1的所述一部分的轮廓和第二预有源图案pap2的所述一部分的轮廓以及第一场绝缘层105的上表面形成虚设绝缘层130pp和半导体衬垫121，第一预有源图案pap1的所述一部分和第二预有源图案pap2的所述一部分在第一场绝缘层105的上表面的水平上方突出。可以沿着第三预有源图案pap3的所述一部分的轮廓和第四
预有源图案pap4的所述一部分的轮廓以及第二场绝缘层106的上表面形成虚设绝缘层130pp和半导体衬垫121，第三预有源图案pap3的所述一部分和第四预有源图案pap4的所述一部分在第二场绝缘层106的上表面的水平上方突出。
216.参照图31和图32，可以在半导体衬垫121上形成掩模图案mask_1、mask_2和mask_3。
217.掩模图案mask_1、mask_2和mask_3可以包括悬垂结构oh_s。例如，可以在第一预有源图案pap1、第二预有源图案pap2、第三预有源图案pap3和第四预有源图案pap4的上表面上形成第一掩模图案mask_1。第一掩模图案mask_1可以包括悬垂结构oh_s。可以在第一预有源图案pap1和第二预有源图案pap2之间的第一场绝缘层105上形成第二掩模图案mask_2。可以在第三预有源图案pap3和第四预有源图案pap4之间的第二场绝缘层106上形成第三掩模图案mask_3。
218.可以使用台阶覆盖不佳的沉积方法来形成掩模图案mask_1、mask_2和mask_3。例如，可以使用等离子体增强化学气相沉积(pe-cvd)来形成掩模图案mask_1、mask_2和mask_3，但不限于此。例如，掩模图案mask_1、mask_2和mask_3可以包括但不限于氮化硅。
219.第一掩模图案mask_1示出为与第二掩模图案mask_2分离，但不限于此。第一掩模图案mask_1示出为与第三掩模图案mask_3分离，但不限于此。
220.第一掩模图案mask_1的厚度t11大于第二掩模图案mask_2的厚度t12。第二掩模图案mask_2的厚度t12小于第三掩模图案mask_3的厚度t13。由于第一间隔l1小于第二间隔l2，因此会由于负载效应而发生第二掩模图案mask_2和第三掩模图案mask_3之间的厚度差。
221.参照图33，可以使用第一掩模图案mask_1作为掩模去除第一场绝缘层105的上表面上的半导体衬垫121。可以在去除半导体衬垫121的同时去除第一场绝缘层105的一部分。
222.结果，可以在第一预有源图案pap1与第二预有源图案pap2之间形成下隔离空间160_sp。
223.更详细地，可以使用第一掩模图案mask_1作为掩模来去除第二掩模图案mask_2。随后，可以去除半导体衬垫121的一部分、虚设绝缘层130pp的一部分以及第一场绝缘层105的一部分。
224.在形成下隔离空间160_sp的同时，可以去除半导体衬垫121的在第一预有源图案pap1的侧壁和第二预有源图案pap2的侧壁上的一部分，但本公开的技术精神不限于此。
225.为了限定其中形成下隔离空间160_sp的区域，可以在掩模图案mask_1、mask_2和mask_3上形成附加掩模层，但不限于此。
226.可以在形成下隔离空间160_sp的同时，去除第一掩模图案mask_1的一部分。
227.参照图34，在形成下隔离空间160_sp之后，可以去除掩模图案mask_1、mask_2和mask_3。
228.参照图35和图36，可以在半导体衬垫121上形成下隔离图案层160p。
229.下隔离图案层160p可以填充下隔离空间160_sp。下隔离图案层160p也可以形成在第一预有源图案pap1、第二预有源图案pap2、第三预有源图案pap3和第四预有源图案pap4的上表面上。
230.参照图37，可以去除下隔离图案层160p的一部分以形成用于填充下隔离空间160_
sp的下隔离图案160b。
231.可以例如通过湿法蚀刻工艺去除下隔离图案层160p的一部分。
232.在形成下隔离图案160b的同时，去除设置在第二区域ii中的下隔离图案层160p。
233.参照图38和图39，可以在半导体衬垫121和下隔离图案160b上形成模制半导体层122。
234.模制半导体层122可以包括例如多晶硅。
235.参照图40和图41，可以将半导体衬垫121和模制半导体层122图案化以形成与第一预有源图案pap1、第二预有源图案pap2、第三预有源图案pap3和第四预有源图案pap4交叉的模制栅电极120p。模制栅电极120p形成在下隔离图案160b上。
236.可以将虚设绝缘层130pp图案化以形成与第一预有源图案pap1、第二预有源图案pap2、第三预有源图案pap3和第四预有源图案pap4交叉的虚设栅极绝缘层130p。
237.参照图42和图43，可以去除模制栅电极120p和虚设栅极绝缘层130p。
238.随后，可以去除牺牲层sc_p以形成第一片图案ns1、第二片图案ns2、第三片图案ns3和第四片图案ns4。结果，可以形成第一有源图案ap1、第二有源图案ap2、第三有源图案ap3和第四有源图案ap4。
239.参照图44和图45，可以沿着第一片图案ns1的外周、第二片图案ns2的外周以及下隔离图案160b的侧壁和上表面形成第一连接栅极绝缘层130a。
240.可以在第一连接栅极绝缘层130a上形成与第一有源图案ap1和第二有源图案ap2交叉的第一连接栅电极120a。可以在第一连接栅电极120a上形成第一连接栅极盖图案145a。
241.可以沿着第三片图案ns3的外周和第四片图案ns4的外周形成第二连接栅极绝缘层330a。
242.可以在第二连接栅极绝缘层330a上形成与第三有源图案ap3和第四有源图案ap4交叉的第二连接栅电极320a。可以在第二连接栅电极320a上形成第二连接栅极盖图案345a。
243.参照图46和图47，在下隔离图案160b上形成上隔离图案160u。在第二场绝缘层106上形成第二栅极隔离结构360。
244.上隔离图案160u将第一连接栅极盖图案145a、第一连接栅电极120a和第一连接栅极绝缘层130a彼此分离。结果，形成第一栅电极120、第二栅电极220、第一栅极绝缘层130、第二栅极绝缘层230、第一栅极盖图案145和第二栅极盖图案245。
245.第二栅极隔离结构360将第二连接栅极盖图案345a、第二连接栅电极320a和第二连接栅极绝缘层330a彼此分离。结果，形成第三栅电极320、第四栅电极420、第三栅极绝缘层330、第四栅极绝缘层430、第三栅极盖图案345和第四栅极盖图案445。
246.同时地形成上隔离图案160u和第二栅极隔离结构360。例如，可以形成用于将第一连接栅极盖图案145a、第一连接栅电极120a和第一连接栅极绝缘层130a彼此分离的第一隔离沟槽。另外，可以形成用于将第二连接栅极盖图案345a、第二连接栅电极320a和第二连接栅极绝缘层330a彼此分离的第二隔离沟槽。在第一隔离沟槽和第二隔离沟槽中填充绝缘材料以形成上隔离图案160u和第二栅极隔离结构360。
247.图48和图49是示出用于描述根据实施例的制造半导体装置的方法的中间步骤的
视图。参照图21至图23描述的半导体装置可以通过图48和图49的中间步骤形成。
248.作为参照，图48和图49可以是在图40和图41之后执行的工艺。
249.参照图48和图49，可以在下隔离图案160b上形成穿过模制栅电极120p的上隔离图案160u。
250.可以在第二场绝缘层106上形成穿过模制栅电极120p的第二栅极隔离结构360。
251.随后，可以通过参照图42至图45描述的工艺形成第一栅电极120、第二栅电极220、第三栅电极320和第四栅电极420、第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和和第四栅极绝缘层430以及第一栅极盖图案145、第二栅极盖图案245、第三栅极盖图案345和第四栅极盖图案445。
252.在总结具体实施方式时，本领域技术人员将理解的是，在基本上不脱离本发明构思的原理的情况下，可以对上述实施例进行许多变化和修改。因此，所公开的实施例仅在一般性和描述性的含义上使用，而不是为了限制的目的。