一种半导体结构及其制造方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。


背景技术：

2.随着集成电路的特征尺寸不断缩小，器件互连密度不断提高，传统的二维封装已经不能满足业界的需求。基于硅通孔(through silicon via，tsv)互连技术的垂直互连叠层封装方式，以其短距离互连和高密度集成的优势，逐渐引领了封装技术发展的趋势。
3.然而，现有的硅通孔在受热膨胀后容易向衬底外突出，影响衬底的平整度。


技术实现要素：

4.有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种半导体结构及其制造方法。
5.为达到上述目的，本发明的技术方案是这样实现的：
6.本发明实施例提供了一种半导体结构，包括：
7.衬底以及位于所述衬底内的通孔；
8.导电柱，位于所述通孔内，所述导电柱中具有从所述导电柱的上表面往内部延伸的凹槽；
9.芯层，位于所述凹槽内；其中，所述芯层的杨氏模量小于所述导电柱的杨氏模量。
10.上述方案中，所述芯层的材料包括多晶硅。
11.上述方案中，所述导电柱沿垂直所述衬底的方向延伸，所述芯层的延伸方向与所述导电柱的延伸方向相同，且所述芯层位于所述导电柱的中轴线上。
12.上述方案中，所述芯层为圆形柱，所述圆形柱的直径在至之间；或，所述芯层为矩形柱，所述矩形柱的边长在至之间。
13.上述方案中，所述半导体结构还包括位于所述衬底和所述导电柱之间的至少一层缓冲层，所述缓冲层的杨氏模量小于所述衬底的杨氏模量。
14.上述方案中，所述缓冲层的数量在1至3之间，且所述缓冲层中的每一层的厚度在至之间。
15.上述方案中，所述缓冲层的材料与所述芯层的材料相同。
16.上述方案中，所述缓冲层的数量为多层；所述半导体结构还包括：第一绝缘层，所述第一绝缘层位于多层所述缓冲层的任意相邻的两层之间。
17.上述方案中，所述半导体结构还包括：设置于所述通孔内的第二绝缘层；其中，所述第二绝缘层位于所述衬底与所述缓冲层之间。
18.上述方案中，所述第二绝缘层的厚度为至
19.上述方案中，所述半导体结构还包括：设置于所述通孔内的阻挡层，所述阻挡层位于所述缓冲层与所述导电柱之间。
20.上述方案中，所述阻挡层的材料包括钽或钛中的至少一种。
21.本发明实施例还提供了一种半导体结构的制造方法，包括：
22.提供衬底，对所述衬底执行刻蚀工艺，以在所述衬底内形成通孔；
23.在所述通孔内形成具有凹槽的导电柱，所述凹槽从所述导电柱的上表面延伸到所述导电柱的内部；
24.在所述凹槽内形成芯层；其中，所述芯层的杨氏模量小于所述导电柱的杨氏模量。
25.上述方案中，所述衬底包括有源面以及与所述有源面相对的背面；
26.对所述衬底执行刻蚀工艺，以在所述衬底内形成通孔，包括：
27.从所述有源面向所述衬底内部刻蚀，形成未穿透所述衬底的所述通孔；
28.在所述导电柱内形成芯层之后，所述方法还包括：
29.从所述背面开始，对所述衬底执行减薄工艺至露出所述导电柱。
30.上述方案中，所述衬底包括有源面和与所述有源面相对的背面，所述有源面上设置有金属焊盘；
31.对所述衬底执行刻蚀工艺，以在所述衬底内形成通孔，包括：
32.从所述背面刻蚀所述衬底，形成穿透所述衬底的所述通孔，所述通孔暴露所述金属焊盘。
33.上述方案中，在所述通孔内形成导电柱之前，所述方法还包括：
34.在所述衬底与所述导电柱之间形成至少一层缓冲层，所述缓冲层的杨氏模量小于所述衬底的杨氏模量。
35.上述方案中，所述缓冲层的数量为多层；所述方法还包括：
36.在多层所述缓冲层的任意相邻的两层之间形成第一绝缘层；
37.在所述衬底与所述缓冲层之间形成第二绝缘层。
38.上述方案中，在所述衬底与所述导电柱之间形成至少一层缓冲层之后，还包括：在所述缓冲层与所述导电柱之间形成阻挡层。
39.上述方案中，在所述通孔内形成具有凹槽的导电柱，包括：
40.在所述通孔内沉积导电材料，控制所述导电材料的沉积时间，使所述导电材料未完全填充所述通孔，得到所述具有凹槽的导电柱。
41.上述方案中，在所述通孔内形成具有凹槽的导电柱，包括：
42.在所述通孔内沉积导电材料，所述导电材料完全填充所述通孔；
43.通过刻蚀去除部分导电材料，得到所述具有凹槽的导电柱。
44.本发明实施例提供的半导体结构及其制造方法，其中，所述半导体结构包括：衬底以及位于所述衬底内的通孔；导电柱，位于所述通孔内，所述导电柱具有从上表面往内部延伸的凹槽；芯层，位于所述凹槽内；其中，所述芯层的杨氏模量小于所述导电柱的杨氏模量。如此，所述芯层可以缓解所述导电柱在受热膨胀时产生的应力，从而可以降低所述导电柱在受热时向外突出的程度，提高所述衬底的平整度。
45.本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
46.图1为相关技术中提供的半导体结构的示意图；
47.图2a为本发明实施例提供的半导体结构的示意图；
48.图2b为本发明另一实施例提供的半导体结构的示意图；
49.图3为本发明实施例提供的半导体结构的制造方法的流程框图；
50.图4a-4e为本发明实施例提供的半导体结构的制造方法的工艺流程图；
51.图5a-5c为本发明另一实施例提供的半导体结构的制造方法的工艺流程图。
具体实施方式
52.下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
53.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
54.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
55.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
56.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
57.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、
元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
58.基于硅通孔(through silicon via，tsv)互连技术的垂直互连叠层封装方式，是将两个或两个以上的半导体芯片堆叠在一起，并通过硅通孔来实现半导体芯片之间的信号传输。
59.图1为相关技术中提供的半导体结构的示意图，如图所示，所述半导体结构包括衬底10以及位于所述衬底10内的通孔11；绝缘层12，覆盖所述通孔11的侧壁；导电柱13，形成在所述通孔11内，且与所述衬底10通过所述绝缘层12隔离；重分布层14，形成在所述衬底10的一侧；金属焊盘15，形成在所述重分布层14内，且与所述导电柱13电连接。所述半导体结构在与其他结构键合时，所述导电柱13可以在所述半导体结构和所述其他结构之间提供垂直互连。
60.然而，在所述半导体结构与其他结构键合时，会对所述半导体结构进行加热，在此过程中，所述导电柱13受热发生膨胀，所述膨胀会对周围环境产生较大的应力，所述应力反作用于所述导电柱13，最终使所述导电柱13从所述衬底10向外突出，降低了所述衬底10的平整度，使所述半导体结构的性能存在劣化的可能。
61.基于此，提出了本发明实施例的以下技术方案：
62.本发明实施例提供了一种半导体结构，包括：衬底以及位于所述衬底内的通孔；导电柱，位于所述通孔内，所述导电柱中具有从所述导电柱的上表面往内部延伸的凹槽；芯层，位于所述凹槽内；其中，所述芯层的杨氏模量小于所述导电柱的杨氏模量。
63.如此，所述芯层可以缓解所述导电柱在受热膨胀时产生的应力，从而可以降低所述导电柱在受热时向外突出的程度，提高所述衬底的平整度，提高所述半导体结构的整体性能。
64.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。
65.图2a为本发明实施例提供的半导体结构的示意图。如图所示，所述半导体结构包括衬底20以及位于所述衬底20内的通孔21；导电柱23，位于所述通孔21内，所述导电柱23中具有从所述导电柱23的上表面往内部延伸的凹槽t；芯层26，位于所述凹槽t内；其中，所述芯层26的杨氏模量小于所述导电柱23的杨氏模量。
66.在一些实施例中，所述衬底可以是硅衬底。在一些其他的实施例中，所述衬底可包括其他半导体元素，例如：锗；或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；或其他半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、及/或磷砷化铟镓，或其组合。在优选的实施例中，所述衬底的厚度在40-70μm之间。
67.所述衬底20包括有源面s以及与所述有源面s相对的背面，在靠近所述有源面s的衬底20内设置有器件。在一实施例中，所述器件可以为存储器，如动态随机存取存储器(dram)；但不限于此，在其他的实施例中，所述器件可以为逻辑芯片等。
68.在一实施例中，在所述衬底20的所述有源面s上设置有重分布层24，所述重分布层24内设置有一金属焊盘25，所述金属焊盘25位于所述导电柱23的一端，且与所述导电柱23
电连接。在实际工艺中，所述通孔21是从所述衬底20的有源面s向背面刻蚀而成，所述重分布层24是在所述芯层26形成之后形成的。
69.在一实施例中，所述通孔21的开口的形状可以是圆形。但不限于此，在其他实施例中，所述通孔21的开口的形状还可以是椭圆形、多边形等。
70.所述导电柱23沿垂直所述衬底20的方向延伸，所述导电柱23的材料包括铜或钨中的至少一种。在一些实施例中，所述导电柱23的宽度在2-10μm之间，深度在5-100μm之间。
71.在一实施例中，所述芯层26的延伸方向与所述导电柱23的延伸方向相同，且所述芯层26位于所述导电柱23的中轴线上。如此，所述芯层26能够更加均匀的缓解所述导电柱23在受热膨胀时产生的应力。在一具体的实施例中，所述芯层26的材料包括多晶硅。但不限于此，任何杨氏模量符合上述要求的材料都可以作为本发明实施例中的芯层26使用。
72.在一实施例中，所述芯层26从所述导电柱23的上表面延伸到所述导电柱23内但未穿透所述导电柱23的底部，如图2a所示。但不限于此，在其他实施例中，所述芯层26从所述导电柱23的上表面延伸到所述导电柱23的底表面，即穿透所述导电柱23。
73.在一实施例中，所述芯层26为圆形柱，所述圆形柱的直径在至之间。但不限于此，在其他实施例中，所述芯层26还可以为矩形柱，所述矩形柱的边长在至之间。
74.在一实施例中，所述半导体结构还包括位于所述衬底20和所述导电柱23之间的至少一层缓冲层27，所述缓冲层27的杨氏模量小于所述衬底20的杨氏模量。所述缓冲层27能够有效释放所述导电柱23受热膨胀时对所述衬底20产生的应力作用，进而减小所述衬底20中的应力对分布在所述通孔21周围的器件性能的影响。
75.在一实施例中，所述缓冲层27的材料与所述芯层26的材料相同。但不限于此，任何满足上述杨氏模量的材料都可以作为本发明实施例的缓冲层27使用。
76.图2a中所示的半导体结构中的缓冲层27的数量为2，即缓冲层27a、缓冲层27b。但不限于此，在其他实施例中，所述缓冲层27的数量还可以为其他数值。可以理解的是，所述缓冲层27的层数越多，其能够起到的应力释放的作用就越大；但是，层数过多会导致工艺的复杂度增加，从而所述缓冲层27的层数也不宜过多。在一些具体的实施例中，所述缓冲层27的数量在1-3之间，所述缓冲层27的每一层的厚度在至之间。
77.在一些实施例中，所述缓冲层27的数量为多层；所述半导体结构还包括：第一绝缘层28，所述第一绝缘层28位于所述多层所述缓冲层27的任意相邻的两层之间，所述第一绝缘层28用于隔离相邻的所述缓冲层27，以提高所述缓冲层27的应力释放效果。所述第一绝缘层28的材料包括但不限于氧化物。
78.在一实施例中，所述半导体结构还包括：设置于所述通孔21内的第二绝缘层22；其中，所述第二绝缘层22位于所述衬底20与所述缓冲层27之间。所述第二绝缘层22用于电隔离所述衬底20与所述通孔21内的任何导电材料，同时防止所述导电材料迁移到所述衬底20中。所述第二绝缘层22包括但不限于氧化物。所述第二绝缘层22的厚度为至
79.在一实施例中，所述半导体结构还包括：设置于所述通孔21内的阻挡层29，所述阻
挡层29位于所述缓冲层27与所述导电柱23之间，所述阻挡层29覆盖所述导电柱23的外壁。所述阻挡层29用于阻挡所述导电柱23中的导电材料迁移到所述衬底20中。所述阻挡层29的材料包括钽或钛中的至少一种。
80.可以理解的是，所述通孔21的周围的预设区域内通常被设置为禁区(keep out zone，koz)31，所述禁区31内不形成诸如晶体管之类的半导体器件。在所述衬底20中设置所述禁区31的目的是防止分布在所述通孔21附近的半导体器件受到所述衬底20中应力的不利影响。本发明实施例通过在所述通孔21内设置所述芯层26和所述缓冲层27，能够有效缓解所述衬底20中的应力，因此能够有效减小所述禁区31的面积，提高所述衬底20的利用率。
81.图2a示出的通孔21是从所述衬底20的有源面s向背面刻蚀而成。在本发明的其他实施例中，所述通孔21也可以从所述衬底20的背面向有源面s刻蚀而成，如图2b所示。在该实施例中，在形成所述通孔21之前，先在衬底20的有源面s上形成重分布层24；接着，从所述衬底20的背面向所述有源面s刻蚀形成通孔21；然后，再在所述通孔21内依次形成第二绝缘层22、缓冲层27b、第一绝缘层28、缓冲层27a、阻挡层29、导电柱23、芯层26，上述各层在前述实施例均已介绍，此处不再赘述。
82.本发明实施例还提供了一种半导体结构的制造方法，如图3所示，所述方法包括以下步骤：
83.步骤301、提供衬底，对所述衬底执行刻蚀工艺，以在所述衬底内形成通孔；
84.步骤302、在所述通孔内形成具有凹槽的导电柱，所述凹槽从所述导电柱的上表面延伸到所述导电柱的内部；
85.步骤303、在所述凹槽内形成芯层；其中，所述芯层的杨氏模量小于所述导电柱的杨氏模量。
86.下面，结合图4a-4e、图5a-5c对本发明实施例的半导体结构的制造方法再做进一步详细的说明。
87.首先，执行步骤301，提供衬底20，对所述衬底20执行刻蚀工艺，以在所述衬底20内形成通孔21，如图4a所示。
88.所述衬底可以是硅衬底。在一些其他的实施例中，所述衬底可包括其他半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟，或其他半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、及/或磷砷化铟镓，或其组合。在优选的实施例中，所述衬底的厚度为40-70μm。
89.所述衬底20包括有源面s以及与所述有源面s相对的背面，在靠近所述有源面s的所述衬底20内设置有器件。在一实施例中，所述器件可以为存储器，如动态随机存取存储器(dram)。但不限于此，在其他实施例中，所述器件可以为逻辑芯片等。
90.请参阅图4a，在一实施例中，对所述衬底20执行刻蚀工艺以形成所述通孔21，包括：
91.在所述衬底20的所述有源面s上形成一图案化的掩模(图中未示出)，以所述图案化的掩模为刻蚀掩模对所述衬底20执行刻蚀工艺，从所述有源面s向所述衬底20内部刻蚀，形成未穿透所述衬底20的所述通孔21。
92.在一些实施例中，所述通孔21的开口的形状可以是圆形。但不限于此，在其他实施例中，所述通孔21的开口的形状可以是椭圆形、多边形等。
93.接下来，执行步骤302，在所述通孔21内形成具有凹槽t的导电柱23，所述凹槽t从所述导电柱23的上表面延伸到所述导电柱23的内部，如图4b-4c所示。
94.在一实施例中，在所述通孔21内形成所述导电柱23之前，所述方法还包括：在所述衬底20与所述导电柱23之间形成至少一层缓冲层27，如图4b所示。所述缓冲层27的杨氏模量小于所述衬底20的杨氏模量，能够有效释放所述导电柱23受热膨胀时对所述衬底20产生的应力作用，进而减小所述衬底20中的应力对分布在所述通孔21周围的器件性能的影响。
95.所述缓冲层的层数为一层或多层；可以理解的是，所述缓冲层的层数越多，其能够起到的应力释放的作用就越大；但是，层数过多会导致工艺的复杂度增加，从而所述缓冲层的层数也不宜过多。在一些具体的实施例中，所述缓冲层的数量在1-3之间，所述缓冲层的每一层的厚度在至之间。
96.在一实施例中，所述缓冲层的材料包括多晶硅。但不限于此，任何满足上述杨氏模量的材料都可以作为本发明实施例的缓冲层使用。
97.在一实施例中，所述缓冲层27的数量为多层，如缓冲层27a、缓冲层27b；所述方法还包括：在多层所述缓冲层27的任意相邻的两层之间形成第一绝缘层28，如图4b所示。所述第一绝缘层28用于隔离相邻的所述缓冲层27，以提高所述缓冲层27的应力释放的效果。所述第一绝缘层28的材料包括但不限于氧化物。
98.在一实施例中，在所述衬底20与所述导电柱23之间形成至少一层缓冲层27之前，还包括：在所述衬底20与所述缓冲层27之间形成第二绝缘层22，如图4b所示。所述第二绝缘层22用于电隔离所述衬底20与所述通孔21内的任何导电材料，同时防止所述导电材料迁移到所述衬底20中。所述第二绝缘层22的材料包括但不限于氧化物。所述第二绝缘层22的厚度为至
99.在一实施例中，在所述衬底20与所述导电柱23之间形成至少一层缓冲层27之后，还包括：在所述缓冲层27与所述导电柱23之间形成阻挡层29，如图4b所示。所述阻挡层29用于阻挡所述导电柱23中的导电材料迁移到所述衬底20中。所述阻挡层29的材料包括钽或钛中的至少一种。
100.继续参见图4b，在一具体的实施例中，所述第二绝缘层22、所述缓冲层27b、所述第一绝缘层28、所述缓冲层27a以及所述阻挡层29依次形成于所述通孔21的侧壁及底表面上。上述各层使用一种或多种薄膜沉积工艺形成；具体地，各层结构的形成工艺包括但不限于化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺、原子层沉积(ald)工艺或其组合。
101.在一实施例中，在所述通孔21内形成具有所述凹槽t的所述导电柱23，包括：在所述通孔21内沉积导电材料，控制所述导电材料的沉积时间，使所述导电材料未完全填充所述通孔21，得到所述具有凹槽t的导电柱23。
102.在一实施例中，在所述通孔21内形成具有所述凹槽t的所述导电柱23，包括：在所述通孔21内沉积导电材料，所述导电材料完全填充所述通孔21；通过刻蚀去除部分导电材料，得到所述具有凹槽t的导电柱23。
103.在一具体实施例中，所述导电材料通过物理气相沉积(pvd)工艺或化学气相沉积(cvd)工艺来形成。但不限于此，在其他实施例中，所述导电材料也可以通过电镀的方式形
成。
104.所述导电柱23沿垂直所述衬底20的方向延伸，所述导电柱23的材料包括铜或钨中的至少一种。在一些实施例中，所述导电柱23的宽度为2-10μm，深度为5-100μm。
105.在一实施例中，所述凹槽t从所述导电柱23的上表面延伸到所述导电柱23内但未穿透所述导电柱23的底部。但不限于此，在其他实施例中，所述凹槽t从所述导电柱23的上表面延伸到所述导电柱23的底表面，即穿透所述导电柱23。
106.接着，执行步骤303，在所述凹槽t内形成芯层26，请参阅图4d；其中，所述芯层26的杨氏模量小于所述导电柱23的杨氏模量。
107.所述芯层26完全填充所述凹槽t。所述芯层26的形成工艺包括但不限于化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺、原子层沉积(ald)工艺或其组合。
108.在一些实施例中，所述芯层26为圆形柱，所述圆形柱的直径在至之间。但不限于此，在其他实施例中，所述芯层26还可以为矩形柱，所述矩形柱的边长在至之间。所述芯层26的材料包括多晶硅。但不限于此，任何杨氏模量符合上述要求的材料都可以作为本发明实施例中的芯层26使用。
109.在一实施例中，所述芯层26的延伸方向与所述导电柱23的延伸方向相同，且所述芯层26位于所述导电柱23的中轴线上。如此，所述芯层26能够更加均匀的缓解所述导电柱23在受热膨胀时产生的应力。
110.请参阅图4e，在一实施例中，在所述导电柱23内形成芯层26之后，所述方法还包括：在所述有源面s上形成重分布层24，所述重分布层24内设置有金属焊盘25，所述金属焊盘25沉积在所述有源面s上，且与所述导电柱23电连接。
111.在一实施例中，在所述导电柱23内形成芯层26之后，所述方法还包括：从与所述有源面s相对的背面开始，对所述衬底20执行减薄工艺至露出所述导电柱23，最终形成的半导体结构如图2a所示。
112.图4a至图4e示出的通孔21是从衬底20的有源面s向背面刻蚀而成。在本发明的另一实施例中，所述通孔21也可以从所述衬底20的背面向有源面s刻蚀形成，如图5a-5c所示。
113.参见图5a，对所述衬底20执行刻蚀工艺以形成所述通孔21，包括：从所述衬底20的背面向有源面s刻蚀，形成穿透所述衬底20的所述通孔21。
114.具体的，在所述衬底20内形成所述通孔21之前，所述方法还包括：在所述有源面s上形成重分布层24，所述重分布层24内设置有一金属焊盘25，所述金属焊盘25沉积在所述有源面s上，所述通孔21暴露所述金属焊盘25。
115.接着，如图5b所示，以与前述实施例相同的方式在所述通孔21的侧壁上依次形成所述第二绝缘层22、所述缓冲层27b、所述第一绝缘层28、所述缓冲层27a以及所述阻挡层29，在此不再赘述。
116.接下来，如图5c所示，在所述通孔21内形成具有凹槽t的导电柱23，所述凹槽t从所述导电柱23的上表面延伸到所述导电柱23的内部。
117.最后，在所述凹槽t内形成芯层26，最终形成如图2b所示的半导体结构。
118.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在
本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。