显示基板和显示装置的制作方法

1.本发明涉及显示技术领域，尤其涉及一种显示基板和显示装置。


背景技术：

2.现有的显示基板不能在保证原有ppi(pixel per inch，每英寸所拥有的像素)不变的情况下，保证移位寄存器单元的输出信号稳定。


技术实现要素：

3.本发明的主要目的在于提供一种显示基板和显示装置，解决现有技术中不能在保证原有ppi(pixel per inch，每英寸所拥有的像素)不变的情况下，保证移位寄存器单元的输出信号稳定的问题。
4.为了达到上述目的，本发明实施例提供了一种显示基板，包括基底和设置于基底上的移位寄存器单元；所述移位寄存器单元包括第一个第一电压线、通断控制电路、第一储能电路和第四节点控制电路；所述基底包括边缘区域和显示区域，所述移位寄存器单元设置于所述边缘区域；所述通断控制电路包括第一晶体管，所述第一储能电路包括第一电容；所述第四节点控制电路包括第二晶体管；
5.所述第一个第一电压线的至少部分沿第一方向延伸；
6.所述第一电容、所述第一晶体管、所述第一个第一电压线和所述第二晶体管沿第二方向排列；所述第二晶体管、所述第一个第一电压线、所述第一晶体管和所述第一电容沿着靠近显示区域的方向依次排列；
7.所述第一方向与所述第二方向相交。
8.可选的，所述第一晶体管包括第一有源图形，所述第一有源图形的至少部分沿第一方向延伸；
9.所述第一晶体管的栅极与所述第一个第一电压线位于不同层；所述第一晶体管的栅极与第一导电连接部耦接，所述第一导电连接部通过过孔与所述第一个第一电压线耦接。
10.可选的，所述移位寄存器单元还包括第一时钟信号线、第二时钟信号线、第二储能电路和第四节点控制电路，所述第二储能电路包括第二电容；
11.所述第二电容位于所述第一个第一电压线远离所述显示区域的一侧；
12.所述第一时钟信号线与所述第二时钟信号线位于所述第二电容远离所述第一个第一电压线的一侧。
13.可选的，所述第二电容的第一极板与第二导电连接部耦接，所述第一晶体管的第一电极通过过孔与第三导电连接部电连接，所述第三导电连接部通过过孔与所述第二导电连接部耦接，以使得所述第一晶体管的第一电极与所述第二电容的第一极板耦接；
14.所述第二电容的第二极板与第一连接导电部耦接，所述第一连接导电部通过过孔与所述第一时钟信号线耦接，以使得所述第二电容的第二极板与所述第一时钟信号线耦
接。
15.可选的，所述第二电容的第二极板在所述基底上的正投影与所述第一个第一电压线在所述基底上的正投影之间不重叠。
16.可选的，所述第二晶体管的栅极与第四导电连接部耦接；
17.所述第一晶体管的第二电极通过过孔与第五导电连接部耦接；
18.所述第四导电连接部通过过孔与所述第五导电连接部耦接，以使得所述第一晶体管的第二电极与所述第二晶体管的栅极耦接。
19.可选的，所述第四节点控制电路还包括第三晶体管；所述第三晶体管设置于所述第一时钟信号线与所述第一个第一电压线之间；
20.所述第三晶体管的第一电极与所述第一个第一电压线耦接，所述第三晶体管的第二电极通过过孔与第六导电连接部耦接；所述第六导电连接部通过过孔与所述第二晶体管的第二电极耦接，以使得所述第三晶体管的第二电极与所述第二晶体管的第二电极耦接；
21.所述第三晶体管的栅极分别与第七导电连接部和第八导电连接部耦接，所述第七导电连接部通过过孔与所述第二时钟信号线耦接；
22.所述第二晶体管的第一电极通过过孔与第九导电连接部耦接，所述第九导电连接部通过过孔与所述第八导电连接部耦接，以使得所述第二晶体管的第一电极与所述第三晶体管的栅极耦接。
23.可选的，所述移位寄存器单元还包括第二电压线和第一节点控制电路；所述第二电压线位于所述第一个第一电压线靠近所述显示区域的一侧；第一节点控制电路包括第四晶体管、第五晶体管和第六晶体管；所述第四晶体管、所述第五晶体管和所述第六晶体管设置于所述第一个第一电压线与第二电压线之间；
24.所述第四晶体管包括第四有源图形，所述第五晶体管包括第五有源图形，所述第六晶体管包括第六有源图形；所述第四有源图形、所述第五有源图形和所述第六有源图形一体化形成；
25.所述第六有源图形的第一端与所述第二电压线耦接；所述第四有源图形的第二端通过过孔与第五导电连接部耦接。
26.可选的，所述第四节点控制电路还包括第三晶体管；所述第四晶体管位于所述第一个第一电压线远离所述第三晶体管的一侧；所述第三晶体管的栅极分别与第七导电连接部和第八导电连接部耦接，所述第七导电连接部通过过孔与所述第二时钟信号线耦接，所述第八导电连接部与所述第四晶体管的栅极耦接，以使得所述第四晶体管的栅极与所述第二时钟信号线耦接；
27.所述第五晶体管的栅极与第十导电连接部耦接，所述第十导电连接部通过过孔与所述第一时钟信号线耦接，以使得所述第五晶体管的栅极与所述第一时钟信号线耦接；
28.所述第三晶体管的第二电极通过过孔与第六导电连接部耦接，所述第六晶体管的栅极与第十一导电连接部耦接，所述第十一导电连接部通过过孔与所述第六导电连接部耦接，以使得所述第六晶体管的栅极与所述第三晶体管的第二电极耦接。
29.可选的，所述移位寄存器单元还包括第三节点控制电路；所述第一储能电路包括第一电容；第三节点控制电路包括第七晶体管和第八晶体管；所述第八晶体管和所述第七晶体管设置于所述第一个第一电压线与所述第二电压线之间；
30.所述第七晶体管包括第七有源图形，所述第八晶体管包括第八有源图形；所述第七有源图形和所述第八有源图形一体化形成；
31.所述第八有源图形的第一端通过过孔与第十二导电连接部耦接，所述第十二导电连接部与所述第二电压线耦接，以使得所述第八有源图形的第一端与所述第二电压线耦接；
32.所述第七有源图形的第一端通过过孔与第十三导电连接部耦接，所述第十三导电连接部通过过孔与所述第一电容的第二极板耦接，以使得所述第七有源图形的第一端与所述第一电容的第二极板耦接；
33.所述第一电容的第一极板与所述第六晶体管的栅极耦接；
34.所述第八晶体管的栅极与第十四导电连接部耦接，所述第十四导电连接部通过过孔与第五导电连接部耦接，所述第五导电连接部通过过孔与所述第一晶体管的第二电极耦接，以使得所述第八晶体管的栅极与所述第一晶体管的第二电极耦接；
35.所述第七晶体管的栅极与所述第五晶体管的栅极耦接。
36.可选的，所述移位寄存器单元还包括第五节点控制电路；
37.所述第五节点控制电路包括第九晶体管；
38.所述第九晶体管包括第九有源图形，所述第九有源图形的至少部分沿第一方向延伸，所述第九晶体管位于所述第一电容与所述第二电压线之间；
39.所述第九晶体管的栅极与所述第一电容的第一极板耦接；
40.所述第九有源图形的第一端通过过孔与第十五导电连接部耦接，所述第七晶体管的栅极与第十六导电连接部耦接，所述第十五导电连接部通过过孔与所述第十六导电连接部耦接，以使得所述第九有源图形的第一端与所述第七晶体管的栅极耦接；所述第九有源图形的第二端通过过孔与所述第十三导电连接部耦接，以使得所述第九有源图形的第二端与所述第一电容的第二极板耦接。
41.可选的，所述移位寄存器单元还包括第三储能电路，所述第三储能电路包括第三电容；
42.所述第三电容的第一极板在所述基底上的正投影、所述第三电容的第二极板在所述基底上的正投影与所述第二电压线在所述基底上的正投影至少部分重叠；
43.所述第三电容的第一极板通过过孔与第十七导电连接部耦接，所述第十七导电连接部通过过孔与第八有源图形的第二端耦接，以使得所述第三电容的第一极板与所述第八有源图形的第二端耦接；
44.所述第三电容的第二极板通过过孔与所述第二电压线耦接。
45.可选的，所述移位寄存器单元还包括第一输出电路、第二输出电路和第二个第一电压线；所述第一输出电路包括第一输出晶体管，所述第二输出电路包括第二输出晶体管；所述第一输出晶体管和所述第二输出晶体管位于所述第二电压线与第二个第一电压线之间，所述第二个第一电压线位于所述第二电压线靠近显示区域的一侧。
46.可选的，所述移位寄存器单元还包括信号输出线、第二储能电路和第三储能电路；所述第二储能电路包括第二电容，所述第三储能电路包括第三电容；所述第二电容的第一极板与第二导电连接部耦接；
47.所述第一输出晶体管的有源层和所述第二输出晶体管的有源层由一个连续的半
导体层形成，所述半导体层沿第一方向延伸；
48.所述第一输出晶体管的第一电极与所述第二输出晶体管的第二电极耦接，所述第一输出晶体管的第一电极与第十八导电连接部耦接，所述第十八导电连接部通过过孔与所述信号输出线耦接；
49.所述第一输出晶体管的第二电极与所述第二个第一电压线耦接；
50.所述第二输出晶体管的第一电极与所述第二电压线耦接；
51.所述第一输出晶体管的栅极与第二导电连接部耦接，所述第二输出晶体管的栅极与第三电容的第一极板耦接。
52.可选的，所述移位寄存器单元包括第一个第一电压线、第二个第一电压线、第二电压线、第一时钟信号线、第二时钟信号线、信号输出线、第一电容、第二电容、第三电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一输出晶体管和第二输出晶体管；
53.所述第一晶体管的栅极与所述第一个第一电压线耦接，所述第一晶体管的第一电极与所述第二电容的第一极板耦接，所述第一晶体管的第二电极与所述第二晶体管的栅极耦接；
54.所述第二晶体管的栅极与所述第一晶体管的第二电极耦接；
55.所述第二电容的第二极板与所述第一时钟信号线耦接；
56.所述第三晶体管的第一电极与所述第一个第一电压线耦接，所述第三晶体管的第二电极与所述第二晶体管的第二电极耦接；
57.所述第三晶体管的栅极与所述第二晶体管的第一电极耦接；
58.所述第四晶体管的栅极与所述第二时钟信号线耦接；所述第四晶体管的第二电极与第五晶体管的第二电极耦接；所述第五晶体管的第一电极与所述第六晶体管的第二电极耦接；所述第六晶体管的第一电极与所述第二电压线耦接；
59.所述第五晶体管的栅极与所述第一时钟信号线耦接，所述第三晶体管的第二电极与所述第六晶体管的栅极耦接；
60.所述第八晶体管的第一电极与所述第二电压线耦接，所述第七晶体管的第一电极与所述第一电容的第二极板耦接，所述第一电容的第一极板与所述第六晶体管的栅极耦接；所述第七晶体管的第二电极与所述第八晶体管的第二电极耦接；
61.所述第八晶体管的栅极与所述第一晶体管的第二电极耦接，所述第七晶体管的栅极与所述第五晶体管的栅极耦接；
62.所述第九晶体管的第一电极与所述第七晶体管的栅极耦接，所述第九晶体管的第二电极与所述第一电容的第二极板耦接；所述第九晶体管的栅极与所述第一电容的第一极板耦接；
63.所述第三电容的第一极板与所述第八晶体管的第二电极耦接，所述第三电容的第二极板与所述第二电压线耦接；
64.所述第一输出晶体管的第一电极与所述第二输出晶体管的第二电极耦接，所述第二输出晶体管的第二电极与所述信号输出线耦接，所述第一输出晶体管的第二电极与所述第二个第一电压线耦接，所述第二输出晶体管的第一电极与所述第二电压线耦接；所述第一输出晶体管的栅极与所述第一晶体管的第一电极耦接，所述第二输出晶体管的栅极与所
述第三电容的第一极板耦接；
65.所述第三电容的第一极板在基底上的正投影、所述第三电容的第二极板在基底上的正投影，以及，所述第二电压线在所述基底上的正投影至少部分重叠。
66.可选的，所述第一晶体管、所述、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第一电容设置于所述第一个第一电压线和所述第二电压线之间，所述第二晶体管、所述第三晶体管和所述第二电容设置于所述第一个第二电压线与第一时钟信号线之间；
67.所述第一时钟信号线和所述第二时钟信号线设置于所述第一个第一电压线远离所述第二电压线的一侧；
68.所述第一输出晶体管和所述第二输出晶体管设置于所述第二电压线与所述第二个第一电压线之间；所述第二个第一电压线设置于所述第二电压线远离所述第一个第一电压线的一侧。
69.可选的，所述第四晶体管、所述第五晶体管和所述第六晶体管沿第一方向依次排列；
70.所述第八晶体管、所述第七晶体管和所述第一电容沿第一方向依次排列；
71.所述第八晶体管、所述第四晶体管和所述第三晶体管沿第二方向依次排列；
72.所述第一电容、所述第一晶体管和所述第二晶体管沿第二方向依次排列；
73.所述第一时钟信号线的至少部分、所述第二时钟信号线的至少部分、所述第一个第一电压线的至少部分、所述第二个第一电压线的至少部分和所述第二电压线的至少部分沿第一方向延伸。
74.可选的，所述显示基板还包括设置于所述基底的显示区域上的多行像素电路，所述像素电路包括发光控制端；
75.所述移位寄存器单元与至少一行所述像素电路对应；
76.所述移位寄存器单元包括信号输出线，所述移位寄存器单元的信号输出线与所述至少一行像素电路的发光控制端耦接，用于为所述至少一行像素电路的发光控制端提供发光控制信号。
77.本发明实施例还提供了一种显示装置，包括上述的显示基板。
78.本发明实施例所述的显示基板和显示装置将所述第一晶体管设置于第一个第一电压线与第一电容之间，所述第一电容、所述第一晶体管、所述第一个第一电压线和所述第二晶体管沿第二方向排列，以利用横向的空间设置第一晶体管，从而不会增加所述移位寄存器单元占用的纵向尺寸，从而能够在原有ppi(pixel per inch，每英寸所拥有的像素)不变的情况下，保证移位寄存器单元的输出信号稳定，达到提高显示性能的目的。
附图说明
79.图1是本发明实施例所述的显示基板包括的移位寄存器单元的至少一实施例的电路图；
80.图2是图1所示的移位寄存器单元的实施例的工作时序图；
81.图3是本发明实施例所述的显示基板包括的移位寄存器单元的至少一实施例的电路图；
82.图4是本发明至少一实施例所述的显示基板的区域划分示意图；
83.图5是本发明至少一实施例所述的显示基板包括的移位寄存器单元与像素电路之间的连接关系示意图；
84.图6是本发明至少一实施例提供的移位寄存器单元的一种布局示意图；
85.图7是图6中的有源层的布局示意图；
86.图8是图6中的第一栅金属层的布局示意图；
87.图9是图6中的第二栅金属层的布局示意图；
88.图10是图6中采用的过孔示意图；
89.图11是图6中的源漏金属层的示意图。
具体实施方式
90.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
91.本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一电极，另一极称为第二电极。
92.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一电极可以为漏极，所述第二电极可以为源极；或者，所述第一电极可以为源极，所述第二电极可以为漏极。
93.如图1所示，本发明至少一实施例提供一种显示基板，所述显示基板包括位于基底的边缘区域的移位寄存器单元；所述移位寄存器单元的至少一实施例包括通断控制电路、第一储能电路、第二储能电路、第三储能电路、第一输出电路、第二输出电路、第一节点控制电路、第三节点控制电路、第四节点控制电路和第五节点控制电路110；所述第一储能电路包括第一电容；所述通断控制电路包括第一晶体管；
94.所述通断控制电路包括第一晶体管t1，所述第一储能电路包括第一电容c1，所述第二储能电路包括第二电容c2，所述第三储能电路包括第三电容c3；所述第一输出电路包括第一输出晶体管t10，所述第二输出电路包括第二输出晶体管t11，所述第四节点控制电路包括第二晶体管t2和第三晶体管t3；所述第一节点控制电路包括第四晶体管t4、第五晶体管t5和第六晶体管t6；所述第三节点控制电路包括第七晶体管t7和第八晶体管t8；所述第五节点控制电路包括第九晶体管t9；
95.所述第一晶体管t1的栅极g1与第一电压线v1耦接，所述第一晶体管t1的第一电极s1与第二节点n2耦接，所述第一晶体管t1的第二电极d1与第一节点n1耦接；
96.第二晶体管t2的栅极g2与第一晶体管t1的第二电极d1耦接；
97.所述第二电容c2的第二极板c2b与所述第一时钟信号线cb耦接；
98.所述第三晶体管t3的第一电极s3与所述第一电压线v1耦接，所述第三晶体管t3的第二电极d3与所述第二晶体管t2的第二电极d2耦接；
99.所述第三晶体管t3的栅极g3和所述第二晶体管t2的第一电极s2都与第二时钟信
号线ck耦接；
100.所述第四晶体管t4的第一电极s4与输入端e1耦接；
101.所述第四晶体管t4的栅极g4与所述第二时钟信号线ck耦接；所述第四晶体管t4的第二电极d4与第五晶体管t5的第二电极d5耦接；所述第五晶体管t5的第一电极s5与所述第六晶体管t6的第二电极d6耦接；所述第六晶体管t6的第一电极s6与第二电压线v2耦接；
102.所述第五晶体管t5的栅极g5与所述第一时钟信号线cb耦接，所述第三晶体管t3的第二电极d3与所述第六晶体管t6的栅极g6耦接；
103.所述第八晶体管t8的第一电极s8与所述第二电压线v2耦接，所述第七晶体管t7的第一电极s7与所述第一电容c1的第二极板c1b耦接，所述第一电容c1的第一极板c1a与所述第六晶体管t6的栅极g6耦接；所述第七晶体管t7的第二电极d7与所述第八晶体管t8的第二电极d8耦接；
104.所述第八晶体管t8的栅极g8与所述第一晶体管t1的第二电极d1耦接，所述第七晶体管t7的栅极g7与所述第五晶体管t5的栅极g5耦接；
105.所述第九晶体管t9的第一电极s9与第一时钟信号线cb耦接，所述第九晶体管t9的第二电极d9与所述第一电容c1的第二极板c1b耦接；所述第九晶体管t9的栅极g9与所述第一电容c1的第一极板c1a耦接；
106.所述第三电容c3的第一极板c3a与所述第八晶体管t8的第二电极d8耦接，所述第三电容c3的第二极板c3b与所述第二电压线v2耦接；
107.所述第一输出晶体管t10的第一电极s10与所述第二输出晶体管t11的第二电极d11耦接，所述第二输出晶体管t11的第二电极d11与所述信号输出线e1耦接，所述第一输出晶体管t10的第二电极d10与所述第一电压线v1耦接，所述第二输出晶体管t11的第一电极s11与所述第二电压线v2耦接，所述第一输出晶体管t10的栅极g10与t1的第一电极s1耦接；所述第二输出晶体管t11的栅极g11与所述第三电容c3的第一极板c3a耦接。
108.在本发明如图1所示的移位寄存器单元的至少一实施例中，t10的栅极信号会受到其他信号干扰而不稳定，使得e1输出的信号产生毛刺，导致显示异常；t1用于隔绝t10与影响它的干扰信号，使得e1输出的信号稳定，提升显示性能。
109.在本发明至少一实施例中，所述第一电压线可以为低电压线，所述第二电压线可以为高电压线，但不以此为限。
110.在图1所示的移位寄存器单元的至少一实施例中，所有的晶体管都为p型晶体管，但不以此为限。
111.在本发明实施例中，图1所示的移位寄存器单元的至少一实施例可以为发光控制驱动电路，但不以此为限。
112.在本发明至少一实施例中，晶体管的第一电极可以为源极，晶体管的第二电极可以为漏极；或者，晶体管的第一电极可以为漏极，晶体管的第二电极可以为源极。
113.在图1中，标号为n1的为第一节点，标号为n2的为第二节点，标号为n3的为第三节点，标号为n4的为第四节点。
114.如图2所示，本发明如图1所示的移位寄存器单元的至少一实施例在工作时，
115.在第一时间段p1，e1提供高电平，ck提供低电平，t4、t3和t1打开，n1的电位为高电平，t2截止，n2的电位为低电平，t5、t8和t10截止，t6和t9打开；此时t7的第一电极的电位为
高电平，cb提供高电平，t7截止；由于电容两端电压不会突变，所以n4的电位维持为上一帧的高电平，t11截止，e1输出的发光控制信号的电位维持为上一帧的低电平；
116.在第二时间段p2，e1和ck提供高电平，cb提供低电平，t4、t2和t3截止，n2的电位保持低电平，t5、t6和t9打开，n1的电位为高电平，t7的第一电极的电位由高电平变为低电平，t7打开，t8截止，n4的电位为低电平，t11打开，e1输出高电平；t1打开，t10截止；
117.在第三时间段p3，e1和cb都提供高电平，ck提供低电平，t4和t3打开，n1的电位为高电平，n2的电位为低电平，t2和t5截止，t6和t9打开，t7的第一电极的电位由上一时间段的低电平转变为高电平，t7截止，n4的电位由于c3放电而维持为低电平，t11打开，e1输出高电平；t1打开，t8和t10截止；
118.在第四时间段p4，e1和cb都提供低电平，ck提供高电平，t4和t3截止，n1的电位为高电平，t2截止，n2的电位维持为低电平，t5、t6和t9打开，t7的第一电极的电位跳变为低电平，t7打开，n4的电位为低电平，t11打开，e1输出高电平，t1打开，t8和t10截止；
119.在第五时间段p5，e1和ck都提供低电平，cb提供高电平，t4、t2、t3和t1都打开，n1的电位和n2的电位都为低电平，t5截止，t6、t9打开，t7的第一电极的电位变为高电平，t7截止，t8打开，n4的电位变为高电平，t11截止，t10打开，e1输出低电平；
120.在第六时间段p6，e1和cb都提供低电平，ck提供高电平，t4和t3截止，n1的电位维持为低电平，t2打开，n2的电位为高电平，t1、t5和t6打开，t9截止，t7的第一电极的电位为高电平，t7和t8打开，n4的电位为高电平，t11截止、t10打开，e1输出低电平；
121.在第七时间段p7，e1和ck都提供低电平，cb提供高电平，t4、t2、t3、t1和t6都打开，n1的电位和n2的电位为低电平，t9截止，t6和t9打开，t7的第一电极的电位为高电平，t7截止，t8打开，n4的电位为高电平，t11截止、t10打开，e1输出为低电平；
122.在第八时间段p8，e1和cb都提供低电平，ck提供高电平，t4和t3截止，n1的电位维持为低电平，t2打开，n2的电位为高电平，t5打开，t6和t9截止，t7的第一电极的电位维持为高电平，t1、t7和t8打开，n4的电位为高电平，t11截止，t10打开，e1输出低电平；
123.在第七时间段p7之后，t8持续开启，t11截止，t1周期性地给c2充电，n1的电位保持为低电平，t10持续开启，以使得e1输出低电平，直到下一帧输入信号脉冲进入。
124.图3是在图1的基础上去除对各晶体管的电极和电容的极板的标号，并示出各电路的标号的示意图。
125.如图3所示，所述移位寄存器单元的至少一实施例包括通断控制电路11、第一储能电路12、第二储能电路13、第三储能电路14、第一输出电路15、第二输出电路16、第一节点控制电路17、第三节点控制电路18、第四节点控制电路19和第五节点控制电路110。
126.如图4所示，标号为j1的为显示基板，标号为a0的为显示区域，标号为b1的为第一边缘区域，标号为b2的为第二边缘区域。
127.在所述显示基板j1的显示区域a0可以设置有多条发光控制线、多条栅线和多条数据线，以及由所述多条栅线和所述多条数据线交叉限定的多个子像素；
128.在第一边缘区域b1和/或第二边缘区域b2可以设置有驱动模组，所述驱动模组包括多个移位寄存器单元；
129.所述驱动模组包括的多个移位寄存器单元中的每个所述移位寄存器单元的信号输出线可以分别与a条发光控制线耦接，用于为对应的发光控制线提供发光控制信号。
130.其中，a可以为正整数。在实际操作时，a可以等于1、2、3、4或其他正整数，a的取值可以根据实际情况选定。
131.在具体实施时，所述发光控制线与相应行像素电路的发光控制端耦接。
132.可选的，所述显示基板还包括设置于所述基底上的多行像素电路；所述像素电路包括发光控制端；
133.所述驱动模组包括的所述移位寄存器单元与至少一行所述像素电路对应；
134.所述移位寄存器单元的信号输出线与所述至少一行像素电路的发光控制端耦接，用于为所述至少一行像素电路的发光控制端提供发光控制信号。
135.在本发明至少一实施例中，所述像素电路可以设置于显示基板的有效显示区，所述驱动模组可以设置于显示基板的边缘区域。
136.如图5所示，标号为y1的为驱动模组，标号为s31的为所述驱动模组y1包括的第一级移位寄存器单元，标号为s32的为所述驱动模组y1包括的第二级移位寄存器单元，标号为s3n-1的为所述驱动模组y1包括的第n-1级移位寄存器单元，标号为s3n的为所述驱动模组y1包括的第n级移位寄存器单元，n为大于3的整数；
137.在图5中，标号为r1的为第一行像素电路，标号为r2的为第二行像素电路，标号为r3的为第三行像素电路，标号为r4的为第四行像素电路，标号为r2n-3的为第2n-3行像素电路，标号为r2n-2的为第2n-2行像素电路，标号为r2n-1的为第2n-1行像素电路，标号为r2n的为第2n行像素电路；
138.s31为r1和r2提供发光控制信号，s32为r3和r4提供发光控制信号，s3n-1为r2n-3和r2n-2提供发光控制信号，s3n为r2n-1和r2n提供发光控制信号；
139.如图5所示，在边缘区域，所述显示基板还可以包括栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，所述栅极驱动单元可以与像素行一一对应，用于为相应行像素提供相应的栅极驱动信号；
140.在图5中，标号为y2的为栅极驱动电路，标号为s21的为栅极驱动电路包括的第一行栅极驱动单元，标号为s22的为栅极驱动电路包括的第二行栅极驱动单元，标号为s23的为栅极驱动电路包括的第三行栅极驱动单元，标号为s24的为栅极驱动电路包括的第四行栅极驱动单元，标号为s2n-3的为栅极驱动电路包括的第2n-3行栅极驱动单元，标号为s2n-2的为栅极驱动电路包括的第2n-2行栅极驱动单元，标号为s2n-1的为栅极驱动电路包括的第2n-1行栅极驱动单元，标号为s2n的为栅极驱动电路包括的第2n行栅极驱动单元。
141.在图6所示，所述移位寄存器单元的至少一实施例包括第一电压线、第二电压线、第一时钟信号线cb和第二时钟信号线ck；第一电压线包括第一个第一电压线v11和第二个第一电压线v12；
142.v12、v2、v11、cb和ck沿着远离显示区域的方向排列，v11、v2、v11、cb和ck沿第一方向延伸。
143.如图1和图6所示，所述移位寄存器单元的至少一实施例通断控制电路、第一储能电路和第四节点控制电路；所述通断控制电路包括第一晶体管t1，所述第一储能电路包括第一电容c1；
144.所述第一个第一电压线v11的至少部分沿第一方向延伸；
145.所述第四节点控制电路包括第二晶体管t2；
146.所述第一电容c1、所述第一晶体管t1、所述第一个第一电压线v11和所述第二晶体管t2沿第二方向排列；所述第二晶体管t2、所述第一个第一电压线v11、所述第一晶体管t1和所述第一电容c1沿着靠近所述显示区域的方向依次排列；
147.所述第一方向与所述第二方向相交。
148.在本发明至少一实施例中，第一方向可以为竖直方向，所述第二方向可以为水平方向，但不以此为限。
149.在所述移位寄存器单元的至少一实施例中，所述第一晶体管t1设置于第一个第一电压线v11与第一电容c1之间，所述第一电容c1、所述第一晶体管t1、所述第一个第一电压线v11和第二晶体管t2沿第二方向排列，以利用横向的空间设置第一晶体管t1，从而不会增加所述移位寄存器单元占用的纵向尺寸，从而能够在原有ppi(pixel per inch，每英寸所拥有的像素)不变的情况下，增设t1，以保证移位寄存器单元的输出信号稳定，达到提高显示性能的目的。
150.在本发明至少一实施例中，只要保证所述移位寄存器单元占用的纵向尺寸不变，即可保证显示区域中的像素电路的尺寸不变，从而保证原有ppi。
151.如图7所示，标号为a1的为t1的有源图形，a1沿第一方向延伸；a1包括由下至上依次设置的第一个第一导电部分a11、第一沟道部分a13和第二个第一导电部分a12；a11用作t1的第一电极，a12用作t1的第二电极。
152.在图8中，标号为g1的为t1的栅极，标号为c1a的为c1的第一极板。在图9中，标号为c1b的为c1的第二极板，在图11中，标号为v11的为第一个第一电压线；v11沿第一方向延伸。
153.由图6-图11所示，c1的第一极板c1a在基底上的正投影、a11在基底上的正投影与v11在基底上的正投影沿第一方向排列，所述第一方向可以为水平方向；c1a在基底上的正投影与c1b在基底上的正投影至少部分重叠。
154.由图6可知，在t1的上方，不设置有晶体管，从而在增设t1的基础上，不会增加纵向尺寸，保证原有ppi不变。
155.可选的，所述第一晶体管与所述第一个第一电压线之间不设置有晶体管、电容和信号线中至少之一，以使得第一晶体管与第一个第一电压线之间紧邻，方便第一晶体管的栅极与第一个第一电压线耦接。
156.在本发明至少一实施例中，如图6所示，所述第一晶体管t1与所述第一个第一电压线v11紧邻，以方便t1的栅极与v11耦接。
157.如图7，所述第一晶体管t1包括第一有源图形a1，所述第一有源图形a1的至少部分沿第一方向延伸；
158.如图6-图11所示，所述第一晶体管t1的栅极g1与所述第一个第一电压线v11位于不同层；如图8所示，所述第一晶体管t1的栅极g1与第一导电连接部l1耦接，所述第一导电连接部l1通过第一过孔h1与所述第一个第一电压线v11耦接。
159.可选的，如图1、图6-图11所示，所述移位寄存器单元还包括第一时钟信号线cb、第二时钟信号线ck和第二储能电路，所述第二储能电路包括第二电容c2，所述第四节点控制电路包括第二晶体管t2；
160.所述第二电容c2与所述第二晶体管t2位于所述第一个第一电压线v11远离所述显示区域的一侧；
161.所述第一时钟信号线cb与所述第二时钟信号线ck位于所述第二电容c2远离所述第一个第一电压线v11的一侧。
162.在本发明至少一实施例中，所述第二电容c2与所述第二晶体管t2位于所述第一个第一电压线v11远离所述显示区域的一侧指的可以是：所述第二电容c2在所述基底上的正投影，与所述第二晶体管t2在所述基底上的正投影，位于所述第一个第一电压线v11在所述基底上的正投影远离所述显示区域的一侧；
163.所述第一时钟信号线cb与所述第二时钟信号线ck位于所述第二电容c2远离所述第一个第一电压线v11的一侧指的可以是：所述第一时钟信号线cb在所述基底上的正投影与所述第二时钟信号线ck在所述基底上的正投影，位于所述第二电容c2在所述基底上的正投影远离所述第一个第一电压线v11在所述基底上的正投影的一侧。
164.如图11所示，cb和ck都沿第一方向(所述第一方向可以为竖直方向)延伸。如图6-图11所示，在本发明至少一实施例中，将v11右移，使得t2和c2设置于v11和cb之间。
165.在图6-图11所示的至少一实施例中，v11可以右移大约8um，所述移位寄存器单元的至少一实施例的横向长度可以增加25um，通过多出来的横向空间设置t1。
166.在图6-图11所示的至少一实施例中，cb设置于ck与c2之间，以方便c2的第二极板与cb耦接；但是在实际操作时，cb与ck的位置也可以互换。
167.如图6-图11，t2可以为双栅晶体管，标号为g21的为t2包括的第一栅极，标号为g22的为t2包括的第二栅极，g21与g22耦接。
168.在图8中，标号为c2a的为c2的第一极板，标号为c2b的为c2的第二极板，c2a在基底上的正投影与c2b在基底上的正投影至少部分重叠。
169.如图8所示，所述第二电容的第一极板c2a与第二导电连接部l2耦接，如图6-图11所示，a11(a11用作所述第一晶体管的第一电极)通过第二过孔h2与第三导电连接部l3电连接，所述第三导电连接部l3通过第三过孔h3与所述第二导电连接部l2耦接，以使得a11(a11用作所述第一晶体管的第一电极)与所述第二电容c2的第一极板c2a耦接；
170.如图6-图11所示，所述第二电容c2的第二极板c2b与第一连接导电部l01耦接，所述第一连接导电部l01通过第四过孔h4与所述第一时钟信号线cb耦接，以使得所述第二电容c2的第二极板c2b与所述第一时钟信号线cb耦接。
171.在本发明至少一实施例中，“耦接”可以包括：一体化形成；或者，通过过孔或导电连接部相互电连接；但不以此为限。
172.在图8所示的至少一实施例中，所述第二电容的第一极板c2a与第二导电连接部l2一体化形成。
173.可选的，所述第二电容的第二极板在所述基底上的正投影与所述第一个第一电压线在所述基底上的正投影之间不重叠。在本发明至少一实施例中，将第一个第一电压线由与所述第二电容交叠的位置移至与第一晶体管相邻的位置，并增加所述移位寄存器单元的至少一实施例的横向尺寸，通过多出来的空间设置第一晶体管。
174.如图8所示，所述第二晶体管t2的第一栅极g21和所述第二晶体管t2的第二栅极g22都与第四导电连接部l4耦接；
175.如图6-图11所示，a12(a12用作所述第一晶体管t1的第二电极)通过第五过孔h5与第五导电连接部l5耦接；所述第四导电连接部l4通过第六过孔h6与所述第五导电连接部l5
耦接，以使得所述第一晶体管的第二电极与g21和g22耦接。
176.在图8所示的至少一实施例中，g21和g22一体化形成。
177.可选的，如图1和图6所示所述第四节点控制电路还包括第三晶体管；所述第三晶体管t3设置于所述第一时钟信号线cb与所述第一个第一电压线v11之间；
178.如图7所示，t3包括第三有源图形a3，所述第三有源图形a3包括由上至下依次设置的第一个第三导电部分a31、第三沟道部分a33和第二个第三导电部分a32；
179.a31用作所述第三晶体管t3的第一电极，a32用作所述第三晶体管t3的第二电极。
180.如图7所示，所述第二晶体管t2第二有源图形a2，a2包括第一个沟道部分a231、第二个沟道部分a232、第一个第二导电部分a21和第二个第二导电部分a22；
181.a231在基底上的正投影与g21在基底上的正投影重叠，a232在基底上的正投影与g22在基底上的正投影重叠；
182.a21用作t2的第一电极，a22用作t2的第二电极。
183.如图6-图11所示，a31(a31用作t3的第一电极)通过第一连接过孔hc1与第二连接导电部l02耦接，所述第二连接导电部l02与所述第一个第一电压线v11耦接，以使得t3的第一电极与v11耦接；a32(a32用作t3的第二电极)通过第七过孔h7与第六导电连接部l6耦接；所述第六导电连接部l6通过第八过孔h8与a22(用作所述第二晶体管t2的第二电极)耦接，以使得所述第三晶体管t3的第二电极与所述第二晶体管t2的第二电极耦接；
184.如图6-图11所示，所述第三晶体管t3的栅极g3分别与第七导电连接部l7和第八导电连接部l8耦接，所述第七导电连接部l7通过第九过孔h9与所述第二时钟信号线ck耦接，以使得第三晶体管t3的栅极g3与ck耦接；
185.如图6-图11所示，a21(用作所述第二晶体管的第一电极)通过第十过孔h10与第九导电连接部l9耦接，所述第九导电连接部l9通过第十一过孔h11与所述第八导电连接部l8耦接，以使得所述第二晶体管t2的第一电极与所述第三晶体管t3的栅极g3耦接。
186.在图8所示的至少一实施例中，g3、l7和l8一体化形成。
187.在本发明至少一实施例中，如图6-图11所示，t3和t2沿第一方向排列，t3包括的第三有源图形a3沿第一方向延伸，t2包括的第二有源图形a2为u型，c2包括的极板为l型。t2、t3和c2设置于ck与v11之间。
188.可选的，所述移位寄存器单元还包括第二电压线和第一节点控制电路；所述第二电压线v2位于所述第一个第一电压线v11靠近所述显示区域的一侧；如图1和图6所示，第一节点控制电路包括第四晶体管t4、第五晶体管t5和第六晶体管t6；所述第四晶体管t4、所述第五晶体管t5和所述第六晶体管t6设置于所述第一个第一电压线v11与第二电压线v2之间；
189.如图7所示，所述第四晶体管t4包括第四有源图形，所述第五晶体管t5包括第五有源图形，所述第六晶体管t6包括第六有源图形；所述第四有源图形、所述第五有源图形和所述第六有源图形一体化形成；
190.第四有源图形包括沿第一方向依次设置的第一个第四导电部分a41、第四沟道部分a43和第二个第四导电部分a42；第一个第四导电部分a41为所述第四有源图形的第一端；第二个第四导电部分a42为所述第四有源图形的第二端；
191.所述第五有源图形包括第一方向依次设置的第二个第五导电部分、第五沟道部分
a53和第一个第五导电部分；第二个第五导电部分为所述第五有源图形的第一端；第二个第五导电部分为所述第五有源图形的第二端；
192.所述第六有源图形包括第一方向依次设置的第二个第六导电部分a62、第六沟道部分a63和第一个第六导电部分a61；第二个第六导电部分a62为所述第六有源图形的第二端，所述第一个第导电部分a61为所述第六有源图形的第一端；
193.所述第二个第四导电部分a42复用为所述第二个第五导电部分，所述第一个第五导电部分复用为所述第二个第六导电部分a62；所述第一个第四导电部分a41用作所述第四晶体管t4的第一电极，所述第二个第四导电部分a42用作所述第四晶体管t4的第二电极，所述第一个第五导电部分a51用作所述第五晶体管t5的第一电极，所述第二个第五导电部分a52用作所述第五晶体管t5的第二电极；所述第一个第六导电部分a61用作所述第六晶体管t6的第一电极，所述第二个第六导电部分a62用作所述第六晶体管t6的第二电极。
194.a42通过第二连接过孔hc2与第五导电连接部l5耦接，以使得a42与a12耦接，从而使得第四晶体管t4的第二电极与第一晶体管t1的第二电极耦接；
195.所述第一个第六导电部分a61通过第三连接过孔hc3与第三连接导电部l03耦接，所述第三连接导电部l03与第二电压线v2耦接，以使得a61与v2耦接，从而使得第六晶体管t6的第一电极与v2耦接。
196.在图11所示的至少一实施例中，v2与l03一体化形成。
197.在图6-图11所示的至少一实施例中，a41可以通过过孔与相邻上一级移位寄存器单元的信号输出线耦接。
198.在图6-图11中，标号为estv的为起始信号线，所述移位寄存器单元中的第一级移位寄存器单元中的第四晶体管的第一电极与所述起始信号线estv耦接。
199.在本发明至少一实施例中，所述第二电压线v2位于所述第一个第一电压线v11靠近所述显示区域的一侧指的可以是：所述第二电压线v2在所述基底上的正投影，位于所述第一个第一电压线v11在所述基底上的正投影靠近所述显示区域的一侧；
200.所述第四晶体管t4、所述第五晶体管t5和所述第六晶体管t6设置于所述第一个第一电压线v11与第二电压线v2之间指的可以是：所述第四晶体管t4在所述基底上的正投影、所述第五晶体管t5在所述基底上的正投影和所述第六晶体管t6在所述基底上的正投影，设置于所述第一个第一电压线v11在所述基底上的正投影与第二电压线v2在所述基底上的正投影之间。
201.如图7所示，a4、a5和a6由连续的半导体层形成，并a4的至少部分沿第一方向(所述第一方向可以为竖直方向)延伸，a5的至少部分沿第一方向延伸，a6的至少部分沿第一方向延伸，a4在基底上的正投影、a5在基底上的正投影和a6在基底上的正投影位于c1的第一极板在基底上的正投影的上方，并a1在基底上的正投影的上方不设置有a4在基底上的正投影、a5在基底上的正投影和a6在基底上的正投影，以能够保证不会由于增设t1而增加所述移位寄存器单元的至少一实施例占用的纵向尺寸。
202.如图1、图6-图11所示，所述第四节点控制电路还包括第三晶体管t3；所述第四晶体管t4位所述第一个第一电压线v11远离所述第三晶体管t3的一侧；所述第三晶体管t3的栅极分别与第七导电连接部l7和第八导电连接部l8耦接，所述第七导电连接部l7通过过孔与所述第二时钟信号线ck耦接，所述第八导电连接部l8与所述第四晶体管t4的栅极g4耦
接，以使得所述第四晶体管t4的栅极g4与所述第二时钟信号线ck耦接；
203.如图6-图11所示，所述第五晶体管t5的栅极g5与第十导电连接部l10耦接，所述第十导电连接部l10通过第十二过孔h12与所述第一时钟信号线cb耦接，以使得所述第五晶体管t5的栅极g5与所述第一时钟信号线cb耦接；
204.a32(a32用作所述第三晶体管t2的第二电极)通过第七过孔h7与第六导电连接部l6耦接，所述第六晶体管t6的栅极g6与第十一导电连接部l11耦接，所述第十一导电连接部l11通过第十三过孔h13与所述第六导电连接部l6耦接，以使得所述第六晶体管t6的栅极g6与a32(a32用作所述第三晶体管的第二电极)耦接。
205.在图8所示的至少一实施例中，l8与g4一体化形成，g5与l10一体化形成，g6与l11一体化形成。
206.在本发明至少一实施例中，所述第四晶体管t4位于所述第一个第一电压线v11远离所述第三晶体管t3的一侧指的可以是：所述第四晶体管t4在所述基底上的正投影，位于所述第一个第一电压线v11在所述基底上的正投影远离所述第三晶体管t3在所述基底上的正投影的一侧。
207.如图1、图6-图11所示，所述移位寄存器单元还包括第三节点控制电路；所述第一储能电路包括第一电容c1；第三节点控制电路包括第七晶体管t7和第八晶体管t8；所述第八晶体管t8和所述第七晶体管t7设置于所述第一个第一电压线v11与所述第二电压线v2之间；
208.如图7所示，所述第七晶体管t7包括第七有源图形a7，所述第八晶体管t8包括第八有源图形a8；所述第七有源图形a7和所述第八有源图形a8一体化形成；
209.所述第八有源图形a8包括沿第一方向依次排列的第一个第八导电部分a81、第八沟道部分a83和第二个第八导电部分a82；所述第一个第八导电部分a81为所述第八有源图形a8的第一端，所述第二个第八导电部分a82为所述第八有源图形a8的第二端；
210.所述第七有源图形a7包括沿第一方向依次排列的第二个第七导电部分、第七沟道部分a73和第一个第七导电部分a71；所述第二个第七导电部分为所述第七有源图形a7的第二端，所述第一个第七导电部分a71为所述第七有源图形a7的第一端；
211.所述第二个第七导电部分复用为第二个第八导电部分a82；
212.所述第一个第八导电部分a81用作所述第八晶体管t8的第一电极，所述第二个第八导电部分a82用作所述第八晶体管t8的第二电极；所述第一个第七导电部分a71用作所述第七晶体管t7的第一电极，所述第二个第七导电部分a72用作所述第七晶体管t7的第二电极；
213.如图6-图11所示，所述第一个第八导电部分a81通过第十四过孔h14与第十二导电连接部l12耦接，所述第十二导电连接部l12与所述第二电压线v2耦接，以使得所述第一个第八导电部分a81与所述第二电压线v2耦接；
214.所述第一个第七导电部分a71通过第十五过孔h15与第十三导电连接部l13耦接，所述第十三导电连接部l13通过第十六过孔h16与所述第一电容c1的第二极板c1b耦接，以使得所述第一个第七导电部分a71与所述第一电容c1的第二极板c1b耦接；
215.所述第一电容c1的第一极板c1a与所述第六晶体管t6的栅极g6耦接；
216.所述第八晶体管t8的栅极g8与第十四导电连接部l14耦接，所述第十四导电连接
部l14通过第十七过孔h17与第五导电连接部l5耦接，所述第五导电连接部l5通过第五过孔h5与所述第一晶体管t1的第二电极耦接，以使得所述第八晶体管t8的栅极g8与所述第一晶体管t1的第二电极耦接；
217.如图8所示，所述第七晶体管t7的栅极g7与所述第五晶体管t5的栅极g5耦接。
218.在图6-图11所示的至少一实施例中，v2与l12一体化形成，c1a与g6和g9一体化形成，g8与l14一体化形成，g7与g5一体化形成。
219.在本发明至少一实施例中，a7和a8由连续的半导体层形成，并a7的至少部分沿第一方向(所述第一方向可以为竖直方向)延伸，a8的至少部分沿第一方向延伸，a7在基底上的正投影和a8在基底上的正投影位于c1的第一极板在基底上的正投影的上方，并a1在基底上的正投影的上方不设置有a7在基底上的正投影和a8在基底上的正投影，以能够保证不会由于增设t1而增加所述移位寄存器单元的至少一实施例占用的纵向尺寸。
220.在本发明至少一实施例中，所述第八晶体管t8和所述第七晶体管t7设置于所述第一个第一电压线v11与所述第二电压线v2之间可以是：所述第八晶体管t8在所述基底上的正投影和所述第七晶体管t7在所述基底上的正投影，设置于所述第一个第一电压线v11在所述基底上的正投影与所述第二电压线v2在所述基底上的正投影之间。
221.可选的，如图1、图6-图11所示，所述移位寄存器单元还包括第五节点控制电路；所述第五节点控制电路包括第九晶体管t9；
222.如图7所示，所述第九晶体管t9包括第九有源图形a9，所述第九有源图形a9的至少部分沿第一方向延伸；
223.如图6-图11所示，所述第九晶体管t9位于所述第一电容c1与所述第二电压线v2之间；
224.所述第九晶体管t9的栅极g9与所述第一电容c1的第一极板c1a耦接；
225.所述第九有源图形a9包括沿第一方向依次排列的第一个第九导电部分a91、第九沟道部分a93和第二个第九导电部分a92；所述第一个第九导电部分a91为所述第九有源图形a9的第一端，所述第二个第九导电部分a92为所述第九有源图形a9的第二端；
226.所述第一个第九导电部分a91用作所述第九晶体管t9的第一电极，所述第二个第九导电部分a92用作所述第九晶体管t9的第二电极；
227.所述第一个第九导电部分a91通过第十八过孔h18与第十五导电连接部l15耦接，所述第七晶体管t7的栅极g7与第十六导电连接部l16耦接，所述第十五导电连接部l15通过第十九过孔h19与所述第十六导电连接部l16耦接，以使得所述第一个第九导电部分a91与所述第七晶体管t7的栅极g7耦接；所述第二个第九导电部分a92通过第二十过孔h20与所述第十三导电连接部l13耦接，以使得所述第二个第九导电部分a92与所述第一电容c1的第二极板c1b耦接。
228.在图6-图11所示的至少一实施例中，g9与c1a一体化形成，g7与l16一体化形成。
229.在本发明至少一实施例中，t9可以设置于c1与v2之间。
230.在本发明至少一实施例中，所述第九晶体管t9位于所述第一电容c1与所述第二电压线v2之间指的可以是：所述第九晶体管t9在所述基底上的正投影，位于所述第一电容c1在所述基底上的正投影与所述第二电压线v2在所述基底上的正投影之间。
231.可选的，如图1、图6-图11所示，所述移位寄存器单元还包括第三储能电路，所述第
三储能电路包括第三电容c3；
232.所述第三电容c3的第一极板c3a在所述基底上的正投影、所述第三电容c3的第二极板c3b在所述基底上的正投影与所述第二电压线v2在所述基底上的正投影至少部分重叠；
233.所述第三电容c3的第一极板c3a通过第二十一过孔h21与第十七导电连接部l17耦接，所述第十七导电连接部l17通过第二十二过孔h22与第二个第八导电部分a82耦接，以使得所述第三电容c3的第一极板c3a与所述第二个第八导电部分a82耦接；
234.所述第三电容c3的第二极板c3b通过第二十三过孔h23与所述第二电压线v2耦接。
235.在具体实施时，第三电容c3的极板在基底上的正投影与第二电压线v2在基底上的正投影至少部分重叠，以节省占用的横向的空间。
236.在本发明至少一实施例中，如图1、图6-图11所示，所述移位寄存器单元还包括第一输出电路、第二输出电路和第二个第一电压线v12；所述第一输出电路包括第一输出晶体管t10，所述第二输出电路包括第二输出晶体管t11；所述第一输出晶体管t10和所述第二输出晶体管t11位于所述第二电压线v2与第二个第一电压线v12之间，所述第二个第一电压线v12位于所述第二电压线v2靠近显示区域的一侧。
237.在具体实施时，所述第一输出晶体管和所述第二输出晶体管设置于第二电压线v2与第二个第一电压线v12之间，并v12设置于v2靠近显示区域的一侧。
238.在本发明至少一实施例中，所述第一输出晶体管t10和所述第二输出晶体管t11位于所述第二电压线v2与第二个第一电压线v12之间指的可以是：所述第一输出晶体管t10在所述基底上的正投影和所述第二输出晶体管t11在所述基底上的正投影，位于所述第二电压线v2在所述基底上的正投影与第二个第一电压线v12在所述基底上的正投影之间；
239.所述第二个第一电压线v12位于所述第二电压线v2靠近显示区域的一侧指的可以是：所述第二个第一电压线v12在所述基底上的正投影，位于所述第二电压线v2在所述基底上的正投影靠近显示区域的一侧。
240.可选的，如图1、图6-图11所示，所述移位寄存器单元还包括信号输出线e1、第二储能电路和第三储能电路；所述第二储能电路包括第二电容c2，所述第三储能电路包括第三电容c3；所述第二电容c2的第一极板c2b与第二导电连接部l2耦接；
241.所述第一输出晶体管t10的有源层和所述第二输出晶体管t11的有源层由一个连续的半导体层形成，该半导体层沿第一方向延伸；
242.所述第一输出晶体管t10的第一电极与所述第二输出晶体管t11的第二电极耦接，所述第一输出晶体管t10的第一电极与第十八导电连接部l18耦接，所述第十八导电连接部l18通过第二十四过孔h24与所述信号输出线e1耦接；
243.所述第一输出晶体管t10的第二电极d10与所述第二个第一电压线v12耦接；
244.所述第二输出晶体管t11的第一电极s11与所述第二电压线v2耦接；
245.所述第一输出晶体管t10的栅极与第二导电连接部l2耦接，所述第二输出晶体管t11的栅极与第三电容c3的第一极板c3a耦接。
246.在图6-图11所示的至少一实施例中，t10的第一电极与t11的第二电极一体化形成，l18与t10的第一电极一体化形成，d10与v12一体化形成，s11与v2一体化形成，t10的栅极与l2一体化形成，t11的栅极与c3a一体化形成。
247.在本发明至少一实施例中，第一输出晶体管t10和第二输出晶体管t11设置于第二电压线v2与第二个第二电压线v12之间，方便t10的第二电极与v12耦接，方便t11的第一电极与v2耦接。
248.如图6-图11所示，v12设置于v2靠近显示区域的一侧。
249.如图6和图8所示，在本发明至少一实施例中，t10的栅极可以包括第一个第一输出栅极图形g101和第二个第一输出栅极图形g102；t11的栅极可以包括第一个第二输出栅极图形g111和第二个第二输出栅极图形g112；
250.g111、g112、g101和g102沿第一方向依次排列；
251.g111、g112、g101和g102都沿第二方向延伸；
252.g101和g102相互耦接，g111和g112相互耦接。
253.所述第二输出晶体管t11的第二电极包括第一个第二电极图形d112；所述第一输出晶体管t10的第一电极包括相互耦接的第一个第一电极图形s101和第二个第一电极图形s102；
254.s101复用为所述第二输出晶体管t11的第二电极包括的第二个第二电极图形，以使得t10的第一电极与t11的第二电极耦接。
255.在图6-图11所示的至少一实施例中，g101与g102一体化形成，g111和g112一体化形成，d112、s101和s102一体化形成。
256.在具体实施时，所述第一输出晶体管的有源层可以包括沿第一方向相对设置的至少两个第一输出导电部分和至少一个第一输出沟道部分；每一所述第一输出沟道部分设置于两相邻的第一输出导电部分之间；
257.所述第一输出沟道部分与所述第一输出栅极图形一一对应，每个所述第一输出沟道部分在所述基底上的正投影，均位于对应的所述第一输出栅极图形在所述基底上的正投影内。
258.如图7所示，标号为1011的为第一个第一输出导电部分，标号为1012的为第二个第一输出导电部分，标号为1013的为第三个第一输出导电部分，标号为1021的为第一个输出沟道部分，标号为1022的为第二个输出沟道部分；
259.标号为1111的为第一个第二输出导电部分，标号为1112的为第二个输出导电部分，标号为1121的为第一个第二输出沟道部分，标号为1122的为第二个第二沟道部分。
260.如图6-图11所示，d112通过第二十五过孔h25与第一个第二输出导电部分1111耦接，s11通过第二十六过孔h26与第二个第二输出导电部分1112耦接，s101通过第二十七过孔h27与第一个第一输出导电部分1011耦接，d10通过第二十八过孔h28与第二个第一输出导电部分1012耦接，s102通过第二十九过孔h29与第三个第一输出导电部分1013耦接。
261.在本发明至少一实施例中，如图1、图6-图11所示，所述移位寄存器单元包括第一个第一电压线v11、第二个第一电压线v12、第二电压线v2、第一时钟信号线cb、第二时钟信号线ck、信号输出线e1、第一电容c1、第二电容c2、第三电容c3、第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第九晶体管t9、第一输出晶体管t10和第二输出晶体管t11；
262.所述第一晶体管t1的栅极g1与所述第一个第一电压线v11耦接，所述第一晶体管t1的第一电极与所述第二电容c2的第一极板c2a耦接，所述第一晶体管t1的第二电极与所
述第二晶体管t2的栅极g2耦接；
263.所述第二晶体管t2的栅极g2与所述第一晶体管t1的第二电极耦接；
264.所述第二电容c2的第二极板c2b与所述第一时钟信号线cb耦接；
265.所述第三晶体管t3的第一电极与所述第一个第一电压线v11耦接，所述第三晶体管t3的第二电极与所述第二晶体管t2的第二电极d2耦接；
266.所述第三晶体管t3的栅极g3与所述第二晶体管t2的第一电极耦接；
267.所述第四晶体管t4的栅极g4与所述第二时钟信号线cb耦接；所述第四晶体管t4的第二电极与第五晶体管t5的第二电极耦接；所述第五晶体管t5的第一电极与所述第六晶体管t6的第二电极耦接；所述第六晶体管t6的第一电极与所述第二电压线v2耦接；
268.所述第五晶体管t5的栅极g5与所述第一时钟信号线cb耦接，所述第三晶体管t3的第二电极与所述第六晶体管t6的栅极g6耦接；
269.所述第八晶体管t8的第一电极与所述第二电压线v2耦接，所述第七晶体管t7的第一电极与所述第一电容c1的第二极板c1b耦接，所述第一电容c1的第一极板c1a与所述第六晶体管t6的栅极g6耦接；所述第七晶体管t7的第二电极与所述第八晶体管t8的第二电极耦接；
270.所述第八晶体管t8的栅极g8与所述第一晶体管t1的第二电极耦接，所述第七晶体管t7的栅极g7与所述第五晶体管t5的栅极g5耦接；
271.所述第九晶体管t9的第一电极与所述第七晶体管t7的栅极g7耦接，所述第九晶体管t9的第二电极与所述第一电容c1的第二极板c1b耦接；所述第九晶体管t9的栅极g9与所述第一电容c1的第一极板c1b耦接；
272.所述第三电容c3的第一极板c3a与所述第八晶体管t8的第二电极耦接，所述第三电容c3的第二极板c3b与所述第二电压线v2耦接；
273.所述第一输出晶体管t10的第一电极与所述第二输出晶体管t11的第二电极耦接，所述第二输出晶体管t11的第二电极与所述信号输出线e1耦接，所述第一输出晶体管t10的第二电极d10与所述第二个第一电压线v12耦接，所述第二输出晶体管t11的第一电极s11与所述第二电压线v2耦接；所述第一输出晶体管t10的栅极与所述第一晶体管t1的第一电极耦接，所述第二输出晶体管t11的栅极与所述第三电容c3的第一极板c3b耦接；
274.所述第三电容c3的第一极板c3a在基底上的正投影、所述第三电容c3的第二极板c3b在基底上的正投影，以及，所述第二电压线v2在所述基底上的正投影至少部分重叠。
275.如图6-图11所示，所述第一晶体管t1、所述第四晶体管t4、所述第五晶体管t5、所述第六晶体管t6、所述第七晶体管t7、所述第八晶体管t8、所述第九晶体管t9和所述第一电容c1设置于所述第一个第一电压线v11和所述第二电压线v2之间，所述第二晶体管t2、所述第三晶体管t3和所述第二电容c2设置于所述第一个第二电压线v12与第一时钟信号线cb之间；
276.所述第一时钟信号线cb和所述第二时钟信号线ck设置于所述第一个第一电压线v11远离所述第二电压线v2的一侧；
277.所述第一输出晶体管t10和所述第二输出晶体管t11设置于所述第二电压线v2与所述第二个第一电压线v12之间；所述第二个第一电压线v12设置于所述第二电压线v2远离所述第一个第一电压线v11的一侧。
278.如图6-图11所示，所述第四晶体管t4、所述第五晶体管t5和所述第六晶体管t6沿第一方向依次排列；
279.所述第八晶体管t8、所述第七晶体管t7和所述第一电容c1沿第一方向依次排列；
280.所述第八晶体管t8、所述第四晶体管t4和所述第三晶体管t3沿第二方向依次排列；
281.所述第一电容c1、所述第一晶体管t1和所述第二晶体管t2沿第二方向依次排列；
282.所述第一时钟信号线cb的至少部分、所述第二时钟信号线ck的至少部分、所述第一个第一电压线v11的至少部分、所述第二个第一电压线v12的至少部分和所述第二电压线v2的至少部分沿第一方向延伸。
283.在本发明至少一实施例中，所述第一晶体管t1、所述第四晶体管t4、所述第五晶体管t5、所述第六晶体管t6、所述第七晶体管t7、所述第八晶体管t8、所述第九晶体管t9和所述第一电容c1设置于所述第一个第一电压线v11和所述第二电压线v2之间指的可以是：所述第一晶体管t1在所述基底上的正投影、所述第四晶体管t4在所述基底上的正投影、所述第五晶体管t5在所述基底上的正投影、所述第六晶体管t6在所述基底上的正投影、所述第七晶体管t7在所述基底上的正投影、所述第八晶体管t8在所述基底上的正投影、所述第九晶体管t9在所述基底上的正投影和所述第一电容c1在所述基底上的正投影，设置于所述第一个第一电压线v11在所述基底上的正投影和所述第二电压线v2在所述基底上的正投影之间；
284.所述第二晶体管t2、所述第三晶体管t3和所述第二电容c2设置于所述第一个第二电压线v12与第一时钟信号线cb之间指的可以是：所述第二晶体管t2在所述基底上的正投影、所述第三晶体管t3在所述基底上的正投影和所述第二电容c2在所述基底上的正投影，设置于所述第一个第二电压线v12在所述基底上的正投影与第一时钟信号线cb在所述基底上的正投影之间；
285.所述第一时钟信号线cb和所述第二时钟信号线ck设置于所述第一个第一电压线v11远离所述第二电压线v2的一侧指的可以是：所述第一时钟信号线cb在所述基底上的正投影和所述第二时钟信号线ck在所述基底上的正投影，设置于所述第一个第一电压线v11在所述基底上的正投影远离所述第二电压线v2在所述基底上的正投影的一侧；
286.所述第一输出晶体管t10和所述第二输出晶体管t11设置于所述第二电压线v2与所述第二个第一电压线v12之间指的可以是：所述第一输出晶体管t10在所述基底上的正投影和所述第二输出晶体管t11在所述基底上的正投影，设置于所述第二电压线v2在所述基底上的正投影与所述第二个第一电压线v12在所述基底上的正投影之间；
287.所述第二个第一电压线v12设置于所述第二电压线v2远离所述第一个第一电压线v11的一侧指的可以是：所述第二个第一电压线v12在所述基底上的正投影，设置于所述第二电压线v2在所述基底上的正投影远离所述第一个第一电压线v11在所述基底上的正投影的一侧。
288.可选的，本发明至少一实施例所述显示基板还可以包括设置于所述基底的显示区域上的多行像素电路，所述像素电路包括发光控制端；
289.所述移位寄存器单元与至少一行所述像素电路对应；
290.所述移位寄存器单元包括信号输出线，所述移位寄存器单元的信号输出线与所述
至少一行像素电路的发光控制端耦接，用于为所述至少一行像素电路的发光控制端提供发光控制信号。
291.在制作本发明至少一实施例所述的显示基板时，首先在基底上设置半导体材料层，对所述半导体材料层内进行构图工艺，以形成各晶体管的有源层；所述有源层的示意图如图7所示；
292.在所述有源层背向所述基底的一面制作第一栅绝缘层；
293.在所述第一栅绝缘层背向所述有源层的一面，制作第一栅金属层，对所述第一栅金属层进行构图工艺，如图8所示，形成移位寄存器单元包括的各晶体管的栅极，各电容的第一极板和用于导电连接的图形；
294.以所述各晶体管的栅极为掩膜，对有源层中未被所述栅极覆盖的部分进行掺杂，使得所述有源层中未被所述栅极覆盖的部分形成为导电部分，所述有源层中被所述栅极覆盖的部分形成为沟道部分；所述导电部分用作第一电极或第二电极；或者，所述导电部分与第一电极或第二电极耦接；
295.在所述第一栅金属层背向所述基底的一面，制作第二栅绝缘层；
296.在所述第二栅绝缘层背向第一栅金属层的一面设置第二栅金属层，对所述第二栅金属层进行构图工艺，如图9所示，以形成信号输出线，以及，所述移位寄存器单元中的各电容的第二极板；在所述第二栅金属层背向所述第二栅绝缘层的一面设置绝缘层；
297.如图10所示，在设置了有源层、第一栅绝缘层、第一栅金属层、第二栅绝缘层、第二栅金属层和绝缘层的基底上，设置多个过孔；
298.在所述绝缘层背向所述第二栅金属层的一面设置源漏金属层，对所述源漏金属层进行构图工艺，如图11所示，形成起始信号线estv、第一时钟信号线cb、第二时钟信号线ck、第一个第一电压线v11、第二个第一电压线v12、二电压线v2、第一输出晶体管t10的第一电极、第一输出晶体管t10的第二电极、第二输出晶体管t11的第一电极、第二输出晶体管t11的第二电极，以及，用于导电连接的图形。
299.本发明至少一实施例所述的显示装置包括本发明至少一实施例所述的显示基板。
300.本发明至少一实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
301.除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
302.可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
303.在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
304.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。