半导体封装的制作方法

1.一些示例实施方式涉及半导体封装和/或制造半导体封装的方法。更具体地，一些示例实施方式涉及包括使用穿透硅通路堆叠的半导体芯片的半导体封装和/或其制造方法。


背景技术：

2.高带宽存储器(hbm)装置可以包括垂直堆叠的存储器管芯(芯片)。存储器管芯可以通过诸如贯穿硅通路(tsv)的穿透电极彼此电连接。当实现宽带存储器封装产品时，可以应用片上芯片工艺技术，并且数据输入/输出(i/o)的数量可以增加以提高存储性能。然而，输入/输出贯穿硅通路的数量可能是增加i/o通道数量的重要因素，但是由于由i/o驱动器电路占据的空间，可能难以减小贯穿硅通路的节距。


技术实现要素：

3.一些示例实施方式提供了一种具有改善的输入/输出接口的半导体封装。
4.一些示例实施方式提供了一种制造半导体封装的方法。
5.根据一些示例实施方式，一种半导体封装包括顺序地一个堆叠在另一个上的第一、第二、第三和第四半导体芯片。第一、第二、第三和第四半导体芯片中的每个包括在第一方向上交替布置的第一组接合焊盘和第二组接合焊盘以及分别选择性地连接到第一组接合焊盘的输入/输出(i/o)电路。第一、第二和第三半导体芯片中的每个包括电连接到第一组接合焊盘的第一组贯穿电极和电连接到第二组接合焊盘的第二组贯穿电极。
6.根据一些示例实施方式，一种半导体封装包括顺序地一个堆叠在另一个上的第一、第二、第三和第四半导体芯片。第一、第二和第三半导体芯片中的每个包括在第一方向上交替布置的第一组贯穿电极和第二组贯穿电极以及分别选择性地连接到第一组贯穿电极的输入/输出(i/o)电路。第一半导体芯片和第三半导体芯片的第一组贯穿电极分别电连接到第二半导体芯片的第二组贯穿电极，并且第一半导体芯片和第三半导体芯片的第二组贯穿电极分别电连接到第二半导体芯片的第一组贯穿电极。
7.根据一些示例实施方式，一种半导体封装包括顺序地一个堆叠在另一个上并且通过导电连接构件彼此电连接的第一、第二、第三和第四半导体芯片。第一、第二、第三和第四半导体芯片中的每个包括：彼此相反的第一表面和第二表面；在第一表面上沿第一方向交替布置的第一组接合焊盘和第二组接合焊盘；以及分别选择性地连接到第一组接合焊盘的输入/输出(i/o)电路。第一、第二和第三半导体芯片中的每个进一步包括：第一组贯穿电极，电连接到第一组接合焊盘；以及第二组贯穿电极，电连接到第二组接合焊盘。第一半导体芯片和第三半导体芯片的第一组接合焊盘分别电连接到第二半导体芯片和第四半导体芯片的第二组接合焊盘，第一半导体芯片和第三半导体芯片的第二组接合焊盘分别电连接到第二半导体芯片和第四半导体芯片的第一组接合焊盘。
8.根据一些示例实施方式，一种半导体封装可以包括顺序地一个堆叠在另一个上的
第一、第二、第三和第四半导体芯片。第一、第二和第三半导体芯片中的每个可以包括在第一方向上交替布置的第一组贯穿电极和第二组贯穿电极。第一组贯穿电极可以分别选择性地连接到每个半导体芯片的i/o电路。第二组贯穿电极可以不连接到i/o电路。
9.由于第二组贯穿电极未连接至i/o电路，所以可以不在其中形成第二组贯穿电极的区域周围提供额外的i/o电路区域。因此，可以减小数据输入/输出(i/o)贯穿电极之间的节距。因此，半导体封装可以提供具有更大量贯穿硅通路的输入/输出(tsv i/o)结构，从而实现宽带接口。
附图说明
10.通过以下结合附图进行的详细说明，将更清楚地理解一些示例实施方式。图1至图25表示如在这里描述的非限制性示例实施方式。
11.图1是示出根据一些示例实施方式的半导体封装的截面图。
12.图2是图1中的部分“a”的放大截面图。
13.图3是沿图1中的线i-i'截取的截面图。
14.图4是示出图1的半导体封装中的数据输入/输出(i/o)信号的传输路径的截面图。
15.图5是示出根据比较实施方式的半导体封装中的数据输入/输出(i/o)信号的传输路径的截面图。
16.图6至图17是示出根据一些示例实施方式的制造半导体封装的方法的视图。
17.图18是示出根据一些示例实施方式的半导体封装的截面图。
18.图19是示出图18的半导体封装中的数据输入/输出(i/o)信号的传输路径的截面图。
19.图20至图25是示出根据一些示例实施方式的制造半导体封装的方法的视图。
具体实施方式
20.下文中，将参照附图详细说明一些示例实施方式。
21.将理解，元件和/或其性质在这里可以表述为与其他元件“相同”或“相等”，还将进一步理解，在这里表述为与其他元件“等同”、“相同”或“相等”的元件和/或其性质可以与其他元件和/或其性质“等同”、“相同”或“相等”或“基本等同”、“基本相同”或“基本相等”。与其它元件和/或其性质“基本等同”、“基本相同”或“基本相等”的元件和/或其性质将被理解为包括在制造公差和/或材料公差内与其它元件和/或其性质等同、相同或相等的元件和/或其性质。与其它元件和/或其性质等同或基本等同和/或相同或基本相同的元件和/或其性质可以在结构上相同或基本相同，在功能上相同或基本相同，和/或在组成上相同或基本相同。
22.将理解，在这里被描述为“基本”相同和/或等同的元件和/或其性质包含具有等于或小于10％的相对差值的元件和/或其性质。此外，不管元件和/或其性质是否被修饰为“基本”，将理解，这些元件和/或其性质应被解释为包括围绕所述及的元件和/或其性质的制造或操作公差(例如，
±
10％)。
23.图1是示出根据一些示例实施方式的半导体封装的截面图。图2是示出图1中的部分“a”的放大截面图。图3是沿着图1中的线i-i'截取的截面图。
24.参照图1至图3，半导体封装10可以包括堆叠的半导体芯片。半导体封装10可以包括基底芯片(也可以被称为基底基板)100、顺序堆叠在基底芯片100上的第一至第四半导体芯片200a、200b、200c和/或200d、和/或覆盖第一至第四半导体芯片200a、200b、200c和/或200d的在基底芯片100上的模制构件300。此外，半导体封装10可以进一步包括第一至第四导电连接构件280a、280b、280c和/或280d，用于基底芯片100和第一至第四半导体芯片200a、200b、200c和/或200d之间的电连接。
25.在该实施方式中，第一至第四半导体芯片200a、200b、200c和/或200d可以彼此基本相同或相似。因此，相同或相似的附图标记将用于指代相同或相似的元件，并且将省略关于以上元件的任何进一步的重复说明。
26.基底芯片100和第一至第四半导体芯片200a、200b、200c和/或200d可以堆叠在封装基板(诸如印刷电路板(pcb)、中介层等)上。在该实施方式中，示例性地示出了包括五个堆叠的半导体管芯(芯片)100、200a、200b、200c和200d的作为多芯片封装的半导体封装，因此，其不限于此。
27.例如，半导体封装10可以包括高带宽存储器(hbm)装置。高带宽存储器(hbm)封装可以具有宽带接口，用于比处理器芯片更快的数据交换。hbm封装可以具有输入/输出(tsv i/o)结构，该结构具有大量的贯穿硅通路(tsv)以实现宽带接口。需要支持hbm封装的处理器芯片可以是中央处理单元(cpu)、图形处理单元(gpu)、微处理器、微控制器或应用处理器(ap)、包括数字信号处理核心和用于信号交换的接口的专用集成电路(asic)芯片等。
28.半导体封装10可以包括彼此顺序堆叠的作为缓冲器管芯的基底芯片100和作为存储器管芯的第一至第四半导体芯片200a、200b、200c和/或200d。第一至第四半导体芯片200a、200b、200c和/或200d可以通过诸如贯穿硅通路(tsv)的贯穿电极彼此电连接。存储器管芯可以包括存储器装置，缓冲器管芯可以包括用于控制存储器装置的控制器。
29.基底芯片100可以具有彼此相反的上表面102和下表面104。用于与第一半导体芯片200a电连接的基板焊盘110可以提供在基底芯片100的上表面102上。用于与外部装置电连接的外部连接焊盘400可以提供在基底基板100的下表面104上。
30.第一半导体芯片200a可以包括第一基板210a、第一前绝缘层230a、多个第一接合焊盘240a、多个第一贯穿电极250a和/或多个第二接合焊盘270a。另外，第一半导体芯片200a可以进一步包括分别提供在第一接合焊盘240a上的第一导电连接构件280a。第一半导体芯片200a可以经由第一导电连接构件280a安装在基底芯片100上。例如，第一导电连接构件280a可以包括诸如焊料凸块的导电凸块。
31.第一基板210a可以具有彼此相反的第一表面212a和第二表面214a。第一表面可以是有源表面，第二表面可以是非有源表面。电路图案和/或单元可以形成在第一基板210a的第一表面212a中。例如，第一基板210a可以是单晶硅基板。电路图案可以包括晶体管、电容器、二极管等。电路图案可以构成电路元件。因此，第一半导体芯片200a可以是包括形成在其中的多个电路元件的半导体装置。
32.第一前绝缘层230a可以在第一表面212a(例如，第一基板210a的有源表面)上提供作为绝缘夹层。第一前绝缘层230a可以包括多个绝缘层和在绝缘层中的布线。第一接合焊盘240a可以提供在第一前绝缘层230a的最外面的绝缘层中。
33.第一贯穿电极(贯穿硅通路，tsv)250a可以提供成从第一基板210a的第一表面
212a到第二表面214a穿透第一基板210a。第一贯穿电极250a的第一端部可以接触第一前绝缘层的布线。然而，它可以不限于此，例如，第一贯穿电极250a可以被提供为穿透第一前绝缘层并直接接触第一接合焊盘240a。
34.第一背侧绝缘层260a(如图8所示)可以提供在第二表面214a上，例如第一基板210a的背侧表面上。第二接合焊盘270a可以提供在第一背侧绝缘层260a中。第二接合焊盘270a可以布置在第一贯穿电极250a的暴露表面上。因此，第一接合焊盘240a和第二接合焊盘270a可以通过第一贯穿电极250a彼此电连接。
35.第一接合焊盘240a和第二接合焊盘270a可以布置在第一半导体芯片的上表面和下表面上的相应焊盘阵列中，第一贯穿电极250a可以在第一基板210a中提供为布置成阵列。第一贯穿电极250a的通路阵列可以被设计成对应于第一接合焊盘240a和第二接合焊盘270a的焊盘阵列。
36.第一贯穿电极250a可以包括在第一方向上交替布置的第一组贯穿电极252a和/或第二组贯穿电极253a。第一组贯穿电极252a可以布置成在第一方向上彼此间隔开。第二组贯穿电极253a可以布置成在第一方向上彼此间隔开。第二组贯穿电极253a中的每个或者一个或更多个可以布置在彼此相邻的第一组贯穿电极252a之间。第一贯穿电极250a可以被布置成在第一方向上彼此间隔开相同的距离。
37.第一接合焊盘240a可以包括分别电连接到第一组贯穿电极252a的第一组接合焊盘242a和/或分别电连接到第二组贯穿电极253a的第二组接合焊盘243a。第一组接合焊盘242a和第二组接合焊盘243a可以在第一方向上交替地布置。
38.第二接合焊盘270a可以包括分别电连接到第一组贯穿电极252a的第一组接合焊盘272a和/或分别电连接到第二组贯穿电极253a的第二组接合焊盘273a。第一组接合焊盘272a和第二组接合焊盘273a可以在第一方向上交替地布置。
39.第一组贯穿电极252a和/或第二组贯穿电极253a中的每个或一个或更多个可以用作数据信号通过其传输的输入/输出(i/o)路径的一部分。分别通过第一组贯穿电极252a和/或第二组贯穿电极253a彼此电连接的第一和/或第二接合焊盘240a和270a可以用作数据输入/输出(i/o)焊盘。
40.第一组贯穿电极252a和/或第一组接合焊盘242a和/或272a可以选择性地连接到i/o电路218a。第二组贯穿电极253a和/或第二组接合焊盘243a和/或273a可以不连接到i/o电路。第一半导体芯片200a可以进一步包括能够将i/o电路218a从第一组贯穿电极252a和第一组接合焊盘242a和272a电分离的熔丝部分215a(图9所示)。例如，熔丝部分可以包括可编程熔丝或反熔丝。因此，i/o电路218a可以通过熔丝部分选择性地连接到第一组贯穿电极252a和/或第一组连接焊盘242a和/或272a或从其断开。
41.第二半导体芯片200b可以包括第二基板210b、第二前绝缘层230b、多个第三接合焊盘240b、多个第二贯穿电极250b和/或多个第四接合焊盘270b。此外，第二半导体芯片200b可以进一步包括分别提供在第三接合焊盘240b上的第二导电连接构件280b。第二半导体芯片200b可以经由第二导电连接构件280b安装在第一半导体芯片200a上。例如，第二导电连接构件280b可以包括诸如焊料凸块的导电凸块。此外，第二基板210b可以具有彼此相反的第一表面212b和第二表面214b。
42.如图2和图3所示，第二贯穿电极250b可以包括在第一方向d1上交替布置的第一组
贯穿电极252b和/或第二组贯穿电极253b。第一组贯穿电极252b可以布置成在第一方向d1上彼此间隔开。第二组贯穿电极253b可以布置成在第一方向d1上彼此间隔开。第二组贯穿电极253b中的每个或者一个或更多个可以布置在彼此相邻的第一组贯穿电极252b之间。
43.例如，第一组的相邻贯穿电极252b之间的距离(中点之间)2l可等于第二组的相邻贯穿电极253b之间的距离2l。彼此相邻的第一组的贯穿电极252b和第二组的贯穿电极253b之间的距离l可以是第一组的相邻贯穿电极252b之间的距离2l的一半。
44.第三接合焊盘240b可以包括分别电连接到第一组贯穿电极252b的第一组接合焊盘242b和/或分别电连接到第二组贯穿电极253b的第二组接合焊盘243b。第一组接合焊盘242b和第二组接合焊盘243b可以在第一方向d1上交替地布置。
45.第四接合焊盘270b可以包括分别电连接到第一组贯穿电极252b的第一组接合焊盘272b和/或分别电连接到第二组贯穿电极253b的第二组接合焊盘273b。第一组接合焊盘272b和第二组接合焊盘273b可以在第一方向d1上交替地布置。
46.在一些示例实施方式中，电路图案216b可以包括用于传输数据信号的输入/输出(i/o)电路218b和/或与i/o电路218b相关联的静电放电电路219b。第一组贯穿电极252b和/或第二组贯穿电极253b中的每个或者一个或更多个可以用作数据信号通过其传输的输入/输出(i/o)路径的一部分。第三接合焊盘240b和第四接合焊盘270b可以分别通过第一组贯穿电极252b和第二组贯穿电极253b彼此电连接，并且可以用作输入/输出(i/o)焊盘。
47.尽管图中未示出，但是第二半导体芯片可以进一步包括用于传输控制信号(诸如地址和命令)的控制信号贯穿电极和/或电连接至控制信号贯穿电极的控制信号焊盘。
48.在一些示例实施方式中，第一组贯穿电极252b和/或第一组接合焊盘242b和272b可以选择性地连接到i/o电路218b。第二组贯穿电极253b和/或第二组接合焊盘243b和/或273b可以不连接到i/o电路。电路图案216b可以进一步包括能够将i/o电路218b从第一组贯穿电极252b和/或第一组接合焊盘242b和/或272b电分离的熔丝部分215b。例如，熔丝部分可以包括可编程熔丝和/或反熔丝。因此，i/o电路218b可以通过熔丝部分选择性地连接到第一组贯穿电极252b和/或第一组连接焊盘242b和/或272b或从其断开。
49.此外，如图2所示，第二前绝缘层230b可以包括第三绝缘夹层220b和/或第四绝缘夹层222b。第三绝缘夹层220b可以在其中包括多条下布线217b，并且第四绝缘夹层222b可以在其中包括多条金属布线226b。衬垫层251b可以提供在第二贯穿电极250b的外表面上。
50.如图3所示，其中形成有i/o电路218b和/或静电放电电路219b的第二区域r2可以提供在其中形成有第一组贯穿电极252b的第一区域r1周围。第一区域r1可以是tsv区域，第二区域r2可以是i/o电路区域。由于第二组贯穿电极253b没有连接到i/o电路，所以可以不在其中形成有第二组贯穿电极253b的区域周围提供额外的i/o电路区域。
51.因此，在布置第一组贯穿电极252b之后，第二组贯穿电极253b可以布置在第一组贯穿电极252b之间，同时保持第一组贯穿电极252b的原始阵列。因此，可以提供具有大量贯穿硅通路的输入/输出(tsv i/o)结构，从而实现宽带接口。
52.就结构形式而言，第二半导体芯片200b可以与第一半导体芯片200a相同。例如，第二半导体芯片200b的贯穿电极的布置和接合焊盘的布置可以与第一半导体芯片200a的贯穿电极的布置和接合焊盘的布置相同。
53.第二半导体芯片200b可以通过第二导电连接构件280b堆叠在第一半导体芯片
200a上。第二半导体芯片200b可以布置在第一半导体芯片200a上，使得第二半导体芯片200b的第三接合焊盘240b面对第一半导体芯片200a的第二接合焊盘270a。
54.在一些示例实施方式中，第二半导体芯片200b可以沿第一方向从第一半导体芯片200a偏移预设(或可选地，给定)间隔(-p)，使得第二半导体芯片200b的第一组贯穿电极252b分别电连接到第一半导体芯片200a的第二组贯穿电极253a，且第二半导体芯片200b的第二组贯穿电极253b分别电连接到第一半导体芯片200a的第一组贯穿电极252a。预设(或者可选地，给定)间隔可以是相邻贯穿电极之间的距离，例如节距。
55.第二半导体芯片200b的第三接合焊盘240b的第一组接合焊盘242b可分别电连接到第一半导体芯片200a的第二接合焊盘270a的第二组接合焊盘273a，第二半导体芯片200b的第三接合焊盘240b的第二组接合焊盘243b可以分别电连接到第一半导体芯片200a的第二接合焊盘270a的第一组接合焊盘272a。
56.第三半导体芯片200c可以包括第三基板210c、第三前绝缘层230c、多个第五接合焊盘240c、多个第三贯穿电极250c和/或多个第六接合焊盘270c。另外，第三半导体芯片200c可以进一步包括分别提供在第五接合焊盘240c上的第三导电连接构件280c。第三半导体芯片200c可以经由第三导电连接构件280c安装在第二半导体芯片200b上。例如，第三导电连接构件280c可以包括诸如焊料凸块的导电凸块。此外，第三基板210c可以具有彼此相反的第一表面212c和第二表面214c。
57.第三贯穿电极250c可以包括在第一方向上交替地布置的第一组贯穿电极252c和/或第二组贯穿电极253c。第一组贯穿电极252c可以布置成在第一方向上彼此间隔开。第二组贯穿电极253c可以布置成在第一方向上彼此间隔开。第二组贯穿电极253c中的每个或者一个或更多个可以布置在彼此相邻的第一组贯穿电极252c之间。
58.第五接合焊盘240c可以包括分别电连接到第一组贯穿电极252c的第一组接合焊盘242c和/或分别电连接到第二组贯穿电极253c的第二组接合焊盘243c。第一组接合焊盘242c和第二组接合焊盘243c可以在第一方向上交替地布置。
59.第六接合焊盘270c可以包括分别电连接到第一组贯穿电极252c的第一组接合焊盘272c和/或分别电连接到第二组贯穿电极253c的第二组接合焊盘273c。第一组接合焊盘272c和第二组接合焊盘273c可以在第一方向上交替地布置。
60.第一组贯穿电极252c和/或第二组贯穿电极253c中的每个或者一个或更多个可以用作通过其传输数据信号的输入/输出(i/o)路径的一部分。分别通过第一组贯穿电极252c和第二组贯穿电极253c彼此电连接的第一接合焊盘240c和第二接合焊盘270c可以用作输入/输出(i/o)焊盘。
61.第一组贯穿电极252c和/或第一组接合焊盘242c和272c可以选择性地连接到i/o电路218c。第二组贯穿电极253c和/或第二组接合焊盘243c和273c可以不连接到i/o电路。第三半导体芯片200c可以进一步包括能够将i/o电路与第一组贯穿电极252c和第一组接合焊盘242c和272c电分离的熔丝部分。例如，熔丝部分可以包括可编程熔丝或反熔丝。因此，i/o电路218c可以通过熔丝部分选择性地连接到第一组贯穿电极252c和第一组连接焊盘242c和272c或从其断开。
62.就结构形式而言，第三半导体芯片200c可以与第二半导体芯片200b相同。例如，第三半导体芯片200c的贯穿电极的布置和接合焊盘的布置可以与第二半导体芯片200b的贯
穿电极的布置和接合焊盘的布置相同。
63.第三半导体芯片200c可以通过第三导电连接构件280c堆叠在第二半导体芯片200b上。第三半导体芯片200c可以布置在第二半导体芯片200b上，使得第三半导体芯片200c的第五接合焊盘240c面对第二半导体芯片200b的第四接合焊盘270b。
64.在一些示例实施方式中，第三半导体芯片200c可以沿第一方向的相反方向从第二半导体芯片200b偏移预设(或可选地，给定)间隔( p)，使得第三半导体芯片200c的第一组贯穿电极252c分别电连接到第二半导体芯片200b的第二组贯穿电极253b，且第三半导体芯片200c的第二组贯穿电极253c分别电连接到第二半导体芯片200b的第一组贯穿电极252b。预设(或者可选地，给定)间隔可以是相邻贯穿电极之间的距离，例如节距。
65.第三半导体芯片200c的第五接合焊盘240c的第一组接合焊盘242c可分别电连接到第二半导体芯片200b的第四接合焊盘270b的第二组接合焊盘273b，且第三半导体芯片200c的第五接合焊盘240c的第二组接合焊盘243c可以分别电连接到第二半导体芯片200b的第四接合焊盘270b的第一组接合焊盘272b。
66.第四半导体芯片200d可以包括第四基板210d、第四前绝缘层230d和/或多个第七接合焊盘240d。另外，第四半导体芯片200d可以进一步包括分别提供在第七接合焊盘240d上的第四导电连接构件280d。第四半导体芯片200d可以经由第四导电连接构件280d安装在第三半导体芯片200c上。例如，第四导电连接构件280d可以包括诸如焊料凸块的导电凸块。此外，第四基板210d可以具有彼此相反的第一表面212d和第二表面214d。
67.第七接合焊盘240d可以包括第一组接合焊盘242d和/或第二组接合焊盘243d。第一组接合焊盘242d和第二组接合焊盘243d可以在第一方向上交替地布置。第七接合焊盘240d可以用作数据输入/输出(i/o)焊盘。第一组接合焊盘242d可以选择性地连接到i/o电路218d。第二组接合焊盘243d可以不连接到i/o电路。
68.第四半导体芯片200d可以进一步包括能够将i/o电路218d从第一组接合焊盘242d电分离的熔丝部分。例如，熔丝部分可以包括可编程熔丝或反熔丝。因此，i/o电路218d可以通过熔丝部分选择性地连接到第一组连接焊盘242d或从其断开。
69.就结构形式而言，第四半导体芯片200d可以与第三半导体芯片200c相同。例如，第四半导体芯片200d的数据输入/输出接合焊盘的布置可以与第三半导体芯片200c的数据输入/输出接合焊盘的布置相同。
70.第四半导体芯片200d可以通过第四导电连接构件280d堆叠在第三半导体芯片200c上。第四半导体芯片200d可以布置在第三半导体芯片200c上，使得第四半导体芯片200d的第七接合焊盘240d面对第三半导体芯片200c的第六接合焊盘270c。
71.在一些示例实施方式中，第四半导体芯片200d可以沿第一方向从第三半导体芯片200c偏移预设(或者可选地，给定)间隔(-p)，使得第四半导体芯片200d的第七接合焊盘240d的第一组接合焊盘242d分别电连接到第三半导体芯片200c的第六接合焊盘270c的第二组接合焊盘273c，并且第四半导体芯片200d的第七接合焊盘240d的第二组接合焊盘243d分别电连接到第三半导体芯片200c的第六接合焊盘270c的第一组接合焊盘272c。预设(或者可选地，给定)间隔可以是相邻贯穿电极之间的距离，例如节距。
72.例如，第一、第二和/或第三贯穿电极250a、250b和250c中的每个或者一个或更多个可以具有第一直径。第一直径可以在3μm至20μm的范围内。第一至第七接合焊盘中的每个
或者一个或更多个可以具有大于第一直径的第二直径。第二直径可以在10μm至25μm的范围内
73.在一些示例实施方式中，模制构件300可以提供在基底芯片100上，以覆盖第一、第二、第三和/或第四半导体芯片200a、200b、200c和200d。模制构件300可以覆盖第一、第二、第三和/或第四半导体芯片200a、200b、200c和200d的侧表面。模制构件300可以覆盖或暴露第四半导体芯片200d的上表面。例如，模制构件300可以包括热固性树脂，诸如环氧模制化合物(emc)材料。
74.此外，半导体封装10可以进一步包括分别设置在外部连接焊盘上的外部连接构件400，用于与提供在基底芯片100的下表面104上的外部装置电连接。外部连接构件可以包括焊料凸块、焊料球等。
75.图4是示出图1的半导体封装中的数据输入/输出(i/o)信号的传输路径的截面图。
76.参照图4，基底芯片100可以通过第一至第三贯穿电极250a、250b和250c中的至少一些来访问半导体封装10的第二、第三和/或第四半导体芯片200b、200c和200d中的任一个，和/或来自第二、第三和/或第四半导体芯片200b、200c和200d的数据输入/输出信号可以通过第一至第三贯穿电极250a、250b和250c中的至少一些传输至基底芯片100。
77.具体地，来自第四半导体芯片200d的i/o电路218d的信号可以通过第三半导体芯片200c的第二组贯穿电极253c、第二半导体芯片200b的第一组贯穿电极252b和第一半导体芯片200a的第二组贯穿电极253a传输至基底芯片100。第三半导体芯片200c的第二组贯穿电极253c、第二半导体芯片200b的第一组贯穿电极252b和第一半导体芯片200a的第二组贯穿电极253a可以用作连接在第四半导体芯片200d的i/o电路218d与基底芯片100之间的i/o信号路径p1。
78.来自第三半导体芯片200c的i/o电路218c的信号可以通过第二半导体芯片200b的第二组贯穿电极253b和第一半导体芯片200a的第一组贯穿电极252a传输至基底芯片100。第二半导体芯片200b的第二组贯穿电极253b和第一半导体芯片200a的第一组贯穿电极252a可以用作连接在第三半导体芯片200c的i/o电路218c和基底芯片100之间的i/o信号路径p2。
79.来自第二半导体芯片200b的i/o电路218b的信号可以通过第一半导体芯片200a的第二组贯穿电极253a传输至基底芯片100。第一半导体芯片200a的第二组贯穿电极253a可以用作连接在第二半导体芯片200b的i/o电路218b与基底芯片100之间的i/o信号路径p3。
80.此外，来自第一半导体芯片200a的i/o电路218a的信号可以通过i/o信号路径p4传输至基底芯片100。
81.每四个在给定行中连续布置的接合焊盘中的仅一个可以被操作以连接至i/o电路，从而限定交错的i/o电路图案。这可以允许基底芯片100与第一至第四半导体芯片200a、200b、200c和200d之间的点对点连接。
82.图5是示出根据比较实施方式的半导体封装中的数据输入/输出(i/o)信号的传输路径的截面图。
83.参照图5，基底芯片500可以通过第一至第三贯穿电极650a、650b和650c中的至少一些来访问第二、第三和第四半导体芯片600b、600c和600d中的任一个，来自第二、第三和第四半导体芯片600b、600c和600d的数据输入/输出信号可以通过第一至第三贯穿电极
650a、650b和650c中的至少一些传输至基底芯片500。
84.具体地，来自第四半导体芯片600d的i/o电路618d的信号可以通过第三半导体芯片600c的第三贯穿电极650c、第二半导体芯片600b的第二贯穿电极650b和第一半导体芯片600a的第一贯穿电极650a传输至基底芯片500。第三半导体芯片600c的第三贯穿电极650c、第二半导体芯片600b的第二贯穿电极650b和第一半导体芯片600a的第一贯穿电极650a可以用作连接在第四半导体芯片600d的i/o电路618d与基底芯片500之间的i/o信号路径。
85.来自第三半导体芯片200c的i/o电路618c的信号可以通过第二半导体芯片600b的第二贯穿电极650b和第一半导体芯片600a的第一贯穿电极650a传输至基底芯片500。第二半导体芯片600b的第二贯穿电极650b和第一半导体芯片600a的第一贯穿电极650a可以用作连接在第三半导体芯片200c的i/o电路618c与基底芯片500之间的i/o信号路径。
86.来自第二半导体芯片600b的i/o电路618b的信号可以通过第一半导体芯片200a的第一贯穿电极650a传输至基底芯片500。第一半导体芯片200a的第一贯穿电极650a可以用作连接在第二半导体芯片600b的i/o电路618b与基底芯片500之间的i/o信号路径。
87.来自第一半导体芯片600a的i/o电路618a的信号可以传输至基底芯片500。
88.此外，第一接合焊盘640a和第二接合焊盘670a可以通过第一贯穿电极650a彼此电连接，第三接合焊盘640b和第四接合焊盘670b可以通过第二贯穿电极650b彼此电连接，第五接合焊盘640c和第六接合焊盘670c可以通过第三贯穿电极650c彼此电连接，第七接合焊盘640d形成在第四半导体芯片600d上。用于与第一半导体芯片600a电连接的基板焊盘510可以提供在基底芯片500的上表面上。用于与外部装置电连接的外部连接焊盘800可以提供在基底芯片500的下表面上。此外，模制构件700可以提供在基底芯片500上。
89.在根据比较实施方式的半导体封装中，可以在基底芯片500与第一至第四半导体芯片600a、600b、600c和600d之间形成点对点连接，如图5所示。然而，根据比较实施方式的半导体封装可以具有其中第一至第三贯穿电极650a、650b和650c连接到同一芯片上的相应i/o电路的结构。此外，根据比较实施方式的半导体封装可以具有这样的结构，其中每个或一个或更多个半导体芯片的接合焊盘连接到同一芯片上的相应i/o电路。
90.在图4所示的半导体封装10中，在其中形成有i/o电路的i/o电路区域提供于在其中形成有第一组贯穿电极的区域周围，而由于第二组贯穿电极未连接至i/o电路，所以可以不在其中形成有第二组贯穿电极的区域周围提供额外的i/o电路区域。相反，根据图5所示的比较实施方式的半导体封装可以仅包括连接到同一芯片上的i/o电路的贯穿电极。也就是，根据图4所示的一些示例实施方式的半导体封装的i/o贯穿电极中的第一组贯穿电极可以连接到同一半导体芯片上的i/o电路，但是i/o贯穿电极中的布置在第一组贯穿电极之间的第二组贯穿电极可以不连接到同一半导体芯片上的任何i/o电路。相反，根据图5所示的比较实施方式的半导体封装的所有i/o贯穿电极可以分别连接到同一半导体芯片上的i/o电路。
91.因此，在根据一些示例实施方式的半导体封装中，由于i/o电路仅被提供为连接到所有i/o贯穿电极当中的一些贯穿电极，所以可以减小i/o电路的空间，从而减小i/o贯穿电极之间的节距。
92.例如，根据图5所示的比较实施方式的半导体封装在给定区域中具有在第一方向上的四个i/o通道，而图4所示的半导体封装10在同一区域中可以具有在第一方向上的至少
两倍(8个)的i/o通道。因此，与根据比较实施方式的半导体封装相比，图4所示的半导体封装10可以提供具有更大数量的贯穿硅通路的输入/输出(tsv i/o)结构，从而实现宽带接口。
93.如上所述，根据一些示例实施方式的半导体封装10可以包括彼此顺序堆叠的第一至第四半导体芯片200a、200b、200c和/或200d，第一、第二和/或第三半导体芯片200a、200b和200c中的每个或者一个或更多个可以包括在第一方向上交替布置的第一组贯穿电极252a、252b、252c和/或第二组贯穿电极253a、253b、253c。第一组贯穿电极可以选择性地连接到每个或一个或更多个半导体芯片的i/o电路。第二组贯穿电极可以不连接到i/o电路。
94.由于第二组贯穿电极未连接至i/o电路，所以可以在其中形成有第二组贯穿电极的区域周围不形成额外的i/o电路区域。因此，可以减小数据输入/输出(i/o)贯穿电极之间的节距。因此，半导体封装10可以提供具有更大量贯穿硅通路的输入/输出(tsv i/o)结构，从而实现宽带接口。
95.在下文，将说明图1中的半导体封装的制造方法。
96.图6至图17是示出根据一些示例实施方式的制造半导体封装的方法的视图。图7和图10是沿着图6中的线ii-ii'截取的截面图。图8是示出图7中的部分“c”的放大截面图。图9是示出图6中的部分“b”的放大平面图。
97.参照图6至图9，首先，可以准备第一晶片w1，其包括形成于其中的多个第一半导体芯片。
98.在一些示例实施方式中，第一晶片w1可以包括第一基板210a、第一前绝缘层230a和/或第一背侧绝缘层260a。另外，第一晶片w1可以包括第一贯穿电极250a，第一贯穿电极250a提供在第一基板210a中并将第一接合焊盘240a和第二接合焊盘270a彼此电连接。
99.第一基板210a可以具有彼此相反的第一表面212a和第二表面214a。第一基板210a可以包括在该处形成电路图案和单元的管芯区域da以及围绕管芯区域da的划线道区域sa。第一基板210a可以通过随后的分割工艺沿着划分第一晶片w1的管芯区域da的划线道区域sa被锯切，以形成单独的半导体芯片。
100.例如，第一基板210a可以包括硅、锗、硅锗和/或iii-v族化合物，例如gap、gaas、gasb等。在一些实施方式中，第一基板210a可以是绝缘体上硅(soi)基板或者绝缘体上锗(goi)基板。
101.电路图案可以包括晶体管、电容器、二极管等。电路图案可以构成电路元件。因此，第一半导体芯片可以是包括形成在其中的多个电路元件的半导体装置。可以通过执行用于在第一基板210a的第一表面212a上制造半导体装置的前道(feol)工艺来形成电路图案。第一基板的在其上执行feol工艺的表面可以被称为第一基板的前表面，与前表面相反的表面可以被称为背侧表面。
102.第一前绝缘层230a可以形成为在第一表面212a(例如，第一基板210a的前表面)上的绝缘夹层。第一前绝缘层230a可以包括多个绝缘层和在绝缘层中的布线。第一接合焊盘240a可以提供在第一前绝缘层230a的最外面的绝缘层中。
103.如图8所示，例如，第一前绝缘层230a可以包括第一绝缘夹层220a和/或第二绝缘夹层222a。
104.第一绝缘夹层220a可以提供在第一基板210a的第一表面212a上，并可以覆盖第一
基板210a的第一表面212a上的电路图案216a。第一绝缘夹层220a可以包括例如硅氧化物和/或低电介质材料。第一绝缘夹层220a可以包括第一绝缘夹层220a中的下布线217a。
105.第二绝缘夹层222a可以包括彼此交替堆叠的缓冲层和绝缘层。例如，缓冲层可以包括硅氮化物、硅碳氮化物(sicn)和/或硅碳氮氧化物(sicon)等。绝缘层可以包括硅氧化物、碳掺杂的硅氧化物和/或硅碳氮化物(sicn)等。
106.第二绝缘夹层222a可以在其中包括多条金属布线226a。例如，第二绝缘夹层222a的金属布线226a可以包括彼此电连接的金属线和/或接触。第一接合焊盘240a可以提供在第二前绝缘层230a的最外面的绝缘层中。第一接合焊盘240a可以通过第二前绝缘层230a的外表面暴露。
107.因此，电路图案216a可以通过下布线和布线电连接到第一接合焊盘240a。
108.第一贯穿电极250a可以穿过第一绝缘夹层220a，并从第一基板210a的第一表面212a延伸至第二表面214a。第一贯穿电极250a可以通过布线226a电连接到第一接合焊盘240a。
109.衬垫层251a可以提供在第一贯穿电极250a的外表面上。衬垫层可以包括硅氧化物和/或碳掺杂的硅氧化物。衬垫层251a可以使第一基板210a和/或第一前绝缘层230a与第一贯穿电极250a电绝缘。
110.第一背侧绝缘层260a可以形成在第二表面214a上，例如第一基板210a的背侧表面上。第二接合焊盘270a可以提供在第一背侧绝缘层260a中。第二接合焊盘270a可以布置在第一贯穿电极250a的暴露表面上。第一背侧绝缘层260a可以包括硅氧化物、碳掺杂的硅氧化物和/或硅碳氮化物(sicn)等。因此，第一接合焊盘240a和第二接合焊盘270a可以通过第一贯穿电极250a彼此电连接。
111.例如，第一贯穿电极250a可以(经由中间工艺)形成为穿过第一绝缘夹层220a并从第一基板210a的第一表面212a延伸至预定(或可选地，给定)深度，第一基板210a的背侧表面，例如第二表面214a可以被研磨，直到第一贯穿电极250a的端部暴露，然后，具有分别电连接到第一贯穿电极250a的暴露端部的第二接合焊盘270a的第一背侧绝缘层260a可以形成在第一基板210a的第二表面214a上。
112.如图8和图9所示，第一接合焊盘240a和第二接合焊盘270a可以布置在第一半导体芯片的上表面和下表面上的相应焊盘阵列中，第一贯穿电极250a可以以阵列布置在第一基板210a的第一区域r1中。第一贯穿电极250a的通路阵列可以被设计成对应于第一接合焊盘240a和第二接合焊盘270a的焊盘阵列。
113.第一贯穿电极250a可以包括在第一方向d1上交替布置的第一组贯穿电极252a和/或第二组贯穿电极253a。第一组贯穿电极252a可以布置成在第一方向d1上彼此间隔开。第二组贯穿电极253a可以布置成在第一方向d1上彼此间隔开。第二组贯穿电极253a中的每个或者一个或更多个可以布置在彼此相邻的第一组贯穿电极252a之间。尽管图中未示出，但是第一贯穿电极可以包括在垂直于第一方向d1的第二方向d2上交替布置的第一和/或第二组贯穿电极。
114.例如，第一组的相邻贯穿电极252a之间的距离2l可以等于第二组的相邻贯穿电极253a之间的距离2l。彼此相邻的第一组的贯穿电极252a和第二组的贯穿电极253a之间的距离l可以是第一组的相邻贯穿电极252a之间的距离2l的一半。
115.第一接合焊盘240a可以包括分别电连接到第一组贯穿电极252a的第一组接合焊盘242a和/或分别电连接到第二组贯穿电极253a的第二组接合焊盘243a。第一组接合焊盘242a和第二组接合焊盘243a可以在第一方向d1上交替地布置。
116.第二接合焊盘270可以包括分别电连接到第一组贯穿电极252a的第一组接合焊盘272a和/或分别电连接到第二组贯穿电极253a的第二组接合焊盘273a。第一组接合焊盘272a和第二组接合焊盘273a可以在第一方向d1上交替地布置。
117.在一些示例实施方式中，电路图案216a可以包括用于传输数据信号的输入/输出(i/o)电路218a和与i/o电路218a相关联的静电放电电路219a。第一组贯穿电极252a和/或第二组贯穿电极253a中的每个或者一个或更多个可以用作数据信号通过其传输的输入/输出(i/o)路径的一部分。分别通过第一组贯穿电极252a和第二组贯穿电极253a彼此电连接的第一接合焊盘240a和第二接合焊盘270a可以用作输入/输出(i/o)焊盘。
118.尽管图中未示出，但是第一半导体芯片可以进一步包括用于传输控制信号(诸如地址和命令)的控制信号贯穿电极以及电连接至控制信号贯穿电极的控制信号焊盘。
119.在一些示例实施方式中，第一组贯穿电极252a和/或第一组接合焊盘242a和/或272a可以选择性地连接至i/o电路218a。第二组贯穿电极253a和/或第二组接合焊盘243a和/或273a可以不连接到i/o电路。电路图案216a可以进一步包括能够将i/o电路218a与第一组贯穿电极252a和第一组接合焊盘242a和272a电分离的熔丝部分215a。例如，熔丝部分可以包括可编程熔丝或反熔丝。因此，i/o电路218a可以通过熔丝部分选择性地连接到第一组贯穿电极252a和第一组连接焊盘242a和272a或从其断开。
120.如图9所示，在其中形成有i/o电路218a和/或静电放电电路219a的第二区域r2可以提供于在其中形成有第一组贯穿电极252a的第一区域r1周围。第一区域r1可以是tsv区域，第二区域r2可以是i/o电路区域。由于第二组贯穿电极253a没有连接到i/o电路，所以可以不在其中形成有第二组贯穿电极253a的区域周围提供额外的i/o电路区域。
121.因此，在布置第一组贯穿电极252a后，第二组贯穿电极253a可以布置在第一组贯穿电极252a之间，同时保持第一组贯穿电极252a的阵列不变。因此，可以提供具有大量贯穿硅通路的输入/输出(tsv i/o)结构，从而实现宽带接口。
122.参照图10，第一导电连接构件280a可以形成在第一基板210a的第一表面212a上的第一接合焊盘240a上。
123.具体地，可以在第一基板210a的第一表面212a上的第一接合焊盘240a上形成籽晶层，可以形成具有暴露部分籽晶层的开口的光致抗蚀剂图案，可形成导电材料以填充光致抗蚀剂图案的开口，可以去除光致抗蚀剂图案，然后，可以执行回流工艺以形成作为第一导电连接构件280a的凸块。例如，可以通过电镀工艺在籽晶层上形成导电材料。可选地，凸块可以通过丝网印刷工艺和/或沉积工艺等形成。第一导电连接构件可以包括焊料凸块。
124.参照图11，可以沿划线道区域sa切割第一晶片w1，以形成单独的第一半导体芯片200a。
125.参照图12，可以使用基板支撑系统wss将第一半导体芯片200a堆叠在基底基板100上。在使用粘合膜将基底基板100附接到载体基板之后，可以将第一半导体芯片200a堆叠在基底基板100上。
126.基底基板100可以包括在其中集成电路被集成的半导体管芯区域。基底基板100可
以包括用作控制存储器装置的处理器的缓冲管芯。可选地，基底基板100可以包括具有用于与处理器芯片电连接的导线的中介层。
127.基底基板100可以具有彼此相反的上表面102和下表面104。用于与第一半导体芯片200a电连接的基板焊盘110可以提供在基底基板100的上表面102上。用于与外部装置电连接的外部连接焊盘可以提供在基底基板100的下表面104上。
128.第一半导体芯片200a可以通过第一导电连接构件280a堆叠在基底基板100上。第一半导体芯片200a可以布置在底基板100上，使得第一半导体芯片200a的第一接合焊盘240a面对基底基板100的基板焊盘110。
129.第一导电连接构件280a可以插置于基底基板100和第一半导体芯片200a之间。第一导电连接构件280a可以电连接基底基板100的基板焊盘110和第一半导体芯片200a的第一接合焊盘240a。
130.参照图13和图14，第二半导体芯片200b可以堆叠在第一半导体芯片200a上。
131.首先，可以执行与参照图6至图11描述的工艺相同或相似的工艺，以形成个体化的第二半导体芯片200b，且第二半导体芯片200b可以堆叠在第一半导体芯片200a上。
132.如图13所示，就结构形式而言，第二半导体芯片200b可以与第一半导体芯片200a相同。例如，第二半导体芯片200b的贯穿电极的布置和/或接合焊盘的布置可以与第一半导体芯片200a的贯穿电极的布置和/或接合焊盘的布置相同。然而，第二半导体芯片200b在功能方面可能与第一半导体芯片200a稍微不同。在堆叠中采用具有相同结构的半导体芯片可以在制造成本方面提供优势。
133.第二半导体芯片200b可以包括第二基板210b、在其中具有第三接合焊盘240b的第二前绝缘层230b、在其中具有第四接合焊盘270b的第二背侧绝缘层、和/或提供在第二基板210b中并将第三接合焊盘240b和第四接合焊盘270b彼此电连接的第二贯穿电极250b。
134.第二贯穿电极250b可以包括在第一方向d1上交替布置的第一组贯穿电极252b和/或第二组贯穿电极253b。第一组贯穿电极252b可以选择性地连接到i/o电路218b。第二组贯穿电极253b可以不连接到i/o电路218b。
135.第三接合焊盘240b可以包括分别电连接到第一组贯穿电极252b的第一组接合焊盘242b和/或分别电连接到第二组贯穿电极253b的第二组接合焊盘243b。第三接合焊盘240b中的第一组接合焊盘242b和第二组接合焊盘243b可以在第一方向d1上交替地布置。
136.第四接合焊盘270b可以包括分别电连接到第一组贯穿电极252b的第一组接合焊盘272b和/或分别电连接到第二组贯穿电极253b的第二组接合焊盘273b。第四接合焊盘270b中的第一组接合焊盘272b和第二组接合焊盘273b可以在第一方向d1上交替地布置。
137.如图14所示，第二半导体芯片200b可以通过第二导电连接构件280b堆叠在第一半导体芯片200a上。第二半导体芯片200b可以布置在第一半导体芯片200a上，使得第二半导体芯片200b的第三接合焊盘240b面对第一半导体芯片200a的第二接合焊盘270a。
138.第二导电连接构件280b可以插置在第一半导体芯片200a和第二半导体芯片200b之间。第二导电连接构件280b可以电连接第一半导体芯片200b的第二接合焊盘270a和第二半导体芯片200b的第三接合焊盘240b。
139.在一些示例实施方式中，第二半导体芯片200b可以在第一方向上从第一半导体芯片200a偏移预设(或可选地，给定)间隔(-p)，使得第二半导体芯片200b的第一组贯穿电极
252b分别电连接至第一半导体芯片200a的第二组贯穿电极253a，和/或第二半导体芯片200b的第二组贯穿电极253b分别电连接至第一半导体芯片200a的第一组贯穿电极252a。预设(或者可选地，给定)间隔可以是相邻贯穿电极之间的距离，例如节距。
140.第二半导体芯片200b的第三接合焊盘240b的第一组接合焊盘242b可分别电连接至第一半导体芯片200a的第二接合焊盘270a的第二组接合焊盘273a，第二半导体芯片200b的第三接合焊盘240b的第二组接合焊盘243b可以分别电连接至第一半导体芯片200a的第二接合焊盘270a的第一组接合焊盘272a。
141.参照图15，第三半导体芯片200c可以堆叠在第二半导体芯片200b上。
142.首先，可以执行与参照图6至图11描述的工艺相同或相似的工艺，以形成个体化的第三半导体芯片200c，且第三半导体芯片200c可以堆叠在第二半导体芯片200b上。
143.在一些示例实施方式中，就结构形式而言，第三半导体芯片200c可以与第一和/或第二半导体芯片200a和200b相同。例如，第三半导体芯片200c的贯穿电极的布置和/或接合焊盘的布置可以与第一半导体芯片200a和第二半导体芯片200b的贯穿电极的布置和接合焊盘的布置相同。然而，第三半导体芯片200c在功能方面可能与第一半导体芯片200a和/或第二半导体芯片200b稍微不同。在堆叠中采用具有相同结构的半导体芯片可以在制造成本方面提供优势。
144.第三半导体芯片200c可以包括第三基板210c、在其中具有第五接合焊盘240c的第三前绝缘层230c、在其中具有第六接合焊盘270c的第三背侧绝缘层、和/或提供在第三基板210c中并将第五接合焊盘240c和第六接合焊盘270c彼此电连接的第三贯穿电极250c。
145.第三贯穿电极250c可以包括在第一方向上交替布置的第一组贯穿电极252c和/或第二组贯穿电极253c。第一组贯穿电极252c可以选择性地连接到i/o电路218c。第二组贯穿电极253c可以不连接到i/o电路218c。
146.第五接合焊盘240c可以包括分别电连接至第一组贯穿电极252c的第一组接合焊盘242c和/或分别电连接至第二组贯穿电极253c的第二组接合焊盘243c。第五接合焊盘240c的第一组接合焊盘242c和第二组接合焊盘243c可以沿第一方向d1交替布置。
147.第六接合焊盘270c可以包括分别电连接到第一组贯穿电极252c的第一组接合焊盘272c和/或分别电连接到第二组贯穿电极253c的第二组接合焊盘273c。第六接合焊盘270c的第一组接合焊盘272c和第二组接合焊盘273c可以沿第一方向d1交替布置。
148.如图15所示，第三半导体芯片200c可以通过第三导电连接构件280c堆叠在第二半导体芯片200b上。第三半导体芯片200c可以布置在第二半导体芯片200b上，使得第三半导体芯片200c的第五接合焊盘240c面对第二半导体芯片200b的第四接合焊盘270b。
149.第三导电连接构件280c可以插置在第二半导体芯片200b和第三半导体芯片200c之间。第三导电连接构件280c可以电连接第二半导体芯片200b的第四接合焊盘270b和第三半导体芯片200c的第五接合焊盘240c。
150.在一些示例实施方式中，第三半导体芯片200c可以沿第一方向的相反方向从第二半导体芯片200b偏移预设(或可选地，给定)间隔( p)，使得第三半导体芯片200c的第一组贯穿电极252c分别电连接到第二半导体芯片200b的第二组贯穿电极253b，和/或第三半导体芯片200c的第二组贯穿电极253c分别电连接到第二半导体芯片200b的第一组贯穿电极252b。预设(或者可选地，给定)间隔可以是相邻贯穿电极之间的距离，例如节距。
151.第三半导体芯片200c的第五接合焊盘240c的第一组接合焊盘242c可分别电连接至第二半导体芯片200b的第四接合焊盘270b的第二组接合焊盘273b，和/或第三半导体芯片200c的第五接合焊盘240c的第二组接合焊盘243c可以分别电连接至第二半导体芯片200b的第四接合焊盘270b的第一组接合焊盘272b。
152.参照图16，可以在第三半导体芯片200c上堆叠第四半导体芯片200d。
153.首先，可以执行与参照图6至图11描述的工艺相同或相似的工艺，以形成个体化的第四半导体芯片200d，且第四半导体芯片200d可以堆叠在第三半导体芯片200c上。
154.在一些示例实施方式中，就结构形式而言，第四半导体芯片200c可以与第一、第二和/或第三半导体芯片200a、200b和200c相同。例如，第四半导体芯片200d的接合焊盘的布置可以与第一、第二和/或第三半导体芯片200a、200b和200c的接合焊盘的布置相同。
155.第四半导体芯片200d可以包括第四基板210d和/或在其中具有第七接合焊盘240d的第四前绝缘层230d。
156.第七接合焊盘240d可以包括在第一方向上交替布置的第一组接合焊盘242d和/或第二组接合焊盘243d。第一组接合焊盘242d可以选择性地连接到i/o电路218d。第二组接合焊盘243d可以不连接到i/o电路218d。
157.如图16所示，第四半导体芯片200d可以通过第四导电连接构件280d堆叠在第三半导体芯片200c上。第四半导体芯片200d可以布置在第三半导体芯片200c上，使得第四半导体芯片200d的第七接合焊盘240d面对第三半导体芯片200c的第六接合焊盘270c。
158.第四导电连接构件280d可以插置在第三半导体芯片200c和第四半导体芯片200d之间。第四导电连接构件280d可以电连接第三半导体芯片200c的第六接合焊盘270c和第四半导体芯片200d的第七接合焊盘240d。
159.在一些示例实施方式中，第四半导体芯片200d可以在第一方向上从第三半导体芯片200c偏移预设(或可选地，给定)间隔(-p)，使得第四半导体芯片200d的第七接合焊盘240d的第一组接合焊盘242d分别电连接到第三半导体芯片200c的第六接合焊盘270c的第二组接合焊盘273c，和/或第四半导体芯片200d的第七接合焊盘240d的第二组接合焊盘243d分别电连接到第三半导体芯片200c的第六接合焊盘270c的第一组接合焊盘272c。预设(或者可选地，给定)间隔可以是相邻贯穿电极之间的距离，例如节距。
160.参照图17，可以在基底基板100上形成模制构件300，以覆盖第一至第四半导体芯片200a、200b、200c和/或200d。
161.在一些示例实施方式中，模制构件300可以形成为填充基底基板100与第一至第四半导体芯片200a、200b、200c和/或200d之间的间隙。模制构件300可以使用诸如环氧模制化合物(emc)的聚合物材料形成。
162.可选地，基底基板100与第一至第四半导体芯片200a、200b、200c和/或200d之间的间隙可以由底部填充构件和/或粘合膜填充。
163.然后，可以沿切割区域切割基底基板100和模制构件300，以完成图1中的半导体封装10。
164.图18是根据一些示例实施方式的半导体封装的截面图。除了第一至第四半导体芯片的焊盘和贯穿电极的布置之外，半导体封装可以与参照图1至图3描述的半导体封装基本相同或相似。因此，相同的附图标记将用于指代相同或相似的元件，并且将省略关于以上元
件的任何进一步的重复说明。
165.参照图18，半导体封装11可以包括顺序地一个堆叠在另一个上的第一至第四半导体芯片200a、200b、200c和/或200d。
166.在一些示例实施方式中，就结构形式而言，第二半导体芯片200b和/或第四半导体芯片200d可以与第一半导体芯片200a和/或第三半导体芯片200c相同，除了贯穿电极和接合焊盘的布置之外。
167.第一半导体芯片200a的第一组贯穿电极252a和/或第二组贯穿电极253a和/或第二半导体芯片200b的第一组贯穿电极252b和/或第二组贯穿电极253b可以布置成改变它们的位置。
168.例如，当第一半导体芯片200a的第一组贯穿电极252a位于距第一半导体芯片200a的中心的第一位置时，第二半导体芯片200b的第二组贯穿电极253b可以位于与距第二半导体芯片200b的中心的第一位置相同的位置。当第一半导体芯片200a的第二组贯穿电极253a位于距第一半导体芯片200a的中心的第二位置时，第二半导体芯片200b的第一组贯穿电极252b可以位于与距第二半导体芯片200b的中心的第二位置相同的位置。
169.当第一半导体芯片200a的第一贯穿电极250a和/或第二半导体芯片200b的第二贯穿电极250b设置为彼此重叠时，第二半导体芯片200b的第一组贯穿电极252b可以分别与第一半导体芯片200a的第二组贯穿电极253a重叠，并且第二半导体芯片200b的第二组贯穿电极253b可以分别与第一半导体芯片200a的第一组贯穿电极252a重叠。
170.当第二半导体芯片200b的第二贯穿电极250b和第三半导体芯片200c的第三贯穿电极250c设置为彼此重叠时，第三半导体芯片200c的第一组贯穿电极252c可以分别与第二半导体芯片200b的第二组贯穿电极253b重叠，并且第三半导体芯片200c的第二组贯穿电极253c可以分别与第二半导体芯片200b的第一组贯穿电极252b重叠。
171.当第三半导体芯片200c的第三贯穿电极250c和第四半导体芯片200d的第四贯穿电极250d设置为彼此重叠时，第四半导体芯片200d的第一组贯穿电极252d可以分别与第三半导体芯片200c的第二组贯穿电极253c重叠，并且第四半导体芯片200d的第二组贯穿电极253d可以分别与第三半导体芯片200c的第一组贯穿电极252c重叠。
172.例如，第二半导体芯片200b可以堆叠成与第一半导体芯片200a完全(或基本)重叠，而不偏离第一半导体芯片200a，第三半导体芯片200c可以堆叠成与第二半导体芯片200b完全(或基本)重叠，而不偏离第二半导体芯片200b，和/或第四半导体芯片200d可以堆叠成与第三半导体芯片200c完全(或基本)重叠，而不偏离第三半导体芯片200c。
173.第二半导体芯片200b的第三接合焊盘240b的第一组接合焊盘242b可以分别电连接至第一半导体芯片200a的第二接合焊盘270a的第二组接合焊盘273a，第二半导体芯片200b的第三接合焊盘240b的第二组接合焊盘243b可以分别电连接至第一半导体芯片200a的第二接合焊盘270a的第一组接合焊盘272a。
174.第三半导体芯片200c的第五接合焊盘240c的第一组接合焊盘242c可以分别电连接至第二半导体芯片200b的第四接合焊盘270b的第二组接合焊盘273b，第三半导体芯片200c的第五接合焊盘240c的第二组接合焊盘243c可以分别电连接至第二半导体芯片200b的第四接合焊盘270b的第一组接合焊盘272b。
175.第四半导体芯片200d的第七接合焊盘240d的第一组接合焊盘242d可以分别电连
接到第三半导体芯片200c的第六接合焊盘270c的第二组接合焊盘273c，第四半导体芯片200d的第七接合焊盘240d的第二组接合焊盘243d可以分别电连接到第三半导体芯片200c的第六接合焊盘270c的第一组接合焊盘272c。
176.图19是示出图18的半导体封装中的数据输入/输出(i/o)信号的传输路径的截面图。
177.参照图19，来自第四半导体芯片200d的i/o电路218d的信号可以通过第三半导体芯片200c的第二组贯穿电极253c、第二半导体芯片200b的第一组贯穿电极252b和第一半导体芯片200a的第二组贯穿电极253a传输至基底芯片100。第三半导体芯片200c的第二组贯穿电极253c、第二半导体芯片200b的第一组贯穿电极252b和/或第一半导体芯片200a的第二组贯穿电极253a可以用作连接在第四半导体芯片200d的i/o电路218d和基底芯片100之间的i/o信号路径p1。
178.来自第三半导体芯片200c的i/o电路218c的信号可以通过第二半导体芯片200b的第二组贯穿电极253b和第一半导体芯片200a的第一组贯穿电极252a传输至基底芯片100。第二半导体芯片200b的第二组贯穿电极253b和/或第一半导体芯片200a的第一组贯穿电极252a可以用作连接在第三半导体芯片200c的i/o电路218c和基底芯片100之间的i/o信号路径p2。
179.来自第二半导体芯片200b的i/o电路218b的信号可以通过第一半导体芯片200a的第二组贯穿电极253a传输至基底芯片100。第一半导体芯片200a的第二组贯穿电极253a可以用作连接在第二半导体芯片200b的i/o电路218b和基底芯片100之间的i/o信号路径p3。
180.来自第一半导体芯片200a的i/o电路218a的信号可以通过i/o信号路径p4传输至基底芯片100。
181.每四个在给定行中连续布置的接合焊盘中的仅一个可以可操作地连接至i/o电路，从而形成交错的i/o电路图案。这可以允许基底芯片100与第一至第四半导体芯片200a、200b、200c和/或200d之间的点对点连接。
182.在下文，将说明图18中的半导体封装的制造方法。
183.图20至图25是示出根据一些示例实施方式的半导体封装的制造方法的视图。
184.参照图20，可以准备附接有第一导电连接构件280a的第一半导体芯片200a。
185.可以执行与参照图6至图11描述的工艺相同或相似的工艺，以在第一半导体芯片200a的第一接合焊盘240a上形成第一导电连接构件280a。
186.第一半导体芯片200a可以具有彼此相反的第一表面和第二表面，并且可以包括提供在第一表面上的多个第一接合焊盘240a、提供在第二表面上的多个第二接合焊盘270a、和/或电连接第一接合焊盘240a和第二接合焊盘270a的多个第一贯穿电极250a。
187.第一贯穿电极250a可以包括在第一方向上交替布置的第一组贯穿电极252a和/或第二组贯穿电极253a。第一组贯穿电极252a可以布置成在第一方向上彼此间隔开。第二组贯穿电极253a可以布置成在第一方向上彼此间隔开。第二组贯穿电极253a中的每个或者一个或更多个可以布置在彼此相邻的第一组贯穿电极252a之间。
188.第一接合焊盘240a可以包括分别电连接到第一组贯穿电极252a的第一组接合焊盘242a和/或分别电连接到第二组贯穿电极253a的第二组接合焊盘243a。第一组接合焊盘242a和第二组接合焊盘243a可以在第一方向上交替布置。
189.第二接合焊盘270可以包括分别电连接到第一组贯穿电极252a的第一组接合焊盘272a和/或分别电连接到第二组贯穿电极253a的第二组接合焊盘273a。第一组接合焊盘272a和第二组接合焊盘273a可以在第一方向上交替地布置。
190.参照图21，可以准备附接有第二导电连接构件280b的第二半导体芯片200b。
191.可以执行与参照图6至图11描述的工艺相同或相似的工艺，以在第二半导体芯片200b的第三接合焊盘240b上形成第二导电连接构件280b。
192.就结构形式而言，第二半导体芯片200b可以与第一半导体芯片200a相同，除了贯穿电极和接合焊盘的布置之外。
193.例如，当第一半导体芯片200a的第一贯穿电极250a和第二半导体芯片200b的第二贯穿电极250b设置为彼此重叠时，第二半导体芯片200b的第一组贯穿电极252b可以分别与第一半导体芯片200a的第二组贯穿电极253a重叠，和/或第二半导体芯片200b的第二组贯穿电极253b可以分别与第一半导体芯片200a的第一组贯穿电极252a重叠。
194.此外，当第一半导体芯片200a的第一接合焊盘240a和第二接合焊盘270a与第二半导体芯片200b的第三接合焊盘240b和第四接合焊盘270b设置为彼此重叠时，第二半导体芯片200b的第一组接合焊盘242b和272b可以分别与第一半导体芯片200a的第二组接合焊盘243a和273a重叠，和/或第二半导体芯片200b的第二组接合焊盘243b和273b可以分别与第一半导体芯片200a的第一组接合焊盘242a和272a重叠。
195.参照图22，第一半导体芯片200a和第二半导体芯片200b可以顺序堆叠在基底基板100上。
196.在一些示例实施方式中，可以使用基板支撑系统wss将第一半导体芯片200a堆叠在基底基板100上。在使用粘合膜将基底基板100附接到载体基板之后，可以在基底基板100上堆叠第一半导体芯片200a。
197.第一半导体芯片200a可以通过第一导电连接构件280a堆叠在基底基板100上。第一半导体芯片200a可以布置在基底基板100上，使得第一半导体芯片200a的第一接合焊盘240a面对基底基板100的基板焊盘110。
198.然后，可以通过第二导电连接构件280b在第一半导体芯片200a上堆叠第二半导体芯片200b。第二半导体芯片200b可以布置在第一半导体芯片200a上，使得第二半导体芯片200b的第三接合焊盘240b面对第一半导体芯片200a的第二接合焊盘270a。
199.在一些示例实施方式中，当第二半导体芯片200b的第二贯穿电极250b设置为与第一半导体芯片200a的第一贯穿电极250a重叠时，第二半导体芯片200b的第一组贯穿电极252b可以分别电连接到第一半导体芯片200a的第二组贯穿电极253a，第二半导体芯片200b的第二组贯穿电极253b可以分别电连接到第一半导体芯片200a的第一组贯穿电极252a。例如，第二半导体芯片200b可以堆叠成与第一半导体芯片200a完全(或基本)重叠，而不偏离第一半导体芯片200a。
200.第二半导体芯片200b的第三接合焊盘240b的第一组接合焊盘242b可分别电连接至第一半导体芯片200a的第二接合焊盘270a的第二组接合焊盘273a，第二半导体芯片200b的第三接合焊盘240b的第二组接合焊盘243b可以分别电连接至第一半导体芯片200a的第二接合焊盘270a的第一组接合焊盘272a。
201.参照图23，可以在第二半导体芯片200b上堆叠第三半导体芯片200c。
202.可以执行与参照图20描述的工艺相同或相似的工艺，以在第三半导体芯片200c的第五接合焊盘240c上形成第三导电连接构件280c。
203.在一些示例实施方式中，就结构形式而言，第三半导体芯片200c可以与第一半导体芯片200a相同。例如，第三半导体芯片200c的贯穿电极的布置和接合焊盘的布置可以与第一半导体芯片200a的贯穿电极的布置和接合焊盘的布置相同。
204.第三半导体芯片200c可以通过第三导电连接构件280c堆叠在第二半导体芯片200b上。第三半导体芯片200c可以布置在第二半导体芯片200b上，使得第三半导体芯片200c的第五接合焊盘240c面对第二半导体芯片200b的第四接合焊盘270b。
205.在一些示例性实施方式中，当第三半导体芯片200c的第三贯穿电极250c设置为与第二半导体芯片200b的第二贯穿电极250b重叠时，第三半导体芯片200c的第一组贯穿电极252c可以分别电连接至第二半导体芯片200b的第二组贯穿电极253b，第三半导体芯片200c的第二组贯穿电极253c可以分别电连接至第二半导体芯片200b的第一组贯穿电极252b。例如，第三半导体芯片200c可以堆叠成与第二半导体芯片200b完全(或基本)重叠，而不偏离第二半导体芯片200b。
206.第三半导体芯片200c的第五接合焊盘240c的第一组接合焊盘242c可分别电连接至第二半导体芯片200b的第四接合焊盘270b的第二组接合焊盘273b，和/或第三半导体芯片200c的第五接合焊盘240c的第二组接合焊盘243c可以分别电连接至第二半导体芯片200b的第四接合焊盘270b的第一组接合焊盘272b。
207.参照图24，可以在第三半导体芯片200c上堆叠第四半导体芯片200d。
208.可以执行与参照图20描述的工艺相同或相似的工艺，以在第四半导体芯片200d的第七接合焊盘240d上形成第四导电连接构件280d。
209.在一些示例实施方式中，就结构形式而言，第四半导体芯片200d可以与第二半导体芯片200b相同。例如，第四半导体芯片200d的贯穿电极的布置和接合焊盘的布置可以与第二半导体芯片200b的贯穿电极的布置和接合焊盘的布置相同。
210.在一些示例实施方式中，当第四半导体芯片200d的第四贯穿电极250d设置为与第三半导体芯片200c的第三贯穿电极250c重叠时，第四半导体芯片200d的第一组贯穿电极252d可以分别电连接至第三半导体芯片200c的第二组贯穿电极253c，和/或第四半导体芯片200d的第二组贯穿电极253d可以分别电连接至第三半导体芯片200c的第一组贯穿电极252c。例如，第四半导体芯片200d可以堆叠成与第三半导体芯片200c完全(或基本上)重叠，而不偏离第三半导体芯片200c。
211.第四半导体芯片200d的第七接合焊盘240d的第一组接合焊盘242d可以分别电连接到第三半导体芯片200c的第六接合焊盘270c的第二组接合焊盘273c，和/或第四半导体芯片200d的第七接合焊盘240d的第二组接合焊盘243d可以分别电连接到第三半导体芯片200c的第六接合焊盘270c的第一组接合焊盘272c。
212.参照图25，可以在基底基板100上形成模制构件300，以覆盖第一至第四半导体芯片200a、200b、200c和/或200d。
213.在一些示例实施方式中，模制构件400可以形成为填充基底基板100与第一至第四半导体芯片200a、200b、200c和/或200d之间的间隙。模制构件400可以使用诸如环氧模制化合物(emc)的聚合物材料形成。
214.可选地，基底基板100与第一至第四半导体芯片200a、200b、200c和/或200d之间的间隙可以由底部填充构件和/或粘合膜填充。
215.然后，可以沿切割区域切割基底基板100和模制构件300，以完成图18中的半导体封装11。
216.半导体封装可以包括半导体装置，诸如逻辑装置或存储器装置。半导体封装可以包括诸如中央处理单元(cpu)、主处理单元(mpu)或应用处理器(ap)等的逻辑装置，以及诸如dram装置、hbm装置的易失性存储器装置，或者诸如闪存装置、pram装置、mram装置、reram装置等的非易失性存储器装置。
217.前述内容为一些示例实施方式的说明，将不被解释为对其的限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易理解，在本质上不脱离本发明的新颖教导和优点的情况下，在一些示例实施方式中许多修改是可能的。因此，所有这样的修改旨在包括在如权利要求中限定的示例实施方式的范围内。
218.本技术要求于2021年8月12日在韩国知识产权局(kipo)提交的第10-2021-0106801号韩国专利申请的优先权，其内容通过引用整体合并于此。