半导体封装件的制作方法

半导体封装件
1.本技术要求于2021年7月16日在韩国知识产权局提交的第10-2021-0093246号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
2.本发明构思涉及半导体封装件，更具体地，涉及包括虚设图案的半导体封装件。


背景技术：

3.半导体封装件是包括一个或更多个分离的半导体器件或集成电路的封套(casing)。半导体封装件通常被构造为使得半导体芯片可以安装在印刷电路板(pcb)上，并且接合线或凸块可以用于将半导体芯片电连接到印刷电路板。pcb用于经由诸如连接盘(land)、球或引脚的引线(lead)将半导体封装件连接到外部环境。随着电子产业持续发展，已经进行了许多研究以提高半导体封装件的可靠性和耐久性。


技术实现要素：

4.本发明构思的示例实施例提供了一种具有提高的可靠性的半导体封装件。
5.根据本发明构思的示例实施例，一种半导体封装件包括：第一基底；以及半导体器件，位于第一基底上，其中，第一基底包括：第一介电层，包括第一孔；第二介电层，位于第一介电层上，并且包括与第一孔叠置的第二孔，第二孔比第一孔宽；底凸块，设置在第一孔和第二孔中，底凸块覆第二介电层的一部分；以及连接构件，接合到底凸块。
6.根据本发明构思的示例实施例，一种半导体封装件包括：封装基底；中介体基底，位于封装基底上；第一半导体器件和第二半导体器件，并排地安装在中介体基底上；以及热辐射构件，覆盖第一半导体器件、第二半导体器件、中介体基底和封装基底，其中，中介体基底包括：第一介电层，包括第一孔；第二介电层，设置在第一介电层上，并且包括与第一孔叠置的第二孔，第二孔比第一孔宽；底凸块，设置在第一孔和第二孔中，底凸块覆盖第二介电层的一部分；连接构件，接合到底凸块；以及虚设图案，与底凸块间隔开，虚设图案穿透第二介电层并接触第一介电层，其中，虚设图案的一部分覆盖第二介电层的顶表面，其中，虚设图案的底表面与第二介电层的底表面共面，并且其中，底凸块与虚设图案之间的间距为约5μm至约50μm。
7.根据本发明构思的示例实施例，一种半导体封装件包括：第一基底；以及半导体器件，位于第一基底上，其中，第一基底包括：第一介电层；底凸块和虚设图案，位于第一介电层中，并且彼此间隔开；以及连接构件，与底凸块的底表面接触，其中，底凸块和虚设图案中的每个包括：第一部分，插入到第一介电层中；以及第二部分，突出超过第一介电层，并且覆盖第一介电层的顶表面，其中，底凸块的第一部分的侧壁具有拐点，并且其中，虚设图案的底表面被第一介电层的一部分覆盖。
8.根据本发明构思的示例实施例，一种半导体封装件包括：第一基底；以及半导体器件，位于第一基底上，其中，第一基底包括：第一介电层；以及底凸块和虚设图案，位于第一
介电层中，并且彼此间隔开，其中，底凸块和虚设图案中的每个包括：第一部分，插入到第一介电层中；以及第二部分，突出超过第一介电层，并且覆盖第一介电层的顶表面，其中，底凸块具有第一厚度，并且其中，虚设图案具有比第一厚度小的第二厚度。
9.根据本发明构思的示例实施例，一种半导体封装件包括：第一基底；以及半导体器件，位于第一基底上，其中，第一基底包括：第一介电层，包括第一孔；底凸块，包括第一部分和第二部分，第一部分设置在第一孔中，并且第二部分覆盖第一介电层的顶表面；以及连接构件，接合到底凸块，其中，底凸块包括：阻挡/种子图案，覆盖第一孔的内侧壁；以及凸块金属图案，设置在阻挡/种子图案上，并且填充第一孔，其中，连接构件与凸块金属图案接触，并且与阻挡/种子图案间隔开。
10.根据本发明构思的示例实施例，一种半导体封装件包括：第一基底；以及半导体器件，位于第一基底上，其中，第一基底包括：第一介电层；第一底凸块、第二底凸块和第三底凸块，位于第一介电层中，并且彼此间隔开，第一底凸块、第二底凸块和第三底凸块具有相同的形状；第一虚设图案，位于第一底凸块与第二底凸块之间；以及第二虚设图案，位于第二底凸块与第三底凸块之间，其中，当在平面中观看时，第一虚设图案的形状与第二虚设图案的形状不同。
附图说明
11.图1示出了示出根据本发明构思的一些示例实施例的半导体封装件的平面图。
12.图2a示出了沿着图1的线a-a'截取的剖视图。
13.图2b示出了沿着图1的线b-b'截取的剖视图。
14.图3a示出了示出图1的部分p1的放大图。
15.图3b示出了示出根据本发明构思的一些示例实施例的底凸块和虚设图案的剖视图。
16.图3c示出了示出图2a的部分p2的放大图。
17.图4a和图4b示出了示出图3c的部分p3的放大图。
18.图5a、图5b、图5c、图5d、图5e、图5f、图5g、图5h和图5i示出了示出根据本发明构思的一些示例实施例的制造具有图3c的放大剖面的半导体封装件的方法的放大剖视图。
19.图6示出了沿着图1的线a-a'截取的剖视图。
20.图7图示了示出根据本发明构思的一些示例实施例的半导体封装件的平面图。
21.图8示出了示出根据本发明构思的一些示例实施例的半导体封装件的剖视图。
22.图9示出了示出根据本发明构思的一些示例实施例的半导体封装件的剖视图。
23.图10示出了示出根据本发明构思的一些示例实施例的半导体封装件的剖视图。
具体实施方式
24.现在将参照附图详细地描述本发明构思的一些示例实施例。在该描述中，如“第一”和“第二”的这样的术语可以用于将相同或相似的组件彼此区分开，并且这样的术语的顺序可以根据所提及的顺序而改变。
25.图1示出了示出根据本发明构思的一些示例实施例的半导体封装件的平面图。图2a示出了沿着图1的线a-a'截取的剖视图。图2b示出了沿着图1的线b-b'截取的剖视图。图
3a示出了示出图1的部分p1的放大图。图3b示出了示出根据本发明构思的一些示例实施例的底凸块(under bump)和虚设图案的剖视图。图3c示出了示出图2a的部分p2的放大图。图4a和图4b示出了示出图3c的部分p3的放大图。
26.如图1、图2a、图2b和图3a至图3c中所示，根据本实施例的半导体封装件1000可以被构造为使得半导体器件ch可以安装在第一再分布基底rd1上。半导体器件ch和第一再分布基底rd1可以被模制层md覆盖。
27.第一再分布基底rd1可以包括顺序地堆叠的第一介电层il1、第二介电层il2、第三介电层il3、第四介电层il4、第五介电层il5、第六介电层il6和第七介电层il7。第一再分布基底rd1还可以包括底凸块ub、虚设图案du1和du2、第一再分布图案rp1、第二再分布图案rp2、第三再分布图案rp3、第四再分布图案rp4以及再分布导电垫rpa。第一介电层il1至第七介电层il7可以均包括例如光可成像电介质(pid，或“感光电介质”)。底凸块ub、虚设图案du1和du2、第一再分布图案rp1至第四再分布图案rp4以及再分布导电垫rpa可以均包括导电材料。
28.例如，第一介电层il1可以比第一介电层il1至第七介电层il7中的任何其他介电层薄。如图3b中所示，第一介电层il1可以具有第一厚度t1。第二介电层il2可以具有比第一厚度t1大的第二厚度t2。第一厚度t1可以是第二厚度t2的约1/2至约1/20。第三介电层il3至第七介电层il7中的每个的厚度可以是第二厚度t2的约2/3至约3/2。第一介电层il1可以位于半导体封装件1000的底部处。
29.第一再分布基底rd1可以包括沿着第一方向x1和第二方向x2二维地布置的多个底凸块ub。底凸块ub可以设置在第一再分布基底rd1上，且外部连接构件osb接合到底凸块ub。外部连接构件osb可以是例如焊球、导电凸块或导电柱。外部连接构件osb可以包括例如锡、镍、银、铜、金和铝中的一种或更多种。虚设图案du1和du2可以设置在底凸块ub之间。约5μm至约50μm的范围可以是底凸块ub与虚设图案du1和du2中的一个(例如，任一个或每个)之间的间距(interval)ds。底凸块ub可以暴露在第一介电层il1之间，以与外部连接构件osb连接。
30.如图3a中所示，当在平面中观看时，底凸块ub可以呈具有第三宽度w3的圆形形状。如图3b中所示，第一介电层il1可以包括具有第一宽度w1的第一孔hl1。第二介电层il2可以具有第二孔hl2，第二孔hl2与第一孔hl1叠置并具有比第一宽度w1大的第二宽度w2。底凸块ub可以插入到第一孔hl1和第二孔hl2中。底凸块ub可以经由第一孔hl1暴露于外部。
31.底凸块ub可以包括凸块金属图案50和第一阻挡/种子(barrier/seed)图案sp1。第一阻挡/种子图案sp1可以覆盖第二介电层il2的顶表面il2_u的一部分、第二孔hl2的内侧壁、第一介电层il1的一部分和第一孔hl1的内侧壁。
32.凸块金属图案50可以包括插入到第一孔hl1中的第一凸块部50a、插入到第二孔hl2中的第二凸块部50b以及向外突出超过第二介电层il2的顶表面il2_u的第三凸块部50c。第三凸块部50c还可以设置在第二介电层il2的顶表面il2_u上。第一凸块部50a可以具有未被第一阻挡/种子图案sp1覆盖且与外部连接构件osb接触的底表面ub_b。第一凸块部50a至第三凸块部50c可以一体地形成为单个的整体件(unitary piece)。当在平面中观看时，第一凸块部50a至第三凸块部50c可以均具有圆形形状。
33.第一凸块部50a可以具有第一宽度w1。第二凸块部50b可以具有比第一宽度w1大的
第二宽度w2。第三凸块部50c可以具有比第二宽度w2大的第三宽度w3。底凸块ub可以具有t形剖面。第三凸块部50c的一部分可以覆盖第二介电层il2的顶表面il2_u。第二凸块部50b可以从第三凸块部50c的下部向下突出。第二凸块部50b可以填充第二孔hl2。第二凸块部50b可以覆盖第一介电层il1的顶表面的一部分。第一凸块部50a可以从第二凸块部50b的下部向下突出。第一凸块部50a可以填充第一孔hl1。
34.参照图4a，底凸块ub可以具有具备与第一介电层il1的顶表面相邻的拐点ifp的侧壁sw。在第一介电层il1至第七介电层il7之间存在难以辨认的边界。例如，第一介电层il1和第二介电层il2可以在它们之间具有模糊的边界，并且可以被认为是单种(或单一)电介质。在这种情况下，第一孔hl1和第二孔hl2可以合并在一起以形成一个凸块孔。在底凸块ub的侧壁sw上的拐点ifp可以被认为是在凸块孔的内侧壁上的拐点。
35.底凸块ub的第一阻挡/种子图案sp1可以具有与外部连接构件osb接触的底端。可选地，如图4b中所示，底凸块ub的第一阻挡/种子图案sp1可以具有不与外部连接构件osb接触的底端。这里，底凸块ub的第一阻挡/种子图案sp1与外部连接构件osb间隔开。因此，气隙ag可以形成在第一介电层il1与底凸块ub之间。气隙ag可以位于第一阻挡/种子图案sp1与外部连接构件osb之间。
36.如图3a中所示，虚设图案du1和du2可以包括第一虚设图案du1和第二虚设图案du2，第二虚设图案du2的形状与第一虚设图案du1的形状不同。第一虚设图案du1可以在第一方向x1和第二方向x2上设置在底凸块ub之间。底凸块ub可以设置于沿第三方向x3和第四方向x4中的一个方向设置的第二虚设图案du2之间。第三方向x3和第四方向x4中的每个方向是与第一方向x1和第二方向x2两者交叉的倾斜方向。
37.在本实施例中，当在平面中观看时，第一虚设图案du1可以均呈具有第五宽度w5的圆形形状。当在平面中观看时，第二虚设图案du2可以均呈具有凹侧壁dsw2的四边形(tetragonal，或“四角形”)形状。当在平面中观看时，第二虚设图案du2可以均具有第七宽度w7。
38.第一虚设图案du1的平面形状和第二虚设图案ud2的平面形状可以不同地改变，而不限于以上讨论的平面形状。例如，第一虚设图案du1和第二虚设图案du2可以独立地具有圆形形状、椭圆形形状、三角形形状、四边形形状、五边形(pentagonal，或“五角形”)形状或任何其他形状。又例如，第一虚设图案du1和第二虚设图案du2可以具有相同的形状，并且可以具有相同或不同的尺寸。
39.参照图3b，第二介电层il2可以包括暴露第一介电层il1的顶表面的第一虚设孔dh1和第二虚设孔dh2。第一虚设图案du1可以设置在第一虚设孔dh1中，并且可以与第一介电层il1的顶表面接触。第二虚设图案du2可以设置在第二虚设孔dh2中，并且可以与第一介电层il1的顶表面接触。第一虚设图案du1和第二虚设图案du2可以具有与第二介电层il2的底表面il2_b共面的相应的底表面du1_b和du2_b。第一虚设图案du1和第二虚设图案du2可以均具有t形剖面。
40.第一虚设图案du1可以包括第一虚设金属图案60和第二阻挡/种子图案sp2。第二阻挡/种子图案sp2可以覆盖第二介电层il2的顶表面il2_u的一部分，并且还可以覆盖第一虚设孔dh1的内侧壁和底表面。第一虚设金属图案60可以包括插入到第一虚设孔dh1中的第一虚设部60a以及向外突出超过第二介电层il2的顶表面il2_u的第二虚设部60b。例如，第
二虚设部60b可以与第二介电层il2的顶表面il2_u叠置。第一虚设部60a可以具有被第二阻挡/种子图案sp2覆盖的底表面。第二阻挡/种子图案sp2可以具有被第一介电层il1覆盖的底表面。第一虚设部60a和第二虚设部60b可以一体地形成为单个的整体件。当在平面中观看时，第一虚设部60a和第二虚设部60b可以均具有圆形形状。第一虚设部60a可以具有第四宽度w4。第二虚设部60b可以具有比第四宽度w4大的第五宽度w5。第二虚设部60b的一部分可以覆盖第二介电层il2的顶表面il2_u。第一虚设部60a可以从第二虚设部60b的下部向下突出。在这种情况下，第一虚设部60a可以填充第一虚设孔dh1。
41.第二虚设图案du2可以包括第二虚设金属图案70和第三阻挡/种子图案sp3。第三阻挡/种子图案sp3可以覆盖第二介电层il2的顶表面il2_u的一部分，并且还可以覆盖第二虚设孔dh2的内侧壁和底表面。第二虚设金属图案70可以包括插入到第二虚设孔dh2中的第三虚设部70a以及向外突出超过第二介电层il2的顶表面il2_u的第四虚设部70b。例如，第四虚设部70b可以与第二介电层il2的顶表面il2_u叠置。第三虚设部70a可以具有被第三阻挡/种子图案sp3覆盖的底表面。第三阻挡/种子图案sp3可以具有被第一介电层il1覆盖的底表面。第三虚设部70a和第四虚设部70b可以一体地形成为单个的整体件。当在平面中观看时，第三虚设部70a和第四虚设部70b可以均呈具有凹侧壁的四边形形状。
42.第三虚设部70a可以具有第六宽度w6。第四虚设部70b可以具有比第六宽度w6大的第七宽度w7。第四虚设部70b的一部分可以覆盖第二介电层il2的顶表面il2_u。第三虚设部70a可以从第四虚设部70b的下部向下突出。在这种情况下，第三虚设部70a可以填充第二虚设孔dh2。
43.在本实施例中，第三宽度w3可以在例如约100μm至约300μm的范围内。第五宽度w5可以比第三宽度w3小。第七宽度w7可以比第五宽度w5大。第七宽度w7可以等于或大于第三宽度w3。
44.底凸块ub可以具有位于自第二介电层il2的顶表面il2_u起的第一高度h1处的顶表面ub_u。第一虚设图案du1可以具有位于自第二介电层il2的顶表面il2_u起的第二高度h2处的顶表面du1_u。第二虚设图案du2可以具有位于自第二介电层il2的顶表面il2_u起的第三高度h3处的顶表面du2_u。第一高度h1至第三高度h3可以彼此相等。第一高度h1至第三高度h3可以均在约5μm至约20μm的范围内。可选地，当第三宽度w3和第七宽度w7彼此相等且大于第五宽度w5(w3＝w7》w5)时，第一高度h1和第三高度h3可以彼此相等并且可以小于第二高度h2(h1＝h3《h2)。
45.底凸块ub可以具有第三厚度t3。第一虚设图案du1和第二虚设图案du2可以均具有第四厚度t4。第三厚度t3可以比第四厚度t4大。第二厚度t2可以比第一高度h1大。例如，第四厚度t4可以是第一高度h1的约1.5倍至约2.5倍。第四厚度t4可以在例如约5μm至约20μm的范围内。
46.参照图3c，第一角θ1可以形成在底凸块ub的侧壁sw与第二介电层il2的底表面il2_b之间。第二角θ2可以形成在第一虚设图案du1的侧壁dsw1与第二介电层il2的底表面il2_b之间。第一角θ1可以等于第二角θ2。底凸块ub的侧壁sw可以具有比第一虚设图案du1的侧壁dsw1的长度大的长度。
47.虚设图案du1和du2可以不被供应电压，并且可以被电浮置。可选地，从虚设图案du1和du2中选择的至少一个可以被提供有地电压。在这种情况下，从虚设图案du1和du2中
选择的至少一个可以电连接到从第一再分布图案rp1至第四再分布图案rp4中选择的至少一个。
48.第一阻挡/种子图案sp1、第二阻挡/种子图案sp2和第三阻挡/种子图案sp3可以均包括例如种子层和阻挡层的双重结构，种子层包括铜，阻挡层包括从钛、钽、氮化钛、氮化钽和氮化钨中选择的一种。凸块金属图案50、第一虚设金属图案60和第二虚设金属图案70可以包括相同的第一金属(例如，铜)。外部连接构件osb可以包括例如第二金属。第二金属可以是例如从锡、银和镍中选择的至少一种。第二金属可以扩散到凸块金属图案50中。例如，第二金属可以存在于第一凸块部50a和第二凸块部50b中，但可以不存在于第三凸块部50c中。
49.第三介电层il3可以设置在第二介电层il2上。第三介电层il3可以覆盖底凸块ub以及虚设图案du1和du2。在本发明构思的一些示例实施例中，因为底凸块ub和虚设图案du1和du2具有t形状，所以底凸块ub的突出到第二介电层il2上的部分以及虚设图案du1和du2的突出到第二介电层il2上的部分可以具有相对小的厚度。因此，可以减小第二介电层il2的顶表面il2_u与底凸块ub的顶表面ub_u、虚设图案du1的顶表面du1_u和虚设图案du2的顶表面du2_u中的每个之间的台阶差，因而，当形成第三介电层il3时，可以防止第三介电层il3的起伏，并且可以使第三介电层il3具有平坦的顶表面。因此，可以防止工艺缺陷以提高半导体封装件的可靠性。
50.此外，在本发明构思的一些示例实施例中，因为虚设图案du1和du2设置在底凸块ub之间，所以当形成第三介电层il3时，可以减少凹形变形问题或起伏问题，使得第三介电层il3可以具有平坦的顶表面。因此，可以防止工艺缺陷以提高半导体封装件的可靠性。
51.此外，根据本发明构思的一些示例实施例，因为底凸块ub在侧壁sw上具有拐点ifp，所以侧壁sw可以变得不直，因此，底凸块ub可以在侧壁sw上具有相对大的长度。因此，底凸块ub与第一介电层il1和第二介电层il2中的每个可以具有增大的接触面积，并因此具有增大的粘合力。此外，当在制造工艺中蚀刻第一阻挡/种子图案sp1以暴露包括在底凸块ub中的凸块金属图案50的底表面(这将参照图5h和图5i进行讨论)时，可以防止第一阻挡/种子图案sp1被过度地蚀刻。因此，可以防止在底凸块ub的侧向(横向)表面上出现裂纹或层离。
52.参照图2a和图3c，第一再分布图案rp1和第一内部地图案igp1可以设置在第三介电层il3上。当在平面中观看时，第一内部地图案igp1可以彼此连接以形成网格形状。第一内部地图案igp1可以被提供有地电压。第一再分布图案rp1的部分可以穿透第三介电层il3，并且接触底凸块ub。第一内部地图案igp1可以对应于第一再分布图案rp1的部分。
53.第四介电层il4可以覆盖第三介电层il3、第一再分布图案rp1和第一内部地图案igp1。第二再分布图案rp2可以设置在第四介电层il4上。第二再分布图案rp2的部分可以穿透第四介电层il4，并且接触第一再分布图案rp1。第五介电层il5可以覆盖第四介电层il4和第二再分布图案rp2。
54.第三再分布图案rp3和第二内部地图案igp2可以设置在第五介电层il5上。第三再分布图案rp3的部分可以穿透第五介电层il5，并且与第二再分布图案rp2电连接。当在平面中观看时，第二内部地图案igp2可以彼此连接以形成网格形状。第二内部地图案igp2可以被提供有地电压。第二内部地图案igp2可以对应于第三再分布图案rp3的部分。
55.第六介电层il6可以覆盖第五介电层il5、第三再分布图案rp3和第二内部地图案igp2。第四再分布图案rp4可以设置在第六介电层il6上。第四再分布图案rp4的部分可以穿透第六介电层il6，并且与第三再分布图案rp3电连接。第七介电层il7可以覆盖第六介电层il6和第四再分布图案rp4。再分布导电垫rpa可以设置在第七介电层il7上。再分布导电垫rpa可以穿透第七介电层il7，并且与第四再分布图案rp4电连接。
56.第一再分布图案rp1至第四再分布图案rp4中的一个或更多个可以是用于诸如命令/访问信号的电信号的路径。第一再分布图案rp1至第四再分布图案rp4中的另一个或更多个可以是用于地电压和/或电源电压的路径。
57.第一再分布图案rp1至第四再分布图案rp4、第一内部地图案igp1、第二内部地图案igp2和再分布导电垫rpa可以均包括第四阻挡/种子图案sp4和再分布金属图案ip，并且再分布金属图案ip中的至少一个可以包括穿透第三介电层il3至第六介电层il6中的对应的一个的过孔部vp，且还可以包括设置在过孔部vp上的线部lp。过孔部vp和线部lp可以一体地形成为单个的整体件。第四阻挡/种子图案sp4可以包括例如种子层和阻挡层的双重结构，种子层包括铜，阻挡层包括从钛、钽、氮化钛、氮化钽和氮化钨中选择的一种。再分布金属图案ip可以包括例如铜。
58.半导体器件ch可以是通过内部连接构件isb安装在第一再分布基底rd1上的倒装芯片。半导体器件ch可以是从图像传感器芯片(诸如，互补金属氧化物半导体(cmos)图像传感器(cis))、微机电系统(mems)器件芯片、专用集成电路(asic)芯片和存储器器件芯片(诸如，闪存芯片、动态随机存取存储器(dram)芯片、静态随机存取存储器(sram)芯片、电可擦除可编程只读存储器(eeprom)芯片、相变随机存取存储器(pram)芯片、磁性随机存取存储器(mram)芯片、电阻式随机存取存储器(reram)芯片、高带宽存储器(hbm)芯片和混合存储器立方体(hmc)芯片)中选择的一种。内部连接构件isb可以是例如从焊球、导电凸块和导电柱中选择的至少一种。内部连接构件15b可以包括例如从锡、镍、银、铜、金和铝中选择的至少一种。内部连接构件isb可以将再分布导电垫rpa连接到半导体器件ch的芯片垫cpa。
59.底填充层uf可以置于半导体器件ch与第一再分布基底rd1之间。模制层md可以覆盖半导体器件ch和第一再分布基底rd1。模制层md可以包括介电树脂(例如，环氧模塑化合物(emc))。模制层md还可以包括填料，并且填料可以分散在介电树脂中。填料可以包括例如氧化硅(sio2)。底填充层uf可以包括热固化树脂或光固化树脂。此外，底填充层uf还可以包括有机填料或无机填料。
60.图5a至图5i示出了示出根据本发明构思的一些示例实施例的制造具有图3c的放大剖面的半导体封装件的方法的放大剖视图。
61.参照图2a和图5a，可以准备牺牲基底ssb。牺牲基底ssb可以是例如透明玻璃基底或裸晶圆。可以在牺牲基底ssb上形成牺牲层rel。牺牲层rel可以包括环氧树脂。牺牲层rel可以具有例如光降解性质或热降解性质。可选地，牺牲层rel可以包括相对于将在下面讨论的第一介电层il1具有蚀刻选择性的导电材料或介电材料。可以在牺牲层rel上形成第一介电层il1。可以通过涂覆工艺来形成第一介电层il1。第一介电层il1可以由光可成像电介质(pid)层形成。第一介电层il1可以形成为具有图3b的第一厚度t1。
62.参照图2a和图5b，第一介电层il1可以经历曝光工艺、显影工艺和固化工艺，以在第一介电层il1中形成暴露牺牲层rel的第一孔hl1。可以在形成有第一孔hl1的第一介电层
il1上涂覆第二介电层il2。可以将第二介电层il2形成为具有图3b的第二厚度t2。第二介电层il2的一部分可以填充第一孔hl1。
63.参照图2a、图3b和图5c，第二介电层il2可以经历曝光工艺、显影工艺和固化工艺，以形成第二孔hl2、第一虚设孔dh1和第二虚设孔dh2。可以将第二孔hl2形成为与第一孔hl1叠置。可以将第一虚设孔dh1和第二虚设孔dh2形成为暴露第一介电层il1的顶表面。可以将第二孔hl2形成为使它们的宽度比第一孔hl1的宽度大。因为第二介电层il2比第一介电层il1厚，所以在固化工艺中，第二介电层il2可以经历比第一介电层il1的收缩大的收缩。因此，第二孔hl2可以部分地暴露第一介电层il1的顶表面。因为在同一曝光工艺中同时形成第二孔hl2、第一虚设孔dh1和第二虚设孔dh2，所以如参照图3c所讨论的，可以在第二介电层il2的底表面il2_b与第二孔hl2的内侧壁、第一虚设孔dh1的内侧壁和第二虚设孔dh2的内侧壁之间形成相同的角(例如，第一角θ1或第二角θ2)。
64.参照图2a、图3b和图5d，可以在牺牲基底ssb、形成有第一孔hl1的第一介电层il1以及形成有第二孔hl2、第一虚设孔dh1和第二虚设孔dh2的第二介电层il2的整个表面(例如，整个暴露的表面)上共形地形成第一阻挡/种子层sl1。可以在第一阻挡/种子层sl1上形成第一掩模图案mk1。第一掩模图案mk1可以限制将在下面讨论的底凸块ub和虚设图案du1和du2的位置。第一掩模图案mk1可以是例如光致抗蚀剂图案。可以执行镀敷工艺，以在被第一掩模图案mk1暴露的第一阻挡/种子层sl1上形成金属图案50、60和70。
65.参照图2a、图3b和图5e，可以去除第一掩模图案mk1，以暴露金属图案50、60和70的侧部上的第一阻挡/种子层sl1。可以执行蚀刻工艺，以去除金属图案50、60和70的侧部上的第一阻挡/种子层sl1，并形成第一阻挡/种子图案sp1、第二阻挡/种子图案sp2和第三阻挡/种子图案sp3。因此，可以形成底凸块ub和虚设图案du1和du2。例如，底凸块ub可以包括金属图案50和第一阻挡/种子图案sp1，并且第一虚设图案du1可以包括金属图案60和第二阻挡/种子图案sp2。可以在第二介电层il2、底凸块ub和虚设图案du1和du2上涂覆第三介电层il3。在此阶段中，底凸块ub之间的虚设图案du1和du2可以增大第三介电层il3的平坦度。此外，底凸块ub和虚设图案du1和du2可以均具有t形剖面，因此，第三介电层il3的平坦度可以进一步增大。
66.参照图2a、图5e和图5f，第三介电层il3可以经历曝光工艺、显影工艺和固化工艺，以在第三介电层il3中形成暴露底凸块ub的通孔vh。在此阶段中，因为第三介电层il3的平坦度如上所述地增大，所以在曝光工艺中不会发生故障。因此，可以精确地形成通孔vh。
67.可以在第三介电层il3上共形地形成第二阻挡/种子层sl2。可以在第二阻挡/种子层sl2上形成第二掩模图案mk2。第二掩模图案mk2可以限制将在下面讨论的第一内部地图案igp1和第一再分布图案rp1的位置。第二掩模图案mk2可以包括例如光致抗蚀剂图案。可以通过涂覆光致抗蚀剂层并随后对光致抗蚀剂层进行曝光和显影来形成第二掩模图案mk2。在此阶段中，因为第三介电层il3的平坦度如上所述地增大，所以在曝光工艺中不会发生故障。因此，可以精确地形成第二掩模图案mk2。
68.可以执行镀敷工艺，以在第二阻挡/种子层sl2的被暴露而未被第二掩模图案mk2覆盖的顶表面上形成镀敷层，这可以使得形成第一内部地图案igp1以及第一再分布图案rp1的再分布金属图案ip。
69.参照图2a、图5f和图5g，可以去除第二掩模图案mk2以暴露第二阻挡/种子层sl2。
可以去除暴露在第一内部地图案igp1和再分布金属图案ip的侧部上的第二阻挡/种子层sl2，并且可以在第一内部地图案igp1和再分布金属图案ip下方形成第二阻挡/种子图案sp2。可以相同或相似地重复第一内部地图案igp1和第一再分布图案rp1的形成，以形成第四介电层il4至第七介电层il7、第二再分布图案rp2至第四再分布图案rp4、第二内部地图案igp2和再分布导电垫rpa。因此，可以制造第一再分布基底rd1。
70.参照图2a和图5h，可以使用内部连接构件isb将半导体器件ch接合到再分布导电垫rpa。可以在半导体器件ch与第一再分布基底rd1之间形成底填充层uf。
71.参照图2a、图5h和图5i，可以去除牺牲层rel和牺牲基底ssb。在这种情况下，当牺牲层rel具有光降解性质时，可以使光照射穿过牺牲基底ssb。当牺牲层rel具有热降解性质时，可以邻近牺牲基底ssb施加热。可选地，可以使牺牲基底ssb与牺牲层rel物理分离，并且可以通过蚀刻工艺或化学机械抛光(cmp)工艺来去除剩余的牺牲层rel。因此，可以暴露第一介电层il1的底表面。在此阶段中，还可以暴露包括在底凸块ub中的第一阻挡/种子图案sp1的底表面。暴露的第一阻挡/种子图案sp1可以经历蚀刻工艺，以去除第一阻挡/种子图案sp1的一部分，并暴露包括在底凸块ub中的凸块金属图案50的底表面。可以基于对第一阻挡/种子图案sp1进行蚀刻的程度来形成图4a或图4b的结构。在本实施例中，第一孔hl1和第二孔hl2可以使第一阻挡/种子图案sp1具有增大的长度。因此，即使第一阻挡/种子图案sp1被部分地去除，剩余的第一阻挡/种子图案sp1也可以具有足以防止底凸块ub的侧壁上的裂纹或层离的长度。因为虚设图案du1和du2被第一介电层il1覆盖，所以虚设图案du1和du2在蚀刻工艺中不会被损坏。
72.随后，参照图3c，可以将外部连接构件osb接合到包括在底凸块ub中的凸块金属图案50的底表面。在此阶段中，因为虚设图案du1和du2被第一介电层il1覆盖，所以可以防止外部连接构件osb与虚设图案du1和du2之间的电短路。
73.图6示出了沿着图1的线a-a'截取的剖视图。
74.参照图6，根据本实施例的半导体封装件1001可以被构造为使得虚设图案du1和du2可以被提供有地电压。例如，第一虚设图案du1中的一个第一虚设图案du1(g)可以与第一内部地图案igp1的过孔部接触。此外，第一内部地图案igp1可以通过第二再分布图案rp2中的一个第二再分布图案rp2(g)连接到第二内部地图案igp2。当虚设图案du1和du2如上所述地被提供有地电压时，虚设图案du1和du2可以用作电磁屏蔽，以减小信号噪声，并抑制施加到相邻的底凸块ub的电信号之间的干扰。其他构造可以与参照图1至图4b讨论的构造相同或相似。
75.图7图示了示出根据本发明构思的一些示例实施例的半导体封装件的平面图。沿着图7的线a-a'截取的剖面可以与图6的剖面相同或相似。
76.参照图7，根据本实施例的半导体封装件1002可以被构造为使得：当在平面中观看时，虚设图案du可以具有其中图1的虚设图案du1和du2彼此连接的网格形状，并且可以围绕底凸块ub。虚设图案du可以包括第一虚设部60a和第二虚设部60b，第一虚设部60a和第二虚设部60b中的每个构成网格形状。虚设图案du可以被电浮置，或者可以被提供有地电压。当虚设图案du被提供有地电压时，虚设图案du的网格形状可以有利于第一再分布图案rp1或第一内部地图案igp1的连接。其他构造可以与参照图1至图4b讨论的构造相同或相似。
77.图8示出了示出根据本发明构思的一些示例实施例的半导体封装件的剖视图。
78.参照图8，根据本实施例的半导体封装件1003可以具有第二子半导体封装件pkg2安装在第一子半导体封装件pkg1上的层叠封装结构。第一子半导体封装件pkg1可以包括第一再分布基底rd1和安装在第一再分布基底rd1上的第一半导体器件ch1。
79.第一再分布基底rd1还可以包括用于第二子半导体封装件pkg2与第一半导体器件ch1之间的连接的信号图案sgl。信号图案sgl可以是第四再分布图案rp4的一部分。第一再分布基底rd1的其他构造可以与参照图1至图4b讨论的构造相同或相似。第一半导体器件ch1可以通过第一内部连接构件isb1连接到第一再分布基底rd1的第一再分布导电垫rpa1。第一半导体器件ch1和第一再分布基底rd1可以被第一模制层md1覆盖。第一模制层md1可以在其中具有穿透其的模制过孔mva。模制过孔mva可以包括从铜、铝、钨、镍、金和锡中选择的至少一种金属。
80.第二再分布基底rd2可以设置在第一模制层md1上。第二再分布基底rd2可以包括顺序地堆叠的第八介电层il8、第九介电层il9和第十介电层il10、第五再分布图案rp5和第六再分布图案rp6以及第二再分布导电垫rpa2。第八介电层il8至第十介电层il10可以均包括光可成像电介质(pid)。第五再分布图案rp5和第六再分布图案rp6以及第二再分布导电垫rpa2可以均包括导电材料。
81.第五再分布图案rp5可以置于第八介电层il8与第九介电层il9之间。第五再分布图案rp5可以穿透第八介电层il8，并且接触模制过孔mva。第六再分布图案rp6可以置于第九介电层il9与第十介电层il10之间。第六再分布图案rp6可以穿透第九介电层il9，并且接触第五再分布图案rp5。第二再分布导电垫rpa2可以设置在第十介电层il10上，并且可以穿透第十介电层il10并与第六再分布图案rp6连接。
82.与参照图1至图4b讨论的第一再分布图案rp1至第四再分布图案rp4相似，第五再分布图案rp5和第六再分布图案rp6可以均包括阻挡/种子图案和再分布金属图案ip。第一再分布导电垫rpa1和第二再分布导电垫rpa2可以均与参照图1至图4b讨论的再分布导电垫rpa相同或相似。
83.第二子半导体封装件pkg2可以包括第一子封装基底ps1、设置在第一子封装基底ps1上的第二半导体器件ch2、置于第一子封装基底ps1与第二半导体器件ch2之间的第一粘合层ad1、覆盖第一子封装基底ps1和第二半导体器件ch2的第二模制层md2以及将第一子封装基底ps1连接到第二半导体器件ch2的第一导线wr1。第一子封装基底ps1可以是双面印刷电路板或多层印刷电路板。可选地，第一子封装基底ps1可以是另一再分布基底。在实施例中，第二子半导体封装件pkg2可以通过第二内部连接构件isb2连接到第二再分布基底rd2的第二再分布导电垫rpa2。
84.第一半导体器件ch1和第二半导体器件ch2可以独立地为从图像传感器芯片(诸如，cmos图像传感器(cis))、微机电系统(mems)器件芯片、专用集成电路(asic)芯片和存储器器件芯片(诸如，闪存芯片、动态随机存取存储器(dram)芯片、静态随机存取存储器(sram)芯片、电可擦除可编程只读存储器(eeprom)芯片、相变随机存取存储器(pram)芯片、磁性随机存取存储器(mram)芯片、电阻式随机存取存储器(reram)芯片、高带宽存储器(hbm)芯片和混合存储器立方体(hmc)芯片)中选择的一种。
85.其他构造可以与参照图1至图4b讨论的构造相同或相似。
86.图9示出了示出根据本发明构思的一些示例实施例的半导体封装件的剖视图。
87.参照图9，根据本实施例的半导体封装件1004可以被构造为使得第一子半导体封装件pkg1还可以包括连接基底900。连接基底900可以设置在第一再分布基底rd1上。连接基底900可以包括腔体区域cv，第一半导体器件ch1插入到腔体区域cv中。连接基底900可以通过第三内部连接构件isb3连接到第一再分布基底rd1的第一再分布导电垫rpa1。第一底填充层uf1可以置于第一半导体器件ch1与第一再分布基底rd1之间。第二底填充层uf2可以置于连接基底900与第一再分布基底rd1之间。
88.连接基底900可以包括多个基体层910和多个导电结构920。在本实施例中，基体层910被示出为由两个层形成，但本发明构思不限于此，并且基体层910可以由三个或更多个层形成。基体层910可以包括介电材料。例如，基体层910可以包括碳基材料、陶瓷或聚合物。
89.导电结构920可以包括连接垫921、第一连接过孔922、第一连接线923和第二连接过孔924。在本实施例中，第一连接过孔922和第一连接线923可以一体地形成为单个的整体件。导电结构920可以包括诸如铜、铝、金、镍或钛的金属。第一模制层md1可以覆盖连接基底900。
90.第二再分布基底rd2的第五再分布图案rp5可以穿透第八介电层il8和第一模制层md1，从而与第二连接过孔924接触。其他构造可以与上面参照图8讨论的构造相同或相似。
91.图10示出了示出根据本发明构思的一些示例实施例的半导体封装件的剖视图。
92.参照图10，根据本实施例的半导体封装件1005可以被构造为使得第一再分布基底rd1可以通过第四内部连接构件isb4而倒装芯片地安装在第一封装基底100上。第一封装基底100可以是例如双面印刷电路板或多层印刷电路板。可选地，第一封装基底100可以是另一再分布基底。在本实施例中，第一再分布基底rd1可以被称为中介体基底。
93.多个外部连接构件osb可以接合到第一封装基底100。第一子半导体封装件pkg1和第二子半导体封装件pkg2可以并排地安装在第一再分布基底rd1上。
94.第一子半导体封装件pkg1可以包括第一子封装基底ps1、设置在第一子封装基底ps1上的第一半导体器件ch1、置于第一子封装基底ps1与第一半导体器件ch1之间的第一粘合层ad1、覆盖第一子封装基底ps1和第一半导体器件ch1的第一模制层md1以及将第一子封装基底ps1连接到第一半导体器件ch1的第一导线wr1。
95.第二子半导体封装件pkg2可以包括第二子封装基底ps2、堆叠在第二子封装基底ps2上的第二半导体器件ch2以及覆盖第二子封装基底ps2和第二半导体器件ch2的第二模制层md2。第二半导体器件ch2中的至少一个可以包括一个或更多个贯穿过孔tsv。贯穿过孔tsv可以包括诸如铜或钨的金属。第二半导体器件ch2可以通过第二内部连接构件isb2电连接到第二子封装基底ps2。第二半导体器件ch2可以是例如存储器芯片。第二子封装基底ps2可以是驱动存储器芯片的逻辑芯片。
96.第一子半导体封装件pkg1可以通过第一内部连接构件isb1连接到第一再分布基底rd1。第二子半导体封装件pkg2可以通过第三内部连接构件isb3连接到第一再分布基底rd1。第一再分布基底rd1还可以包括将第一子半导体封装件pkg1连接到第二子半导体封装件pkg2的信号图案sgl。信号图案sgl可以是第四再分布图案rp4的一部分。热辐射构件hs可以覆盖第一再分布基底rd1、第一子半导体封装件pkg1、第二子半导体封装件pkg2和第一封装基底100。
97.热界面材料层tim可以置于热辐射构件hs与第一子半导体封装件pkg1和第二子半
导体封装件pkg2之间。热界面材料层tim可以包括润滑脂层或热固性树脂层。热界面材料层tim还可以包括分散在热固性树脂层中的填料颗粒。填料颗粒可以包括其热导率高的石墨烯粉末或金属粉末。可选地，填料颗粒可以包括从二氧化硅、氧化铝、氧化锌和氮化硼中选择的至少一种。
98.第二粘合层ad2可以置于第一封装基底100与热辐射构件hs的底端之间。第一子半导体封装件pkg1和第二子半导体封装件pkg2可以在它们之间具有没有模制层的空的空间。
99.热辐射构件hs可以包括其热导率高的材料(例如，石墨烯或诸如钨、钛、铜或铝的金属)。热辐射构件hs可以包括导电材料。热辐射构件hs还可以用作电磁屏蔽。其他构造可以与参照图1至图4b讨论的构造相同或相似。
100.根据本发明构思的一些示例实施例的半导体封装件可以被构造为使得设置在底凸块之间的虚设图案可以使位于虚设图案上的介电层的平坦度增大。此外，底凸块和虚设图案可以均具有t形状，以使介电层的平坦度进一步增大。因此，可以防止工艺缺陷以提高半导体封装件的可靠性。
101.此外，因为底凸块在其侧壁上具有起伏，所以底凸块与介电层之间的粘合力可以增大，以防止底凸块与介电层之间的裂纹或层离。结果，半导体封装件可以在可靠性上得到提高。
102.此外，虚设图案可以被提供有地电压，并因此可以用作电磁屏蔽。
103.尽管已经结合本发明构思的一些示例实施例描述了本发明构思，但对于本领域技术人员而言将理解的是，在不脱离本发明构思的技术精神和范围的情况下，可以对其做出各种改变和修改。图1至图10的实施例可以彼此进行组合。