用于生产集成电路芯片的埋入式互连轨的方法与流程

1.本发明涉及集成电路芯片(此后简称为ic或ic芯片)，尤其是主要用于向芯片上的有源器件输送功率的埋入式互连轨的生产。


背景技术：

2.用于制造集成电路芯片的半导体加工继续朝着提高器件密度的方向发展：在半导体材料的给定表面上放置器件尺寸不断减小的更多有源器件(主要是晶体管)。
3.随着传统cmos缩放(cmos scaling)正达到其物理极限并面临越来越严格的设计约束，需要新的替代解决方案来帮助保持整体功率性能面积成本(ppac)逻辑路线图并继续提供有利可图的节点到节点缩放增益。已经提出了引入埋入式功率轨(bpr)和背侧功率输送网络(pdn)，通过使用额外的路由选项来允许进一步缩放以解决互连拥塞问题。
4.例如，专利公开文献ep3324436a1中描述了bpr和背侧pdn的组合应用。该文献提出从其上形成有源器件的半导体层的背面来连接埋入式功率轨。在将器件晶片减薄以由此暴露半导体层的背侧之后，从所述经暴露的背侧实现小通硅通孔连接(通常称为“纳米
”‑
tsv或ntsv)，从而接触埋入式功率轨。
5.改善从芯片的背侧到前侧的路径中的接触电阻是ic芯片设计的开发中的持续关注的问题。一个问题是，由于埋入式轨和ntsv之间的小接触表面积，ntsv和轨之间的接触电阻率很高。随着芯片上器件密度的增加，埋入式轨的宽度越来越小，这个问题变得越来越严重。ntsv的宽度(也称为临界尺寸)现在通常明显大于埋入式轨的宽度，从而导致两者之间的接触面积非常小，因此所述接触面积的电阻率增加。
6.专利公开文献us10872818b2公开了埋入式功率轨的形成，其自对准到形成在半导体基板上的两个半导体鳍之间的区域。轨被进一步连接至埋入式触点，埋入式触点具有比埋入式轨本身更大的横截面。这是通过应用各向异性蚀刻工艺和各向同性蚀刻工艺的组合来实现的，后者导致形成菱形沟槽，该菱形沟槽随后填充导电材料以形成埋入式触点。此后，通过填充两个鳍之间的区域来形成轨。纳米tsv通过从背侧蚀刻来形成，其中tsv的临界尺寸小于菱形触点。因此，菱形触点的功能主要是解决埋入式轨和tsv之间的对准问题。此外，用于产生菱形沟槽的各向同性蚀刻很可能接近鳍的底部，这可导致对构建在鳍上的有源器件的功能性产生负面影响的应力效应。


技术实现要素：

7.本发明旨在提供针对上述问题的解决方案。这是通过根据所附权利要求书的用于生产ic芯片的方法实现的。根据本发明的方法，在用于制造ic的器件晶片的半导体层中形成沟槽，然后在沟槽的侧壁上沉积衬层。从沟槽的底部移除衬层，并且沟槽可被各向异性地加深以形成沟槽的延伸部。这可沿着沟槽的全长进行，或者通过应用掩模(诸如，由举例而言旋涂碳(soc)和旋涂玻璃(sog)的堆叠而成的光掩模或硬掩模)来局部地进行。随后应用蚀刻工艺，从而形成比沟槽更宽的腔。例如，这可以通过各向同性蚀刻工艺或原子层蚀刻来
完成。蚀刻工艺相对于衬层而言是选择性的，使得当半导体层的前表面朝上时，腔基本上形成在衬侧下方。然后，可能在形成第二衬层之后，用导电材料填充由沟槽和腔形成的组合空间。这导致形成由沟槽的区域中的窄部和腔的区域中的较宽部组成的埋入式互连轨。较宽部可以通过tsv连接从半导体层的背侧接触，从而在所述tsv连接和埋如式轨之间实现大的接触面积。用于形成腔的蚀刻工艺的选择性(相对于衬层而言的选择性)导致在远离形成在半导体层的前表面上的有源器件的位置处形成腔并从而形成较宽的轨部。这提供了tsv和埋入式轨之间的经增加的接触面积的优点，而不会对半导体层的前侧(即从器件晶片生产的最终ic的前侧)上的有源器件的功能性产生负面影响。
8.本发明尤其涉及一种用于生产集成电路芯片的埋入式互连轨的方法，所述方法包括以下步骤：
9.提供器件晶片，所述器件晶片包括在顶部的半导体层，所述半导体层具有前表面和背表面，并且所述器件晶片可能还包括位于所述半导体层的前表面的至少一个或多个部分上的介电层，
10.在所述半导体层中或穿过所述介电层并进入所述半导体层中来产生沟槽，
11.在所述沟槽的内表面上产生介电衬层，
12.从所述沟槽的底部或从所述沟槽的底部的一个或多个部分移除所述衬层，同时维持所述沟槽的侧壁上的衬层，所述部分是通过产生具有一个或多个开口的掩模来确定的，所述一个或多个开口对应于所述一个或多个部分，
13.应用相对于所述衬层或相对于所述衬层和所述掩模具有选择性的蚀刻工艺，从而创建至少一个腔，所述至少一个腔从所述沟槽的底部或从所述沟槽的底部的所述一个或多个部分中的每一者向下且横向向外延伸，
14.用导电材料填充所述至少一个腔和所述沟槽，从而形成埋入式互连轨，所述轨包括所述沟槽内的窄部和所述至少一个腔内的至少一个较宽部。
15.由于蚀刻选择性，当半导体层的前表面朝上时，至少一个腔基本上形成在衬层下方或衬层和掩模下方。
16.所述方法还包括如下步骤：加深所述沟槽的底部或所述沟槽的底部的所述一个或多个部分，同时维持所述沟槽的侧壁上的衬层，从而创建所述沟槽的一个或多个延伸部，其中所述一个或多个延伸部的侧壁上不存在衬层，并且其中用于形成所述至少一个腔的蚀刻工艺是在形成所述一个或多个延伸部之后应用的。延伸部的形成是相对于沟槽而言各向异性地发生的，或者换言之，延伸部的侧壁是沟槽的侧壁的延长段，而没有相对于沟槽横向地延伸。在措辞
‘
从沟槽的底部向下和横向向外延伸的至少一个腔’中，
‘
沟槽的底部’是指在创建延伸部(当此类延伸部在腔形成之前形成时)之前的沟槽底部。
17.根据一实施例，所述蚀刻工艺是各向同性蚀刻工艺，并且所述至少一个腔具有球形或菱形，如在相对于所述沟槽的纵向方向垂直地定向的截面中看到的。
18.根据另一实施例，所述蚀刻工艺是原子层蚀刻工艺，并且所述至少一个腔具有矩形，如在相对于所述沟槽的纵向方向垂直地定向的截面中看到的。
19.所述方法还包括以下步骤：将所述器件晶片减薄直至所述半导体层的背表面暴露并产生穿过所述背表面的通孔开口，并用导电材料填充所述通孔开口，从而形成与所述埋入式轨的所述较宽部中的一者相接触的tsv连接，所述通孔开口比埋入式轨的窄部更宽并
且与所述窄部完全交叠，使得所述通孔开口也与所述埋入式轨的较宽部的至少一部分交叠。
20.根据一实施例，填充所述沟槽和所述至少一个腔的步骤导致基本上在所述轨的所述至少一个较宽部的中心出现空洞，其中在形成所述通孔开口之后，所述轨的所述较宽部被部分地移除，直到露出所述空洞的内表面的一部分，并且其中所述tsv连接是通过用所述导电材料填充所述空洞的内表面的所述部分并填充所述通孔开口来形成的。
21.根据一实施例，在用导电材料填充腔和沟槽的步骤之前，在第一衬层上和至少一个腔的内表面上沉积第二电介质衬层。根据一实施例，在填充沟槽和至少一个腔的步骤之前，从沟槽的侧壁移除第一衬层，然后可能在沟槽的侧壁上和腔的内表面上沉积第二衬层。
22.本发明同样涉及一种包括具有前表面和背表面的半导体层的微结构，所述半导体层在其前表面上包括多个半导体器件，并且所述微结构还包括：
23.至少部分地埋入所述半导体层中的多个互连轨，
24.从所述半导体层的背表面到所述互连轨的多个tsv连接，
25.其特征在于：
26.所述轨包括最靠近所述半导体层的前表面的一侧处的窄部和最靠近所述半导体层的背表面的一侧处的至少一个较宽部，
27.介电衬层被形成在所述轨的窄部的侧壁与所述半导体层之间，
28.当所述半导体层的前表面朝上时，所述至少一个较宽部基本上位于所述衬层下方，
29.所述tsv连接比所述轨的窄部更宽并与所述窄部完全交叠，并且所述tsv连接与所述埋入式轨的所述较宽部中的一者或多者物理接触。
30.本发明同样涉及包括根据本发明的微结构的集成电路芯片。
附图说明
31.附图解说了本发明的主要特征。它们不是按比例绘制的，并且不应被视为真实结构的技术图纸。
32.图1示出了包括p型鳍和n型鳍的器件晶片的一部分的剖面图，并且本发明的方法的一个实施例将参考后续附图被应用于该器件晶片。
33.图2a至2n解说了示出本发明的方法的一个实施例的关键步骤的序列。
34.图3和图4解说了用于在器件晶片的si层中创建球形腔的各向同性蚀刻工艺的不同可能的最终结果。
35.图5a和5b示出了通过使用不同的蚀刻工艺的腔的替换形状。
36.图6a和6b至12a和12b示出了本发明的实施例的关键步骤，根据该实施例，各向同性蚀刻工艺被局部地(而不是沿着所形成的沟槽的整个长度)应用以产生埋入式功率轨。
37.图13a至13e解说了当填充腔的导电材料的中心处形成空洞时适用的实施例。
具体实施方式
38.在以下详细描述中，基于根据本发明的用于生产集成电路芯片的方法的一个实施例来描述该方法，该集成电路芯片包括布置在半导体基板上的标准单元中并通过ntsv和埋
入式功率轨从芯片背面供电的finfet晶体管的cmos布局。然而，本发明不限于这些细节。代替基于鳍的有源器件，有源器件可以是平面器件或基于纳米片的器件。轨不限于供电轨，还可以是任何其他类型的互连轨。对用于将被描述的各种层和区域的材料的任何引用仅旨在作为合适材料的示例，而不应理解为对本发明的范围的限制。
39.图1示出了器件晶片(即，将在其上加工若干个ic芯片的有源器件的晶片)的一小部分，包括单晶硅层1，其中通过已知的光刻和蚀刻技术，应用蚀刻掩模3制备了数个鳍2和2’。鳍的宽度可以在10nm的量级或更小。两种不同类型的图案填充表示不同的掺杂类型(也通过各自的附图标记2和2’来指代)，通常是p型和n型掺杂。这一布局通常被用于生产布置在多个标准单元中的pmos和nmos晶体管。在该示例中，该布局包括规则地间隔开的鳍对，这些鳍以四个p型鳍2和四个n型鳍2’的交替编组来布置。
40.si层1是包括基晶片5(通常是si晶片)和薄蚀刻停止层6(其可以是sige层)的多层器件晶片的单晶顶层。si层1(包括鳍)的厚度优选地小于1μm，例如约500nm。例如，蚀刻停止层6可以是约50nm厚的sige层。其作为蚀刻停止层的功能是从背侧停止对基晶片5的蚀刻，这将在本说明书中稍后解释。sige层6和单晶硅层1可以通过本领域已知的技术，优选地通过外延生长方法在硅基晶片5上生产。一种替换方案是使用绝缘体上硅(soi)晶片，其中绝缘体层在该工艺的后期扮演蚀刻停止层的角色。鳍2、2’被嵌入在介电材料层7中。通常，这是氧化硅(sio2)层，也称为
‘
浅沟槽隔离’氧化物。我们将在下文中将该层称为sti层7。通过本领域中已知的平面化技术，包括例如一个或多个cmp(化学机械抛光)步骤，将sti层7平面化到蚀刻掩模3的水平。
41.图2a是si层1的一个p型区域的放大图，包括两对p型鳍2。现在将更详细地描述本发明的用于在这两对鳍之间的区域中产生埋入式功率轨的方法的一个非限制性实施例。将理解，以下描述的步骤在跨器件晶片的给定区域的所有p型鳍对2之间和所有n型鳍对2’之间同时执行。
42.如图2b所示，在器件晶片中形成具有基本平行侧壁的沟槽10，其延伸穿过sti层7并进入si层1的块体。这可以通过光刻和蚀刻来实现，使用适合获得穿过sti材料7和硅1的这一形状的沟槽10的蚀刻配方或不同配方的组合。这一类型的光刻步骤和蚀刻配方是本领域已知的并且因此在此不再进行详细描述。沟槽10例如可以具有约20nm的宽度w。沟槽在垂直于附图的方向上的长度是根据要在鳍上加工的有源器件的特定布局来选择的。如图2c所示，随后在沟槽的底部和侧壁上以及在器件晶片的上表面(即，在sti电介质7和蚀刻掩模3的经平面化表面)上沉积介电衬层11。该衬层11可以是例如通过原子层沉积(ald)沉积的几纳米厚的氧化硅或氮化硅或碳化硅(sico)层。
43.如图2d所示，随后从沟槽10的底部和器件晶片的上表面移除衬层11，同时维持沟槽10的侧壁上的衬层。如本领域所知，这可以通过等离子体蚀刻工艺完成，如文献ep3035369a1中所述。
44.参考图2e，沟槽10随后被进一步加深，同时维持侧壁上的衬层11。这可以通过相对于衬层材料各向异性地去除硅的蚀刻配方来实现。由此形成沟槽的具有深度d的延伸部12，深度d例如可以是20-30nm的量级，延伸部12的侧壁上没有衬层。然而，延伸部12的深度不限于任何特定值，并且可取决于在该步骤后应用的蚀刻工艺的选择性(见下一段落)。根据本发明的其他实施例，沟槽10的加深也可以省略(即，不形成延伸部12)。
45.在此之后，应用另一蚀刻工艺，从延伸部12的内部开始或在未形成延伸部12时从沟槽10的底部开始移除si，并且其中所述移除没有与沟槽10的侧壁对齐，而是从沟槽10底部(即形成延伸部之前的沟槽底部)向下和横向向外进行。该蚀刻工艺相对于衬层材料是选择性的，即si的蚀刻速度比衬层11快得多。图2f解说了各向同性蚀刻工艺的结果，即在三维中进行的工艺，这去除了块体部分的si，使得形成腔13，其具有在垂直于沟槽的纵向方向的平面中看到的基本球形横截面。蚀刻工艺相对于衬层材料是选择性的这一事实隐含地意味着，当蚀刻工艺停止时，腔13基本上形成在衬层11下方，当器件晶片水平地取向且半导体层的前表面朝上时，
‘
下方’一词适用。图2f示出了理论情形，其中蚀刻选择性是100％排他性(即衬层未被蚀刻)，并且当腔13的上边沿与衬层11的下边沿重合时，获得了腔13的球形。实际上，蚀刻选择性永远不是100％排他性的，并且所需的球形可能无法达到，直至蚀刻工艺进行得比衬层11的外边沿稍远，这取决于使用给定蚀刻化学的适用蚀刻速率。图3和4是当蚀刻工艺停止时可获得的替换最终结果的示例。在图3中，衬层的内边沿被蚀刻工艺截断，而衬层的厚度几乎保持不变或略有减少。因此，在图3的情形中，腔也形成在衬层11下方。在图4中，直到蚀刻工艺沿高度h超出衬层11的下边沿，腔才达到球形。只要高度h与衬层的原始高度h相比较小，例如小于该原始高度的10％，或小于5％、3％或2％，这一实施例就仍被定义为在所附权利要求书中使用的语言中的“在衬层11下方”的腔，或等效地，“从沟槽10的底部(在延伸部形成之前)向下且横向向外延伸的腔”。
46.参考图2g，第二衬层14可形成在沟槽10的内表面上(即第一衬层11上)和腔13的内表面上。第二衬层14可由与第一衬层11相同的材料形成，并且例如可通过原子层沉积(ald)或区域选择性沉积(asd)形成。第二衬层14均匀地形成在器件晶片的上表面上，但随后通过平面化工艺(例如包括cmp)从其上移除。仅当最终埋入式轨需要与si层1的块体隔离时，才需要第二衬层14。这可取决于鳍的掺杂类型和/或将连接到埋入式轨的有源器件的类型和功能性。
47.参考图2h，随后用导电材料(优选地是可通过本领域已知的任何合适技术来施加的金属)填充沟槽10和腔13，从而形成埋入式功率轨15，由窄部15a和从窄部15a的下端向下延伸的较宽部15b(即，比窄部15b宽)组成。在本说明书和所附权利要求书中，术语
‘
窄’、
‘
宽’、
‘
较宽’和
‘
宽度’是指在与沟槽10的纵向方向上相垂直的方向上延伸的尺寸。
48.金属的沉积之前可以先沉积阻挡层和种子层(未示出)，这在本领域中也是已知的。例如，金属沉积可以通过镀敷或ald，或通过物理气相沉积和回流循环(这也是本领域已知的技术)来完成。然而，由于沉积过程的性质，ald可能在腔13的中心留下空洞。这不会对埋入式轨15的功能性造成问题，如将进一步解释的。在任何情形中，一定体积的导电材料沉积在腔13中并形成埋入式轨15的一个组成部分(在所附权利要求书中称为配置以在后续加工期间从si层1的背面接触的
‘
较宽部’15b)。如将在下文所述，较宽部15b的横向尺寸显著大于轨的宽度，从而实现与从si层1的背侧形成的tsv连接的大接触面积。
49.根据替换实施例(未在附图中示出，但包括在本发明的范围内)，在沉积第二衬层14之前或(在不需要第二衬层的情形中)在填充沟槽之前，从沟槽10的侧壁移除第一衬层11。可以通过湿法蚀刻工艺或干法各向同性蚀刻工艺从侧壁上移除衬层11。移除第一衬层允许有更多的空间供用于沟槽的填充，并且从而可有助于缩小ic上的有源器件的尺寸。在(优选地通过平面化)移除沉积在器件晶片的上表面上的任何导电材料后，可以开始在器件
晶片上加工有源器件。这涉及大量工艺步骤，主要用于在鳍2和2’上产生晶体管，从而产生所谓的ic前道工艺(feol)部分。这里不需要描述这些工艺步骤的细节，因为这些工艺本身是已知的，并且本发明不受任何特定器件布局的限制。然而，图2i中示出了一个细节：埋入式轨的窄部15a从顶部凹陷，并且所获得的腔填充有介电材料16。如本领域所知的，这是为了产生穿过该介电材料16的与有源器件的局部互连。
50.前道工艺部分在图2i中由层20示意性地表示。在该层的顶部是后道工艺(beol)部分21，在本领域中也是已知的，如设计用于将前道工艺的有源器件连接到芯片的信号端子的多层互连结构。埋入式功率轨15(由15a和15b组成)通过沿鳍的特定位置处的局部互连来连接到有源器件。这些互连也未在图2i中示出，但其外观和制造方法可符合已知技术。
51.现在参考图2j。在feol和beol加工之后，将器件晶片翻转180
°
并结合到载体晶片(未示出)，之后将基晶片5减薄。减薄过程可包括研磨和cmp步骤，并以停止在蚀刻停止层6上的蚀刻工艺结束，然后移除该蚀刻停止层，以从而露出si层1的背表面，如图2j所示。上述减薄和蚀刻步骤在本领域中也是已知的。
52.参考图2k，随后通过已知的光刻和蚀刻技术产生与埋入式轨15对准的通孔开口22。通孔开口的宽度大于窄轨部15a的宽度，并与该窄轨部分完全交叠。在所示情形中，通孔开口22的宽度小于较宽轨部15b的宽度，但通孔开口22的宽度也可超过该较宽轨部的宽度。如也在图2k中看到的，(可选)第二衬层14从通孔开口22的底部被移除。
53.图2l和2m解说了在通孔开口22的底部和侧壁上以及在si层1的背表面上产生第三介电衬层23，然后从底部和上表面移除所述第三衬层23，同时维持侧壁上的第三衬层23。
54.随后，参考图2n，沉积导电材料(优选地是金属)，从而填充通孔开口22并由此创建从si层1的背侧到埋入式轨15的tsv连接24。具有比窄轨部15a更大宽度的轨部15b的存在确保了tsv连接24与轨15之间的大接触面积。
55.在此之后，可以应用其他公知的工艺步骤来在si层1的背侧产生功率递送网络，该功率递送网络被配置以向si层1的前侧上的feol部20中的有源器件供电。
56.图5a和5b解说了另一实施例，其中腔13由称为
‘
原子层蚀刻’(ale)的工艺产生，从图2e所示的沟槽10的延伸部12开始。ale不是以各向同性的方式扩大延伸部12，而是通过使延伸部12的侧壁渐进地移位，直到获得具有沿两个正交垂直面的基本矩形横截面的腔。如图5b所示，第二衬层14和导电材料的沉积方式与上述相同，从而形成由窄部15a和较大部15b组成的埋入式轨。上述用于产生tsv连接24的其余步骤同样适用于本实施例。
57.腔13可以具有除上述球形和矩形之外的其他形状。一种替换方案可以是菱形形状，当应用根据半导体层1的特定取向的晶面而进行的各向同性蚀刻工艺时，可以获得菱形形状。
58.在迄今为止描述的实施例中，埋入式轨的较宽部15b沿着轨的整个长度，即在垂直于附图的方向上延伸。局部地(即仅在沿轨的长度的、tsv连接将位于的位置处)产生较宽部15b也是可能的。这一实施例的关键步骤如图6a/6b至12a/12b所示。标记为
‘
a’和
‘
b’的每对图像示出了沿两个正交平面的相应剖面。在图6a和6b中，示出了沟槽10，其配备有衬层11。在图7a和7b中，衬层11已从沟槽10的底部和器件晶片的上表面移除。在图8a和8b中，在器件晶片上沉积了soc(旋涂碳)层30和sog(旋涂玻璃)膜31的堆叠，然后沉积和图案化抗蚀剂层32。在光刻和蚀刻技术领域中，使用soc和sog堆叠作为硬掩模是已知的。经图案化的抗蚀剂
层32在沟槽10上方展示开口33并与沟槽10交叠，该开口比沟槽10宽。随后，如图9a和9b所示，相对于抗蚀剂层32各向异性地蚀刻soc/sog堆叠30/31，从而在soc/sog堆叠中创建开口34，即将soc/sog堆叠30/31转变成能够局部地加工由开口34暴露的si层1部分的掩模。该蚀刻工艺相对于层1的si和衬层11是选择性的，以便在垂直于沟槽的方向上，开口34自对准到沟槽的侧壁上的衬层11。在沟槽的纵向方向上，开口34与抗蚀剂层32中的开口33具有相同的宽度。抗蚀剂32在此过程中被消耗，或者任何剩余的抗蚀剂在形成开口34后被剥离。如图10a和10b所示，然后各向异性地加深开口34，以形成沟槽10的局部向下延伸部12，然后进行各向同性蚀刻，各向同性蚀刻现在创建在局部形成的球形腔13，腔13从与开口34相对应的沟槽底部部分在三个维度上向外延伸(图11a和11b)。各向同性蚀刻相对于衬层11和掩模的soc材料是选择性的，使得腔基本上形成在衬层下方和soc层30下方。随后移除sog层。sog层的移除也可以在该工艺的另一点处进行，例如在加深步骤之前或与各向同性蚀刻工艺同时进行。这可取决于所使用的蚀刻化学。如果应用ale工艺，则腔13可以另选地是矩形腔。最后，移除soc层30，从而得到图12a和12b所示的图像。在此之后，诸方法步骤与上文参考图2g至2n所述相同。在一替换实施例中，跳过图7a和7b中所示的移除衬层11的步骤，并且在加深开口的步骤之前，从开口34的底部局部地移除衬层11。根据进一步的替换实施例，可以沿沟槽10的长度的不同位置处形成多个腔13。可以省略加深开口34和形成延伸部12的步骤。
59.图13a解说了当使用ald工艺(原子层沉积)用导电材料填充腔时，空腔13中心出现空洞40。对于沟槽底部的实心体15b的情况，该方法继续如上所述，从图13b所示的si层的背侧创建通孔22开始，并形成图13c所示的第三衬层23。然后可以进一步执行上述步骤，从而将该空洞留在原位。
60.然而，根据另一实施例，可以通过首先从通孔开口22的底部移除第三衬层23并且随后部分地移除体15b的材料，直到空洞40被露出，如图13d所示，来进一步增加接触面积。如图所示，空洞40可被露出约一半，但也可能更多或更少。然后用导电材料填充通孔22，从而得到如图13e所示的结果，其中半空洞的表面有助于增加较宽轨部15b与tsv 24之间的接触表面积。
61.本发明同样涉及可通过上述方法获得的微结构。在本上下文中，微结构(或半导体微结构)被定义成包含尺寸是纳米或数十纳米尺度的(半导体)组件(诸如上述鳍和埋入式轨)的结构。本发明还涉及包含这种微结构的集成电路芯片。
62.尽管已经在附图和前面的描述中详细地说明并描述了本发明，但是此类说明和描述被认为是说明性或示例性的，而非限制性的。通过研究附图、本公开和所附权利要求，本领域技术人员可在实践要求保护的发明时理解和实施所公开的实施例的其他变体。在权利要求中，单词“包括”不排除其他要素或步骤，并且不定冠词一(“a”或“an”)不排除复数。在相互不同的从属权利要求中陈述某些措施的纯粹事实并不表示不能有利地使用这些措施的组合。权利要求中的任何附图标记不应被解释为限制范围。
63.前述描述详细说明了本发明的某些实施例。然而，将会领会，不论前述描述在文本中显得如何详细，本发明都能以许多方式来实施，并且因此不限于所描述的实施例。应当注意，在描述本发明的某些特征或方面时使用特定术语不应被当作暗示该术语在本文中被重新定义成限于包括该术语与其相关联的本发明的特征或方面的任何特定特性。
64.除非另有规定，否则对在另一层或基板
‘
上’存在、沉积或生产的层的描述包括以
下选项：
65.所述层直接存在、产生或沉积在所述另一层或基板上，即与所述另一层或基板物理接触，以及
66.所述层存在、产生或沉积在所述层和所述另一层或基板之间的一个或一堆中间层上。