具有多厚度缓冲介电层的横向扩散金属氧化物半导体器件的制作方法

1.本发明一般地涉及半导体器件和集成电路制造，更具体地说，涉及用于横向扩散金属氧化物半导体器件的结构和形成用于横向扩散金属氧化物半导体器件的结构的方法。


背景技术：

2.例如，在微波/rf功率放大器中使用的高压集成电路通常需要能够承受更高电压的专用电路技术。横向扩散金属氧化物半导体(ldmos)器件，也称为延伸漏极金属氧化物半导体(edmos)器件，被设计为通过结合促进了更高电压处理能力的附加晶体管特征(例如提供延伸漏极的漂移阱)来处理这种更高电压。横向扩散金属氧化物半导体器件可以用于例如高压功率开关。
3.降低表面场(resurf)技术可用于提供具有低特征导通电阻和高击穿电压的横向扩散金属氧化物半导体器件。横向扩散金属氧化物半导体器件可以包括嵌入在源极与漏极之间的漂移阱中的厚场氧化层。场氧化层必须形成为具有反映预期工作电压的厚度。场氧化层的厚度与预期工作电压相称地增加。顶层可以形成为在场氧化层下方的漂移阱中的相反掺杂区，以便在维持高击穿电压的同时降低特征导通电阻。在源极与漏极之间流动的电流必须在场氧化层和顶层周围的漂移阱中穿过，这可能导致在场氧化层和顶层的拐角附近的电流拥堵。
4.需要用于横向扩散金属氧化物半导体器件的改善结构和形成用于横向扩散金属氧化物半导体器件的结构的方法。


技术实现要素：

5.在一个实施例中，提供了一种用于横向扩散金属氧化物半导体器件的结构。所述结构包括：半导体衬底；位于所述半导体衬底中的漂移阱；位于所述半导体衬底中的源极区和漏极区；位于所述半导体衬底上的栅极介电层；以及位于所述漂移阱上方的所述半导体衬底上的缓冲介电层。所述缓冲介电层包括与所述漏极区相邻的第一侧边缘、与所述栅极介电层相邻的第二侧边缘、从所述第二侧边缘延伸到所述第一侧边缘的第一分段、以及从所述第二侧边缘朝向所述第一侧边缘延伸的多个第二分段。所述第一分段具有第一厚度，并且所述第二分段中的每一个具有小于所述第一厚度的第二厚度。所述结构还包括横向位于所述源极区和所述漏极区之间的栅极电极。所述栅极电极包括与所述缓冲介电层重叠的第一部分和与所述栅极介电层重叠的第二部分。
6.在一个实施例中，提供了一种形成用于横向扩散金属氧化物半导体器件的结构的方法，所述方法包括：在所述半导体衬底中形成漂移阱；在所述半导体衬底中形成源极区和漏极区；在所述半导体衬底上形成栅极介电层；以及形成位于所述漂移阱上方的所述半导体衬底上的缓冲介电层。所述缓冲介电层包括与所述漏极区相邻的第一侧边缘、与所述栅极介电层相邻的第二侧边缘、从所述第二侧边缘延伸到所述第一侧边缘的第一分段、以及从所述第二侧边缘朝向所述第一侧边缘延伸的多个第二分段。所述第一分段具有第一厚
度，并且所述第二分段中的每一个具有小于所述第一厚度的第二厚度。所述方法还包括形成横向地位于所述源极区和所述漏极区之间的栅极电极。所述栅极电极包括与所述缓冲介电层重叠的第一部分和与所述栅极介电层重叠的第二部分。
附图说明
7.包含在本说明书中并构成本说明书一部分的附图示出了本发明的各种实施例，并且与上文给出的本发明的一般描述和下文给出的实施例的详细描述一起用于解释本发明的实施例。在附图中，相同的参考标号用于在各个视图中指示相同特征。
8.图1是根据本发明的实施例的处理方法的初始制造阶段的结构的截面图。
9.图2是在图1之后的制造阶段的结构的俯视图。
10.图3是大体沿图2中的线3-3截取的截面图。
11.图3a是大体沿图2中的线3a-3a截取的截面图。
12.图3b是大体沿图2中的线3b-3b截取的截面图。
13.图4是在图2之后的制造阶段的结构的俯视图。
14.图5是大体沿图4中的线5-5截取的截面图。
15.图5a是大体沿图4中的线5a-5a截取的截面图。
16.图5b是大体沿图4中的线5b-5b截取的截面图。
17.图6、6a、6b是在图5、5a、5b之后的制造阶段的结构的截面图。
18.图7、7a、7b是在图6、6a、6b之后的制造阶段的结构的截面图。
19.图8是根据本发明的替代实施例的结构的俯视图。
20.图9是在图8之后的制造阶段的结构的俯视图。
21.图10是大体沿图9中的线10-10截取的截面图。
22.图10a是大体沿图9中的线10a-10a截取的截面图。
23.图10b是大体沿图9中的线10b-10b截取的截面图。
具体实施方式
24.参考图1并且根据本发明的实施例，用于横向扩散金属氧化物半导体器件的结构10包括衬底12和布置在衬底12中以围绕有源器件区的浅沟槽隔离区14。衬底12可以由半导体材料构成，例如单晶硅。在一个实施例中，衬底12可以被轻掺杂以具有p型导电性。衬底12可以包括以接近顶表面的给定厚度外延生长的半导体材料的外延层。浅沟槽隔离区14可以通过利用光刻和蚀刻工艺在衬底12中图案化浅沟槽、沉积介电材料以填充浅沟槽、以及平坦化所沉积的介电材料和/或使所沉积的介电材料凹陷来形成。浅沟槽隔离区14的介电材料可以包括通过化学气相沉积而沉积的二氧化硅。
25.掩埋隔离层16形成在衬底12的顶表面下方的给定深度范围内。掩埋隔离层16可以通过毯式离子注入而形成在衬底12中，或者，替代地，可以在衬底12中所包括的外延层的半导体材料的外延生长期间通过原位掺杂来形成。掩埋隔离层16被掺杂以具有与衬底12相反的导电类型。在衬底12为p型掺杂的实施例中，掩埋隔离层16可以包含n型掺杂剂，例如砷或磷，并且可以被n型掺杂剂重掺杂。
26.深沟槽隔离区18形成在深沟槽中，该深沟槽穿过浅沟槽隔离区14和位于浅沟槽隔
离区14和掩埋隔离层16之间的衬底12到达掩埋隔离层16下方的衬底12内的较浅的深度。与浅沟槽隔离区14类似，深沟槽隔离区18可以围绕有源器件区。深沟槽隔离区18可以与掩埋隔离层16协作以将有源器件区与衬底12的其余部分电隔离。深沟槽隔离区18可以包括对深沟槽的侧壁进行加衬的介电环(例如，二氧化硅)和导电芯(例如，掺杂的多晶硅或金属)。导电芯耦接到掩埋隔离层16下方的衬底12并通过介电环与掩埋隔离层16上方的衬底12隔离。
27.阱20形成在掩埋隔离层16上方的给定深度范围内。阱20例如可以通过以给定注入条件用毯式离子注入将掺杂剂引入衬底12中来形成。可以选择注入条件(例如，离子种类、剂量、动能)以调整阱20的电学和物理特性。阱20可以由衬底12的半导体材料构成，其被掺杂以具有与衬底12相反的导电类型和与掩埋隔离层16相同的导电类型，但掺杂剂浓度较低。在衬底12是p型掺杂的实施例中，阱20可以包含掺杂有n型掺杂剂(例如，磷和/或砷)以提供n型导电性的半导体材料。阱20可以在完成的器件结构10中提供高压阱。
28.漂移阱21形成在掩埋隔离层16和阱20上方的有源器件区的一部分中。漂移阱21例如可以通过以给定注入条件用离子注入将掺杂剂引入衬底12中来形成。可以形成图案化的注入掩模以在衬底12的顶表面上限定选定区域(例如，位置和水平尺寸)，该选定区域被暴露用于注入以形成漂移阱21。注入掩模可以包括一层材料，例如有机光致抗蚀剂，其具有足以阻止掩蔽区域的注入的厚度和阻止能力。可以选择注入条件(例如，离子种类、剂量、动能)以调整漂移阱21的电学和物理特性。漂移阱21可以由衬底12的半导体材料构成，其被掺杂以具有与阱20相反的导电类型。在阱20具有n型导电性的实施例中，漂移阱21可以包含被p型掺杂剂(例如，硼)轻掺杂以提供p型电导性的半导体材料。漂移阱21可以为完成的结构10中的延伸漏极提供漂移区。
29.参考图2、3、3a、3b，其中相同的参考标号指代图1中的相同特征并且在随后的制造阶段，在衬底12上方形成硬掩模22。硬掩模22可以包括由诸如氮化硅之类的介电材料构成的衬垫层，并且可以通过光刻和蚀刻工艺而被图案化以提供图案化的形状。在这方面，可以使用通过光刻形成的蚀刻掩模来图案化硬掩模22。蚀刻掩模可以包括一层光敏材料，例如光致抗蚀剂，其通过旋涂工艺施加，然后进行预烘烤，暴露于通过光掩模投射的光下，在曝光之后进行烘烤，并用化学显影剂进行显影以限定开口区域，该开口区域具有要在硬掩模22中形成的形状。然后可以使用蚀刻工艺，例如反应离子蚀刻工艺，以去除由蚀刻掩模中的开口暴露的衬垫层的部分，随后剥离蚀刻掩模，以在硬掩模22中限定开口28。
30.硬掩模22中的每个开口28具有沿一侧边缘布置的一系列凹口24。凹口24沿着每个开口28的侧边缘与硬掩模22的限定突起26的部分交替。每个突起26以指状物的形式定位在相邻的一对凹口24之间，从而限定梳形。硬掩模22中的每个开口28的其他侧边缘没有形成凹口，因此是平滑的。凹口24和突起26具有由使用到光刻工艺的输入的设计规则而选择的尺寸。具体地，凹口24具有宽度w1，突起26具有在相邻凹口24之间建立间隔的宽度w2，并且凹口24具有深度或长度l1。宽度w1、宽度w2和长度l1的数值可以用来确定随后形成的氧化层的厚度变化。
31.在一个实施例中，凹口24和突起26的分布可以沿着每个开口28的侧边缘是均匀的。在代表性实施例中，凹口24和突起26可以是矩形的。在替代实施例中，凹口24和突起26可以是梯形的。在替代实施例中，凹口24可以具有尖角形状并且突起26可以是梯形的。
32.掺杂区34例如可以通过离子注入在漂移阱21中形成为顶层，其中硬掩模22用作注
入掩模。结果，掺杂区34形成在硬掩模22中的开口28内，这些开口确定衬底12的被注入区域。硬掩模22阻止衬底12的围绕开口28的区域的注入。可以选择注入条件(例如，离子种类、剂量、动能)以调整掺杂区34的电学和物理特性。掺杂区34被掺杂以具有与漂移阱21相反的导电类型。在漂移阱21包含p型掺杂剂的实施例中，掺杂区34的半导体材料可以包含提供n型导电性的n型掺杂剂(例如，砷和/或磷)。
33.每个掺杂区34的注入区域与对应开口28的开口区域相匹配，并呈现出与凹口24和突起26所赋予的形状变化相同的形状变化。在这方面，在开口28的凹口24下方在衬底12中延伸的掺杂区34具有长度l2，并且在突起26的位置处的掺杂区34具有小于长度l2的长度l3。
34.参考图4、5、5a、5b，其中相同的参考标号指代图2、3、3a、3b中的相同特征并且在随后的制造阶段，利用硬掩模22中的开口28形成缓冲介电层30，并且在形成缓冲介电层30之后去除硬掩模22。在一个实施例中，缓冲介电层30可以由二氧化硅构成。在一个实施例中，可以通过使用硅的局部氧化(locos)工艺在氧化气氛(例如，具有氧含量的气氛)中对衬底12执行热氧化以使缓冲介电层30形成为场氧化物。氧化物质(例如，氧)在热氧化期间被阻止扩散通过硬掩模22的厚度，并且硬掩模22中的开口28限定了暴露的或未受保护的区域，这些区域被热氧化以生长缓冲介电层30。每个缓冲介电层30可以在硬掩模22中的突起26下方生长并且与相应开口28的其他边缘相邻，这是因为氧化物质在硬掩模22下方在衬底12中横向扩散。具体而言，氧化物质在衬底12中在每个突起26(从其每个侧边缘开始)下方从凹口24横向扩散。氧化物质与突起26下方的衬底12的半导体材料发生反应。
35.每个缓冲介电层30包括侧边缘32、与侧边缘32相对的侧边缘33、具有厚度tl的分段60、具有厚度t2的分段62、以及在分段60和分段62之间提供厚度过渡的分段64。缓冲介电层30的分段60可以形成在硬掩模22中的开口28内，包括在由凹口24限定的空间内。缓冲介电层30的分段62可以形成在硬掩模22的突起26下方。每个缓冲介电层30的分段60、62的形状和尺寸至少部分地由凹口24和突起26的形状和尺寸来确定。
36.分段62的厚度t2小于分段60的厚度t1。在一个实施例中，每个缓冲介电层30的分段60的厚度t1可以是均匀的。在一个实施例中，每个缓冲介电层30的分段62的厚度t2可以是均匀的。在一个实施例中，每个缓冲介电层30的分段60的厚度t1可以是基本均匀的。在一个实施例中，每个缓冲介电层30的分段62的厚度t2可以是基本均匀的。
37.每个缓冲介电层30的分段64在从与分段60相交处的厚度t1到与每个分段62相交处的厚度t2的中间厚度范围内逐渐变细。分段64形成为靠近硬掩模22的突起26的侧边缘。每个分段64围绕每个分段62的多个侧面延伸。
38.每个缓冲介电层30的分段60、62还包括表示为鸟喙的外围分段66，其中介电材料逐渐变细至零厚度。每个缓冲介电层30的侧边缘32、33被限定在分段60和外围分段66之间的拐角处。
39.掺杂区34与每个缓冲介电层30的分段60自对准，因为它们是使用相同的图案化硬掩模22形成的。也就是说，掺杂区34仅位于缓冲介电层30的分段60下方，从而限定梳形。在一个实施例中，掺杂区34可以与缓冲介电层30的分段60共同延伸(即，与其共享边界)。掺杂区34不位于缓冲介电层30的分段62下方。相反，漂移阱21的一些部分位于缓冲介电层30的分段62下方。在一个实施例中，漂移阱21的这些部分可以与缓冲介电层30的分段62共同延
伸。
40.参考图6、6a、6b，其中相同的参考标号指代图5、5a、5b中的相同特征并且在随后的制造阶段，在衬底12的有源区中形成阱36、38、40。阱38、40由衬底12的半导体材料构成，其被掺杂以具有给定的导电类型。阱36由衬底12的半导体材料构成，其被掺杂以具有与阱38、40相反的导电类型。阱36例如可以通过以给定注入条件用离子注入将掺杂剂引入衬底12中来形成。阱38和阱40例如可以通过用离子注入将相反导电类型的不同掺杂剂引入衬底12中来形成。可以形成图案化的注入掩模以在衬底12的顶表面上限定一个或多个为单独的注入而暴露的选定区域。注入掩模覆盖衬底12的顶表面上的不同区域，以便至少部分地确定阱36、38、40的位置和水平尺寸。每个注入掩模可以包括一层材料，例如有机光致抗蚀剂，该层材料被施加和图案化，使得衬底12的顶表面上的不同区域被覆盖和掩蔽。每个注入掩模具有足以阻止掩蔽区域的注入的厚度和阻止能力。
41.可以选择注入条件(例如，离子种类、剂量、动能)以调整阱36的电学和物理特性。可以选择一组单独的注入条件(例如，离子种类、剂量、动能)以调整阱38的电学和物理特性。可以选择一组单独的注入条件(例如，离子种类、剂量、动能)以调整阱40的电学和物理特性。阱40可以包含阱38并且可以具有比阱38更低的掺杂剂浓度。在阱20具有n型导电性并且漂移阱21具有p型导电性的实施例中，阱36可以包含掺杂有p型掺杂剂(例如，硼)以提供p型导电性的半导体材料，并且阱38、40可以包含掺杂有不同掺杂剂浓度的n型掺杂剂(例如，磷和/或砷)以提供n型导电性的半导体材料。
42.参考图7、7a、7b，其中相同的参考标号指代图6、6a、6b中相同的特征并且在随后的制造阶段，限定了一对栅极的栅极电极42和栅极介电层44被形成为具有分裂栅极布置。每个栅极介电层44由介电材料构成，例如通过衬底12的半导体材料的热氧化形成的二氧化硅。栅极介电层44具有比缓冲介电层30的分段60的厚度小并且比缓冲介电层30的分段62的厚度小的厚度t3。每个栅极电极42由导体构成，例如掺杂的多晶硅。栅极电极42和栅极介电层44可以通过利用光刻和蚀刻工艺将它们各自的材料层图案化而形成。
43.用于横向扩散金属氧化物半导体器件的源极区50、漏极区52和体接触区54形成在阱36、38中。源极区50和漏极区52可以被掺杂以具有与体接触区54相反的导电类型。设置在阱38中的源极区50可以被掺杂以具有与阱38相反的导电类型并且可以被重掺杂。设置在阱36中的漏极区52可以被掺杂以具有与阱36相同的导电类型但具有更高的掺杂剂浓度(例如，被重掺杂)。设置在阱38中并且可以与源极区50具有邻接关系的体接触区54可以被掺杂以具有与阱38相同的导电类型。在阱36具有p型导电性并且阱38具有n型导电性的实施例中，源极区50和漏极区52可以被p型掺杂剂(例如，硼)掺杂(例如，重掺杂)以提供p型导电性，并且体接触区54可以被n型掺杂剂(例如，磷和/或砷)掺杂(例如，重掺杂)以提供n型导电性。
44.源极区50和漏极区52可以通过选择性地注入离子(例如包括p型掺杂剂的离子)来形成，其中注入掩模限定在衬底12中的用于源极区50和漏极区52的预期位置。体接触区54可以通过选择性地注入离子(例如包括n型掺杂剂的离子)来形成，其中不同的注入掩模限定在衬底12中的用于体接触区54的预期位置。
45.每个栅极介电层44被定位为与缓冲介电层30之一的侧边缘32相邻，并且在一个实施例中，邻接相邻的缓冲介电层30的侧边缘32。每个栅极电极42包括与栅极介电层44重叠
的部分和与缓冲介电层30重叠的另一部分。每个栅极电极42的与缓冲介电层30重叠的部分限定了场板。在一个实施例中，每个栅极电极42与缓冲介电层30的分段62完全重叠。每个缓冲介电层30的分段60从与栅极介电层44相邻的侧边缘32延伸到侧边缘33。每个缓冲介电层30的分段62从侧边缘32朝向侧边缘33延伸，因此仅部分地跨缓冲介电层30延伸。每个缓冲介电层30的侧边缘33与漏极区52相邻。
46.每组缓冲介电层30、栅极电极42和栅极介电层44横向定位在在漏极区52与源极区50之一之间的衬底12上。每个缓冲介电层30的分段62(其具有相对于分段60减小的厚度)被定位为与源极区50之一相邻并且远离漏极区52。每个缓冲介电层30的分段62通过分段60与漏极区52分隔开。
47.随后进行中段制程(mol)处理和后段制程(beol)处理，其包括形成与结构10耦接的互连结构。具体而言，形成与每个栅极电极42耦接的一个或多个接触，形成与每个源极区50耦接的一个或多个接触，形成与漏极区52耦接的一个或多个接触，以及形成与每个体接触区54耦接的一个或多个接触。
48.结构10可以表现出改善的性能和多功能性。在缓冲介电层30的分段62下方不存在的掺杂区34远离缓冲介电层30的分段62的拐角朝向漏极区52略微偏移。这些拐角远离源极区50的偏移有助于减少拐角处的电流拥堵。通过调节硬掩模22的图案化以调整缓冲介电层30的形成，可以形成具有不同特征导通电阻和名义上相同的器件占用空间(footprint)的横向扩散金属氧化物半导体器件。
49.参考图8，其中相同的参考标号指代图2中相同的特征并且根据本发明的替代实施例，可以更改硬掩模22的图案化以提供多个开口56，这些开口56被硬掩模22的材料的带58而不是凹口24(图2)分隔开。在替代实施例中，带58可以被加宽(即，以梯形形状展开)并且开口56在随后形成的源极区50附近伴随地变窄(即，逐渐变细)。
50.参考图9、10、10a、10b并且在图8之后的制造阶段，在开口56的位置处的衬底12中形成掺杂区34。带58阻止注入，以使得带58下方的衬底12中不存在掺杂区34。可以使用硬掩模22(图9)通过热氧化形成缓冲介电层30，并且在形成缓冲介电层30之后去除硬掩模22。
51.每个缓冲介电层30包括具有厚度t3的分段70、具有厚度t4的分段72、以及在分段70和分段72之间提供过渡的分段74。缓冲介电层30的分段70可以形成在开口56内。缓冲介电层30的分段72可以形成在带58下方。分段72的厚度t4小于分段70的厚度t3。每个缓冲介电层30的分段70、72的形状和尺寸至少部分地由开口56和带58的形状和尺寸来确定。在一个实施例中，每个缓冲介电层30的分段70的厚度t3可以是均匀的。在一个实施例中，每个缓冲介电层30的分段72的厚度t4可以是均匀的。在一个实施例中，每个缓冲介电层30的分段70的厚度t3可以是基本均匀的。在一个实施例中，每个缓冲介电层30的分段72的厚度t4可以是基本均匀的。
52.分段70和分段72具有并列的布置并且跨每个缓冲介电层30的宽度交替。分段72中的每一个横向布置在一对相邻的分段70之间。每个缓冲介电层30的分段74在从与分段70相交处的厚度t3到与分段72相交处的厚度t4的中间厚度范围内逐渐变细。每个缓冲介电层30的分段70、72还包括表示为鸟喙的外围分段76，其中介电材料逐渐变细至零厚度。
53.栅极电极42仅部分地与缓冲介电层30的分段72重叠，分段72从缓冲介电层30的侧边缘32延伸到侧边缘33。掺杂区34仅位于缓冲介电层30的分段70下方。在一个实施例中，掺
杂区34可以与缓冲介电层30的分段70共同延伸。掺杂区34不位于缓冲介电层30的分段72下方。相反，漂移阱21的一些部分位于缓冲介电层30的分段72下方。在一个实施例中，漂移阱21的这些部分可以与缓冲介电层30的分段72共同延伸。
54.工艺流程继续以完成如前所述的结构10。
55.上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(例如，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。芯片可以与其它芯片、分立电路元件和/或其它信号处理器件集成，作为中间产品或最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，例如具有中央处理器的计算机产品或智能手机。
56.本文对通过诸如“大约”、“大致”和“基本上”之类的近似语言修饰的术语的引用不限于所指定的精确值。近似语言可以对应于用于测量值的仪器的精度，并且除非依赖于仪器的精度，否则可以指示所述值的 /-10％。
57.本文对诸如“竖直”、“水平”等术语的引用是作为示例而不是作为限制来做出的，以建立参考系。如本文所用，术语“水平”被定义为与半导体衬底的常规平面平行的平面，而不管其实际的三维空间取向如何。如刚刚定义的，术语“竖直”和“法向”是指与水平垂直的方向。术语“横向”是指在水平面内的方向。
[0058]“连接”或“耦接”到另一特征或与另一特征“连接”或“耦接”的一个特征可以直接地连接或耦接到另一特征或与另一特征连接或耦接，相反，可以存在一个或多个中间特征。如果不存在中间特征，则一个特征可以“间接连接”或“间接耦接”到另一特征或与另一特征“间接连接”或“间接耦接”。如果存在至少一个中间特征，则一个特征可以“间接连接”或“间接耦接”到另一特征或与另一特征“间接连接”或“间接耦接”。“位于另一特征上”或“接触另一特征”的一个特征可以直接位于另一特征上或与另一特征直接接触，或者相反，可以存在一个或多个中间特征。如果不存在中间特征，则一个特征可以“直接位于另一特征上”或“直接接触另一特征”。如果存在至少一个中间特征，则一个特征可以“间接位于另一特征上”或“间接接触另一特征”。如果一个特征在另一特征上方延伸并覆盖另一特征的一部分，则不同的特征可能“重叠”。
[0059]
本发明的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。