用于先进封装MRAM存储器的测试架构及方法与流程

用于先进封装mram存储器的测试架构及方法
技术领域
1.本发明涉及半导体器件测试技术领域，具体涉及一种用于先进封装mram存储器的测试架构及方法。


背景技术：

2.随着物联网、穿戴式电子产品的快速发展，相关行业对于一种具有高速度、大容量、非易失等性能的存储器具有迫切的需求。
3.磁性随机存储器（mram）是近年来发展起来的一种新型非易失存储器，具有高速、非易失等特性。但目前由于制造工艺的限制，单颗芯片的容量只能达到～gb（gb级），同时也无法在晶圆上直接通过3d堆叠制造工艺技术来实现容量增加，因此限制了mram存储器在更广阔范围内的应用。通过先进封装技术（例如2.5d和3d封装技术），将多颗裸片（die）通过平铺（2.5d封装，参见附图1）或垂直堆叠（3d封装，参见附图2）合封在一起，能够实现大容量的mram合封芯片。但是由于mram合封芯片无法实现将所包含每颗die的i/o引脚引出来，因而会对芯片的测试带来不便。如果采用有源可测试性设计（dft）电路结构，则需要在中介层（interposer）添加诸如触发器（flip-flops），复合选择器(multiplexers)，逻辑门(logic gates)等部件，但这种方法无法在采用无源中介层（即不含任何电路功能部件或模块）的合封芯片中实施。
4.此外，合封芯片的存储控制芯片（或处理器）与mram裸片合封通过中介层进行耦合，在某些支持高宽带数据传输的应用情形下，必须被外键合（bond-out）用于测试的外部引脚的数目将会非常多，这将严重限制（占用）存储控制芯片（或处理器）在正常操作过程中可用于正常信号传输的引脚数目。


技术实现要素：

5.为解决上述的包含无源中介层的2.5d/3d 封装mram合封芯片在测试中存在的问题，本发明致力于提供一种用于先进封装mram存储器的新型测试架构及方法。
6.本发明通过以下技术方案达到上述目的：一种用于先进封装mram存储器的测试架构，包括：中介层，其配置于封装衬底上，一侧设有用于与外部协议接口耦合的一级测试端口，另一侧设有若干用于与存储控制器和待测试mram裸片或裸片堆叠的测试引脚耦合的二级测试端口；存储控制器，其位于中介层上，包括测试外壳以及边界扫描测试外壳，并通过jtag接口连接所述二级测试端口；以及若干待测试mram裸片或裸片堆叠，其位于中介层上，并通过jtag接口分别连接所述二级测试端口；其中，所述一级测试端口和二级测试端口，以及二级测试端口之间通过中介层中的电路互连线或连接通孔连通。
7.在一些实施例中，所述存储控制器包括ieee标准1500测试外壳，以及ieee 1149.1标准边界扫描测试外壳，具有串行和并行测试访问机制；其中ieee 1500标准测试外壳包含指令寄存器和数据寄存器；ieee 1149.1标准边界扫描测试外壳包含边界扫描指令寄存器和边界扫描数据寄存器；ieee 1149.1 边界测试外壳包裹ieee 1500标准测试外壳。
8.在一些实施例中，所述的mram裸片或裸片堆叠包括toggle mram，stt-mram，voltage-assisted switching mram， sot-mram裸片、裸片堆叠或其组合。
9.在一些实施例中，所述中介层为无源中介层，所述一级测试端口和二级测试端口均具有至少四个测试引脚，包括数据输入，数据输出，测试时钟和模式选择引脚。
10.本发明还提供了一种用于先进封装mram存储器的测试方法，基于如上所述的测试架构进行，所述存储控制器通过二级测试端口及中介层中的电路互连线与各待测试mram裸片或裸片堆叠连接；从存储控制器测试时钟、模式选择和测试复位引脚发出的信号同时发送至每颗mram裸片或裸片堆叠的相应引脚；而从存储控制器数据输出引脚发送的测试信号依次经过每颗mram裸片或裸片堆叠的数据输入和数据输出引脚，然后返回至存储控制器的数据输入引脚；存储控制器通过串行测试机制施加控制逻辑依次测试每颗mram裸片或裸片堆叠。
11.本发明还提供了另一种用于先进封装mram存储器的测试方法，基于如上所述的测试架构进行，所述存储控制器通过二级测试端口及中介层中的电路互连线与各待测试mram裸片或裸片堆叠连接；从存储控制器测试时钟、模式选择和测试复位引脚发出的信号同时发送至每颗mram裸片或裸片堆叠的相应引脚；而从存储控制器数据输出引脚发送的测试信号并行发送至每颗mram裸片或裸片堆叠的数据输入引脚，然后从其数据输出引脚并行返回至存储控制器的相应数据输入引脚；存储控制器通过并行测试机制施加控制逻辑依次测试每颗mram裸片或裸片堆叠。
12.本发明还提供了另一种用于先进封装mram存储器的测试方法，基于如上所述的测试架构进行，所述mram裸片或裸片堆叠分为若干组，每组包括一个以上的mram裸片或裸片堆叠；其中，存储控制器通过二级测试端口及中介层中的电路互连线与每组mram裸片或裸片堆叠连接；从存储控制器测试时钟、模式选择和测试复位引脚发出的信号同时发送至每组内的每颗mram裸片或裸片堆叠的相应引脚；而从存储控制器数据输出引脚发送的测试信号并行发送至每组mram裸片或裸片堆叠的其中之一mram裸片或裸片堆叠的数据输入引脚，然后在每组内依次经过每颗mram裸片或裸片堆叠的数据输入和数据输出引脚，然后从每组mram裸片或裸片堆叠的其中之一mram裸片或裸片堆叠的数据输出引脚并行返回至存储控制器的相应数据输入引脚；存储控制器通过并行和串行混合测试机制施加控制逻辑依次测试每颗mram裸片或裸片堆叠。
13.本发明的有益技术效果如下：1）本发明的测试架构和方法可以有效地解决mram合封芯片测试需要占用引脚过多的问题，有助于实现大容量mram产品的制造。
示出了根据本公开实施例构造和操作的用于2.5d mram合封芯片的测试方法设计的实施，本领域的技术人员应该理解，这里描述的原理还可以应用于3d实施例（mram裸片堆叠）。
25.实施例2本示出实施例中，如图4所示存储控制器通过并行测试机制(parallel tam) 施加控制逻辑同时测试每颗mram裸片或裸片堆叠。在这种安排下，存储控制器测试外壳主要采用并行测试访问机制进行数据传输，即存储控制器通过二级测试端口 (端口1) 引脚tck，tms，trstn可以将测试信号通过中介层中的导线传输到所有mram裸片（或裸片堆叠）的二级测试端口 (端口2，端口3， 端口4，
ꢀ…
)的相对应引脚tck，tms，trstn，而从端口1 tdo引脚的测试数据输出信号通过二级测试端口（端口2，端口3，端口4，
ꢀ…
）的相应tdi引脚并行传输至每颗mram裸片（或裸片堆叠），然后返回到端口1的相应tdi引脚，所有mram裸片（或裸片堆叠）并行进行测试。并行测试模式不仅可以对存储裸片（或裸片堆叠）而且可以对测试端口之间的连接、测试端口与存储裸片的连接进行测试。图4 示出了根据本公开实施例构造和操作的用于2.5d mram合封芯片的测试方法设计的实施，本领域的技术人员应该理解，这里描述的原理还可以应用于3d实施例（mram裸片堆叠）。
26.实施例3本示出实施例中，如图5所示存储控制器通过混合测试机制 (hybrid tam) 施加控制逻辑测试每颗mram裸片(或裸片堆叠)。在这种安排下，可以将合封芯片所含的多颗mram裸片(或裸片堆叠)分为多组，每组至少含有一颗mram裸片(或裸片堆叠)。图6为mram合封芯片中的裸片或（裸片堆叠）的数目为3情况下的一些分组示例。存储控制器测试外壳主要采用并行测试访问机制(parallel tam )对每组裸片进行数据传输，即存储控制器通过二级测试端口(端口1) 引脚tck，tms，trstn可以将测试信号通过中介层中的导线传输到所有mram裸片（或裸片堆叠）组的二级测试端口 (端口2，端口3，端口4，
…
) 的相对应引脚tck，tms，trstn，而从端口1 tdo引脚的测试数据输入信号并行输入至每组mram裸片（或裸片堆叠）的二级测试端口（端口2，端口3，端口4，
…
）其中之一的相应引脚，然后从这些二级测试端口其中之一的相应引脚返回到端口1的tdi引脚，所有mram裸片（或裸片堆叠）组并行进行测试。而针对每组的mram裸片（或裸片堆叠）则采用串行测试机制（daisy-chain tam），即存储器控制器通过二级测试端口（端口 1）引脚tdo传输测试数据输出信号至二级测试端口（端口2，端口3,
ꢀ…
）其中之一的tdi引脚， 然后测试数据输入信号依次经过每组中的每颗mram裸片（或裸片堆叠），每组所有mram裸片（或裸片堆叠）串行进行测试，最后从每组的二级测试端口其中之一的相应tdo引脚返回至相应的端口1的tdi引脚。
27.以上混合测试机制（hybrid tam）不仅可以对mram裸片（或裸片堆叠）而且可以对测试端口之间的连接、测试端口与裸片（或裸片堆叠）的连接以及裸片（或裸片堆叠）之间的连接进行测试。图5示出了根据本公开实施例构造和操作的用于2.5d mram合封芯片的测试方法设计的实施，本领域的技术人员应该理解，这里描述的原理还可以应用于3d实施例（mram裸片堆叠）。
28.以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。