具有渐进式数据输出的软读取操作的制作方法

1个读取电平的子集)处执行一系列读取操作。
16.例如，图1展示了在四电平单元(qlc)架构中，单元被编程为十六个编码电平20(“l0”到“l15”)以便每个单元存储四比特信息。在一个示例中，单元逐页地被编程(例如，写入)和读取，其中，每个页面对应于特定比特。为了读取数据，在读取电平22(“r1”到“r15”)的子集处执行一系列读取操作，以重构四比特信息中的每个比特。在实施例中，读取电平22处的读取操作被认为是生成“硬比特”信息的“硬读取”。更具体地，取决于所使用的编码方案，每个编码电平20可以对应于四比特组合。
17.因此，编码电平l1可能对应于“0111”，编码电平l2可能对应于“0110”，编码电平l7可能对应于“0100”，编码电平l8可能对应于“0101”，编码电平l13可能对应于“1101”，并且编码电平l14可以对应于“1100”，其中最右边的比特(例如，加粗的比特4)对应于例如较低的页面(lp)。在这种情况下，如果在读取电平r2处的硬读取指示单元被编程到编码电平l2，则可以确定关于比特4发生了从1到0的转变，并且较低的页面是目标。
18.实际上，由于编码电平20被非常接近地放置，因此在读取数据时会出现一些错误(例如，原始比特错误率/rber)。例如，在qlc nand中，rber可以是1e-3或更高。为了克服这个问题，可以使用诸如低密度奇偶编码(ldpc)之类的错误校正方案。对数据进行编程时，基于错误校正方案构建附加的奇偶校验比特，并与用户应用所提供的信息一起存储。基于奇偶校验比特的数量和错误校正编码的细节，可以计算针对目标未校正比特错误率(uber)可以成功校正的最大rber。例如，在最先进的实现中，ecc引擎可能能够校正具有最大rber为7e-3的数据。在实施例中，通过提供除了硬比特信息之外的软比特信息来提高错误校正能力。在这种情况下，存储器设备(例如，nand闪存设备)在默认读取电平22附近执行附加的读取操作，以便为数据的每个比特提供置信电平。
19.例如，图2示出了用于读取电平ri的3选通软读取，其中通过在两个附加电平r
i-δ和ri δ处进行读取来生成软比特(sb)信息30的一比特。在硬比特(hb)信息32之外生成的软比特信息30使得在r
i-δ和ri δ之间的比特能够被识别为低(“l”)置信度比特。更具体地，如果在电平ri-δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了低置信度转变。类似地，如果在电平ri δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了低置信度转变。否则，硬比特信息32被认为是高(“h”)置信度值。在实施例中，ecc引擎/控制器使用该附加信息来增加校正能力。例如，与仅使用hb信息的情况相比，可以校正的最大rber可能增加到1.3e-2。在一个示例中，选择间隙δ以使信息最大化，其中在灵敏度和特异性之间进行权衡。
20.在图示示例中，存储器设备最初将硬比特信息32发送到发起读取的控制器，并保留软比特信息30。在这种情况下，控制器对硬比特信息32进行第一错误校正，并且仅当第一错误校正不成功时才发出针对软比特信息30的后续请求。最初生成但保留软比特信息30至少在减少数据i/o总线上的业务和/或延时的程度上增强了性能。更具体地说，在诸如ssd的存储器系统中，多个存储器设备(例如，nand闪存设备)可以共享数据i/o总线。因此，虽然读取操作可以在多个存储器设备上同时执行，但i/o操作可以被延迟到直至数据总线空闲。因此，读取延时是在任意时间共享数据总线的读取命令数量的函数。最初发送软比特信息30可能会增加数据总线上的业务并降低其他读取的读取延时。当多个读取命令共享同一条数据总线时，该附加延时乘以这些读取命令的数量。因此，来自图示解决方案的延时节省可以
是显著的。
21.图3表明，可以通过增加用于软比特信息40(40a、40b)的“桶(bucket)”的数量来进一步提高校正能力。在图示示例中，5选通软读取操作将比特成组到低置信度、中等置信度和高置信度的三个桶中。更具体地，在r
i-2δ、r
i-δ、ri δ和ri 2δ处执行附加的选通。因此，如果在电平ri–
δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了低置信度转变。如果在电平ri–
2δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了中等(“m”)置信度转变。否则，硬比特信息42被认为是高置信度值。同样，可以基于灵敏度和特异性之间的权衡选择δ以来使信息最大化。此外，针对5选通软读取的δ可以与针对3选通软读取的δ不同。
22.图示的四个桶由软比特信息40的两比特编码。更具体地，低置信度比特和中等置信度比特分别由(sb0,sb1)＝(1,1)和(sb0,sb1)＝(0,1)表示。在实施例中，软比特信息40包括第一软比特信息40a(sb0)和第二软比特信息40b(sb1)。在图示示例中，存储器设备最初将硬比特信息42和第一软比特信息40a(例如，指示低置信度比特)发送到发起读取的控制器，并保留来自该控制器的第二软比特信息40b(例如，指示中等置信度比特)。在这种情况下，控制器对硬比特信息42和第一软比特信息40a进行第一错误校正，并且仅当第一错误校正不成功时才发出针对第二软比特信息40b的后续请求。
23.最初保留第二软比特信息40b至少在减少数据i/o总线上的业务和/或延时的程度上增强了性能。实际上，除了第二软比特信息40b之外，通过最初保留第一软比特信息40a可以进一步减少延时。例如，以1000mt/s(每秒兆次传输)传输64kb的数据加上奇偶校验比特大约需要75微秒，而可能需要附加的150微秒来传输软比特信息40的附加两个比特。
24.图4表明，可以通过增加用于软比特信息50(50a、50b)的桶的数量来进一步提高校正能力。在图示示例中，7选通软读取将比特成组到四个桶中，分别是低置信度、中等置信度1(“m
1”)、中等置信度2(“m
12”)和高置信度。更具体地，在ri–
3δ、ri–
2δ、r
i-δ、ri δ、ri 2δ和ri–
3δ处执行附加的选通。因此，如果在电平ri–
δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了低置信度转变。如果在电平ri–
2δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了中等1置信度转变。如果在电平ri–
3δ处的软读取指示单元被编程到编码电平li，则可以确定关于所讨论的比特已经发生了中等2置信度转变。否则，硬比特信息52被认为是高置信度值。同样，可以基于灵敏度和特异性之间的权衡来选择δ以使信息最大化。此外，针对3选通软读取和/或针对5选通软读取的值，δ可以不同。
25.图示的六个桶由软比特信息50的两比特编码。更具体地，低置信度比特、中等1置信度比特和中等2置信度比特分别由(sb0,sb 1)＝(1,1)，(1,0)和(0,0)表示。在实施例中，软比特信息50包括第一软比特信息50a(sb0)和第二软比特信息50b(sb0)。在图示示例中，存储器设备最初将硬比特信息52和第一软比特信息50a(例如，指示低置信度比特和中等1置信度比特)发送到发起读取的控制器，并且保留第二软比特信息50b(例如，指示中等置信度比特)而不向控制器发送。在这种情况下，控制器对硬比特信息52和第一软比特信息50a进行第一错误校正，并且在第一错误校正不成功的情况下发出针对第二软比特信息50b的后续请求。如已经指出的，最初保留第二软比特信息50b至少在减少数据i/o总线上的业务和/或延时的程度上增强了性能。实际上，除了第二软比特信息50b之外，通过最初保留第一
软比特信息50a可以进一步减少延时。
26.继续参考图2-图4，ri处的感测操作确定硬比特。在连续读取电压之间从0变为1或从1变为0的比特被识别为低置信度比特或中等置信度比特。在实施例中，识别是通过在连续读取的结果之间进行逻辑异或操作来完成的。然而，每次读取操作之间可能需要一些延迟以确保字线(wl)电压和位线(bl)电流稳定。这种方法可能会增加读取时间并降低读取性能。例如，当wl电压被调制时，针对3选通软比特的读取时间可能比没有软比特信息的读取时间长大约三倍。
27.因此，实施例不是在读取电平附近调制wl电压，而是将wl电压保持在每个读取电平并且将bl电流与不同的参考电流进行比较。这种方法可以通过首先对感测电容器进行预充电，然后允许bl电流对感测电容器放电持续给定时间t
sense
来实现。然后，将电容器两端的电压与参考电压v
ref
进行比较，以确定哪个比特被读取为零或一。为了将bl电流与不同的参考电流进行比较，可以对参考电压v
ref
进行调制。或者，可以在对电压进行比较之前将升压电压施加到感测电容器的背面，同时将感测电容器与其他电路隔离。此外，可以通过对允许使感测电容器(例如，t
sense
)放电的时间进行调制来执行多选通。在这些实现中的任何一种实现中，由于wl电压不变，因此无需等待wl和bl稳定，并且因此可以在接近正常读取的时间内执行软比特读取。
28.更具体地，图5示出了根据各种实施例的与bl参考电流或值(“参考电流”)的选择相关联的功能的图表60。在实施例中，第一、第二和第三参考电流用于将单元的阈值电压与在单个共享wl电压电平的第一、第二和第三读取参考电压进行比较。如图所示，存储器单元(i
cell
)的电流电平示意性地垂直描绘并且相对应的wl电压(v
wl
)示意性地水平描绘。对于该实施例，相应的曲线62、63和64表示相应存储器单元的电流-电压(“i-v”)特性。如图所示，将单元电流与三个参考电流i
t1
、i
t
和i
t2
进行比较，单个参考电压ri下的wl电压等效于比较在恒定参考电流i
t
但不同参考读取电压r
i-d、ri和ri d下的单元。
29.在单元的电流-电压特性可以由指数方程表示的实施例中，与曲线62相对应的存储器单元在被读取，而与曲线64相对应的存储器单元在被读取，其中s是存储器单元的亚阈值斜率，而i
t1
、i
t
、i
t2
是bl参考电流。一般来说，可以基于单元的电流-电压特性使用其他合适的参考电流i
t1
、i
t
、i
t2
。因此，在实施例中，当在单个或共享的读取电压电平下验证存储器单元时，存储器单元分别在不同的参考电流(例如i
t1
、i
t
和i
t2
)下被读取。
30.图6示出了根据各种实施例的示例感测电路80。在实施例中，感测电路80将bl电流与多个不同的bl参考电流电平进行比较。如图所示，感测电路80耦合到bl 82并且包括耦合到第一预充电晶体管86(“pre1”)和第二预充电晶体管90(“pre2”)的晶体管84(“blclamp”)。在实施例中，隔离晶体管88(“iso”)耦合在第一和第二预充电晶体管86、90之间，而感测电容器92(“c”)耦合到隔离晶体管88、第二预充电晶体管90和电压比较器94的输入端。在实施例中，存储器阵列的控制电路包括感测电路80，用于将感测电容器92上的电压电平与共享验证电压电平(v
ref
)进行比较以确定第一bl电流是否大于第一参考bl电流。因此，在实施例中，使用针对隔离晶体管88的不同导通时间或t
sense
执行感测操作和通过将非零升压电压施加到感测电容器92的底部端子而从v
ref
中减去电压的组合用于将存储器单元电流与多个参考电流(例如，i
t1
、i
t2
和i
t3
)进行比较。
31.图7示出了操作控制器(例如，芯片控制器装置)和存储器设备(例如，mlc nand)的方法100。方法100可以作为存储在诸如随机存取存储器(ram)、只读存储器(rom)、可编程rom(prom)、固件、闪速存储器等的机器或计算机可读存储介质中，诸如可编程逻辑阵列(pla)、fpga、复杂可编程逻辑器件(cpld)的可配置逻辑中，使用诸如专用集成电路(asic)、互补金属氧化物半导体(cmos)或晶体管-晶体管逻辑(ttl)技术的电路技术的固定功能硬件逻辑中，或它们的任意组合中的逻辑指令的集合在一个或多个模块中实现。
32.图示的控制器处理块102经由初始请求触发关于存储器设备中的存储器单元的硬读取和软读取。软读取可以是5选通软读取、7选通软读取等。在实施例中，存储器设备块104响应于来自控制器的初始请求从存储器单元进行硬读取和软读取，其中硬读取生成硬比特信息并且软读取生成第一软比特信息(例如，sb0)和第二软比特信息(例如，sb1)。存储器控制器块106将硬比特信息发送到控制器并且保留至少第二软比特信息而不向控制器发送。框106可以包括在硬比特信息正在被控制器处理的同时将至少第二软比特信息(以及可能的第一软比特信息)本地存储在存储器设备上。在一个示例中，框106还将第一软比特信息与硬比特信息一起发送到控制器。此外，块106可以经由共享总线(例如，共享i/o总线)将硬比特信息(以及可能的第一软比特信息)发送到控制器。
33.控制器块110对硬比特信息进行第一错误校正(例如，基于数据和奇偶校验比特经由ecc引擎)。在实施例中，块110从第一错误校正中排除第二软比特信息。此外，块110可以进一步对第一软比特信息进行第一错误校正。在控制器块112处确定第一错误校正是否成功。在一些实施例中，控制器块112可以在诸如1微秒的规定时间过去之后确定错误校正不成功，并且错误校正电路不能完成其操作。如果不是，则控制器块114发出针对至少第二软比特信息的后续请求。在实施例中，框114包括将硬比特信息(以及可能的第一软比特信息)本地存储在控制器上(例如，在静态ram/sram或动态ram/dram中)，直到从存储器设备接收到至少第二软比特信息。存储器设备块116检测后续请求116并且存储器设备块118响应于后续请求将至少第二软比特信息发送到控制器。存储器设备块118还可以将第一软比特信息发送到控制器。
34.在实施例中，控制器块122对硬比特信息、第一软比特信息和第二软比特信息进行第二错误校正(例如，基于数据和奇偶校验比特经由ecc引擎)。如果在控制器块112处确定第一错误校正成功，则图示方法100绕过块114、116、118和122，并终止。如前所述，控制器可以从共享总线获得硬比特信息、第一软比特信息和第二软比特信息。因此，方法100至少在最初保留软比特信息而不向控制器发送减少延时并实现渐进式数据输出的程度上增强了性能。实际上，在hb和sb0足以进行错误校正的情况下，与通过总线发送hb、sb0和sb1的情况相比，延时可以改善近30％。此外，由于sb1数据已经在存储设备中生成，因此除了sb1的i/o时间之外，不会遇到附加的延迟。
35.存储器设备可以包括非易失性存储器和/或易失性存储器。非易失性存储器是一种不需要电源来维持介质所存储的数据状态的存储介质。在一个实施例中，存储器结构是块可寻址存储设备，例如基于nand或nor技术的那些存储设备。存储设备还可以包括下一代非易失性设备，例如三维(3d)交叉点存储器设备，或其他字节可寻址的就地写入非易失性存储器设备。在一个实施例中，存储设备可以是或可以包括使用下列各项的存储器设备：氧化硅-氮化物-氧化硅(sonos)存储器、电可擦除可编程只读存储器(eeprom)、硫属化物玻
璃、多阈值电平nand闪速存储器、nor闪速存储器、单级或多级相变存储器(pcm)、电阻性存储器、纳米线存储器、铁电晶体管随机存取存储器(fetram)、反铁电存储器、结合了忆阻器技术的磁阻随机存取存储器(mram)、包括金属氧化物基底的电阻性存储器、氧空位基和导电桥随机存取存储器(cb-ram)、或自旋转移力矩(stt)-mram、基于自旋电子磁性结存储器的设备、基于磁性隧穿结(mtj)的设备、基于dw(域壁)和sot(自旋轨道转移)的设备、基于晶闸管的存储器设备，或以上任意一种的组合，或者其他存储器。术语“存储设备”可以指代管芯本身和/或指代封装的存储器产品。在一些实施例中，3d交叉点存储器可以包括无晶体管的可堆叠交叉点架构，在该架构中存储器单元位于字线和位线的交叉处并且是可单独寻址的，并且其中比特存储基于体电阻的变化。在特定实施例中，具有非易失性存储器的存储器模块可以符合由联合电子器件工程委员会(jedec)颁布的一个或多个标准，例如jesd235、jesd218、jesd219、jesd220-1、jesd223b、jesd223-1或其他合适的标准(本文中引用的jedec标准可在jedec.org上获得)。
36.易失性存储器是需要电力以维持由介质存储的数据的状态的存储介质。易失性存储器的示例可以包括各种类型的随机存取存储器(ram)，例如动态随机存取存储器(dram)或静态随机存取存储器(sram)。可以在存储器模块中使用的一种特定类型的dram是同步动态随机存取存储器(sdram)。在特定实施例中，存储器模块的dram符合jedec颁布的标准，例如用于双倍数据速率(ddr)sdram的jesd79f、用于ddr2 sdram的jesd79-2f、用于ddr3 sdram的jesd79-3f或用于ddr4 sdram的jesd79-4a(这些标准可在jedec.org上获得)。这样的标准(和类似标准)可以被称为基于ddr的标准，并且实现这种标准的存储设备的通信接口可以被称为基于ddr的接口。
37.图8示出了进行硬读取和软读取的方法130。方法1130通常可以结合到已经讨论过的框104(图7)中。更具体地说，方法130可以作为存储在诸如ram、rom、prom、固件、闪速存储器等的机器或计算机可读存储介质中，诸如pla、fpga、cpld的可配置逻辑中，使用诸如asic、cmos或ttl技术的电路技术的固定功能硬件逻辑中，或它们的任意组合中的逻辑指令的集合在一个或多个模块中实现。
38.图示处理块132提供将与存储器单元相关联的字线的电压维持在读取电压电平。在实施例中，块134将与存储器单元相关联的位线的电流与多个参考电流电平进行比较。因此，方法130通过消除在进行读取操作时等待字线和位线稳定的任何需要(例如，因为字线电压未改变)来进一步增强性能和/或服务质量(qos)。实际上，可以在接近正常读取的时间量内执行软比特读取操作。
39.现在转向图9，示出了性能增强的计算系统140。在图示示例中，固态驱动器(ssd)142包括耦合到nand 146的设备控制器装置144。图示nand 146包括具有一组多电平nvm单元和逻辑152(例如，耦合到包含硅、蓝宝石和/或砷化镓的一个或多个衬底的晶体管阵列和其他集成电路/ic组件)的存储器设备148，以及包括逻辑154的芯片控制器装置150。可以包括一个或多个可配置或固定功能硬件的逻辑152可以被配置为执行已经讨论的方法100(图7)和/或方法130(图8)的一个或多个方面。此外，还可以包括一个或多个可配置或固定功能硬件的逻辑154可以被配置为执行已经讨论的方法100(图7)的一个或多个方面。
40.因此，逻辑154单元经由初始请求触发关于存储器设备148中的存储器单元的硬读取和软读取，其中硬读取生成硬比特信息并且软读取生成第一软比特信息和第二软比特信
息。逻辑154还对硬比特信息进行第一错误校正，并且如果第一错误校正不成功，则发出针对至少第二软比特信息的后续请求。
41.逻辑152响应于来自芯片控制器装置150的初始请求，从多个存储器单元中的一个存储器单元进行硬读取和软读取。逻辑152还将硬比特信息发送到控制器，并且保留至少来自芯片控制器装置150的第二软比特信息，直至接收到后续请求。
42.图示系统140还包括片上系统(soc)156，其具有主机处理器158(例如，中央处理单元/cpu)和输入/输出(i/o)模块160。主机处理器158可以包括与系统存储器164(例如，ram双列直插式存储器模块/dimm)通信的集成存储器控制器162(imc)。图示的io模块160耦合到ssd 142以及其他系统组件，例如网络控制器166。
43.图10示出了半导体装置170(例如，芯片、管芯)，其包括一个或多个衬底172以及耦合到衬底的逻辑174。逻辑174可以容易地替代逻辑152(图9)和/或逻辑154(图9)。在一个示例中，逻辑174包括位于(例如，嵌入)衬底172内的晶体管沟道区。因此，逻辑174和衬底之间的界面可以不是突变结。逻辑174也可以被认为包括在衬底172的初始晶圆上生长的外延层。
44.附加注释和示例：
45.示例1包括一种存储器设备，其包括：多个存储器单元以及耦合到一个或多个衬底的逻辑，所述逻辑用于：响应于来自控制器的初始请求，从所述多个存储器单元中的存储器单元进行硬读取和软读取，其中，所述硬读取用于生成硬比特信息，而所述软读取用于生成第一软比特信息和第二软比特信息，将所述硬比特信息发送到所述控制器，以及保留至少来自所述控制器的第二软比特信息。
46.示例2包括根据示例1所述的存储器设备，其中，所述逻辑还用于：检测来自所述控制器的后续请求，以及响应于所述后续请求，向所述控制器发送所述第二软比特信息。
47.示例3包括根据示例1所述的存储器设备，其中，所述逻辑还用于将所述第一软比特信息与所述硬比特信息一起发送到所述控制器。
48.示例4包括根据示例1所述的存储器设备，其中，所述软读取是5选通软读取或7选通软读取中的一种或多种。
49.示例5包括根据示例1所述的存储器设备，其中，所述逻辑还用于在所述硬比特信息被所述控制器处理的同时，将至少所述第二软比特信息本地存储在所述存储器设备上。
50.示例6包括根据示例1所述的存储器设备，其中，所述硬比特信息将经由共享总线发送到所述控制器。
51.示例7包括根据示例1至示例6中任意示例所述的存储器设备，其中，为了进行所述硬读取和所述软读取，所述逻辑还用于：将与所述存储器单元相关联的字线的电压保持在读取电压电平，以及将与所述存储器单元相关联的位线的电流与多个参考电流电平进行比较。
52.示例8包括一种存储器芯片控制器，其包括：一个或多个衬底；以及耦合到所述一个或多个衬底的逻辑，其中所述逻辑至少部分地在一个或多个可配置或固定功能硬件逻辑中实现，所述逻辑耦合到所述一个或多个衬底用于：经由初始请求触发关于存储器设备中的存储器单元的硬读取和软读取，其中，所述硬读取用于生成硬比特信息并且所述软读取用于生成第一软比特信息和第二软比特信息，对所述硬比特信息进行第一错误校正，以及
如果所述第一错误校正不成功，则发出针对至少所述第二软比特信息的后续请求。
53.示例9包括根据示例8所述的存储器芯片控制器，其中，耦合到所述一个或多个衬底的所述逻辑还用于对所述硬比特信息、所述第一软比特信息和所述第二软比特信息进行第二错误校正。
54.示例10包括根据示例9所述的存储器芯片控制器，其中，耦合到所述一个或多个衬底的所述逻辑还用于从共享总线获得所述硬比特信息、所述第一软比特信息和所述第二软比特信息。
55.示例11包括根据示例8所述的存储器芯片控制器，其中，耦合到所述一个或多个衬底的所述逻辑还用于从所述第一错误校正中排除所述第二软比特信息。
56.示例12包括根据示例8所述的存储器芯片控制器，其中，所述第一错误校正还对所述第一软比特信息进行。
57.示例13包括根据示例8所述的存储器芯片控制器，其中，所述软读取是5选通软读取或7选通软读取中的一种或多种。
58.示例14包括根据示例8至示例13中任意示例所述的存储器芯片控制器，其中，耦合到所述一个或多个衬底的所述逻辑用于将所述硬比特信息本地存储在所述控制器上，直到从所述存储器设备接收到至少所述第二软比特信息。
59.示例15包括一种性能增强的计算系统，其包括：存储器芯片控制器，其包括第一逻辑，所述第一逻辑用于：经由初始请求触发硬读取和软读取，其中，所述硬读取用于生成硬比特信息并且所述软读取用于生成第一软比特信息和第二软比特信息，对所述硬比特信息进行第一错误校正，以及如果所述第一错误校正不成功，则发出针对至少所述第二软比特信息的后续请求，以及存储器设备，其包括多个存储器单元以及第二逻辑，所述第二逻辑用于：响应于所述初始请求，从所述多个存储器单元中的存储器单元进行所述硬读取和所述软读取，将所述硬比特信息发送到所述控制器，以及保留至少来自所述控制器的所述第二软比特信息直至接收到所述后续请求。
60.示例16包括根据示例15所述的计算系统，其中，所述第一逻辑用于对所述硬比特信息、所述第一软比特信息和所述第二软比特信息进行第二错误校正。
61.示例17包括根据示例15所述的计算系统，其中，所述第一逻辑用于从共享总线获得所述硬比特信息、所述第一软比特信息和所述第二软比特信息。
62.示例18包括根据示例15所述的计算系统，其中，所述第一错误校正还对所述第一软比特信息进行。
63.示例19包括根据示例15所述的计算系统，其中，为了进行所述硬读取和所述软读取，所述第二逻辑还用于：将与所述存储器单元相关联的字线的电压保持在读取电压电平，以及将与所述存储器单元相关联的位线的电流与多个参考电流电平进行比较。
64.示例20包括根据示例15至示例19中任意示例所述的计算系统，其中，所述软读取是5选通软读取或7选通软读取中的一种或多种。
65.示例21包括一种操作存储器设备的方法，所述方法包括：响应于来自控制器的初始请求，从多个存储器单元中的存储器单元进行硬读取和软读取，其中，所述硬读取生成硬比特信息，而所述软读取生成第一软比特信息和第二软比特信息；将所述硬比特信息发送到所述控制器，以及保留至少来自所述控制器的第二软比特信息。
66.示例22包括一种操作存储器芯片控制器的方法，所述方法包括：经由初始请求触发关于存储器设备中的存储器单元的硬读取和软读取，其中，所述硬读取生成硬比特信息并且所述软读取生成第一软比特信息和第二软比特信息，对所述硬比特信息进行第一错误校正，以及如果所述第一错误校正不成功，则发出针对至少所述第二软比特信息的后续请求。
67.示例23包括用于执行根据示例21至示例22中任意示例所述的方法的单元。
68.因此，本文描述的技术使nand能够在内部执行软读取操作，该操作具有nand设计用于的最大桶数(例如，7选通)，其中软比特信息渐进地输出。ssd控制器可以从请求硬比特信息和软比特信息的1比特开始。仅当ecc引擎无法使用部分软比特信息校正数据时，才会请求附加软比特信息。
69.实施例适用于与所有类型的半导体集成电路(“ic”)芯片一起使用。这些ic芯片的示例包括但不限于：处理器、控制器、芯片组组件、可编程逻辑阵列(pla)、存储器芯片、网络芯片、片上系统(soc)、ssd/nand控制器asic，等等。此外，在一些附图中，信号导体线用线条表示。一些可以是不同的，以指示更多组成的信号路径，具有数字标签以指示多个组成信号路径，和/或在一个或多个端部具有箭头以指示主信息流的方向。然而，这不应该以限制性的方式来解释。而是这些添加的细节可以结合一个或多个示例性实施例来使用以促进对电路的更容易理解。任何表示出的信号线(不管是否具有附加的信息)，可以实际上包括可以在多个方向上行进的一个或多个信号，并且可以使用任何合适类型的信号方案(例如，使用差分对、光纤链线路、和/或单端线路来实现的数字或模拟线路)来实现。
70.已经给出了示例尺寸/模型/值/范围，尽管实施例不局限于此。由于制造技术(例如，光刻法)随着时间的推移不断成熟，预期可以制造更小尺寸的设备。此外，为了说明和讨论简单起见，并且以免混淆实施例的某些方面，公知的到ic芯片和其他部件的电源/接地连接可以或可以不在附图中示出。此外，为了避免模糊实施例，可以以框图形式示出布置，并且还鉴于以下事实：针对这些框图布置的实现的细节高度依赖于将要在其中实现实施例的平台，即，这些细节应该在本领域技术人员的视界之内。其中，为了描述示例实施例阐述了特定细节(例如，电路)，对本领域技术人员来说应该显而易见的是：可以在具有或不具有这些具体细节的变型的情况下来实施这些实施例。本说明书因此被认为是说明性而非限制性的。
71.术语“耦合”可在本文中用来指代讨论中的组件之间的任何类型的直接或间接关系，并且可以应用于电、机械、流体、光、电磁、机电或其他连接。此外，除非另有说明，否则术语“第一”、“第二”等可以在本文中使用只是为了便于讨论，并且不携带特定的时间或时间顺序意义。
72.如在本技术和权利要求书中所使用的，通过术语“一个或多个”连接的条目的列表可以意指所列出的术语的任意组合。例如，短语“a、b或c中的一个或多个”或“a、b和c中的一个或多个”可以意指a；b；c；a和b；a和c；b和c；或a、b和c。
73.本领域的技术人员将从前述描述认识到：实施例的广泛的技术可以以各种形式来实现。因此，尽管已经结合实施例的特定示例对本发明的实施例进行了描述，但实施例的真实范围应该不局限于此，因为通过对附图、说明和所附权利要求书的研究，其他的修改将变得对技术人员来说显而易见。